JPS58178529A - 混成集積回路装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は回路基板に半導体チックおよび外付は部品を
ＭＡＬでなる混成集積回路装置（以下［ＨＩＣＪと呼ぶ
）Ｋ関するものである。
ＭＡＬでなる混成集積回路装置（以下［ＨＩＣＪと呼ぶ
）Ｋ関するものである。
＃！１図（ｊｌ従来のＨＩＣの一例の半導体チップの回
路基板への装着部を示す平面図、第１図（Ｂ）は第１図
（Ａ）のＩ Ｂ−Ｉ Ｂ ｍでのｌ１ｌＩｌ崗である。
路基板への装着部を示す平面図、第１図（Ｂ）は第１図
（Ａ）のＩ Ｂ−Ｉ Ｂ ｍでのｌ１ｌＩｌ崗である。
図において、（１）は表面の一部に凹部（１ａ）が設け
られ九回路１板、（２）は回路基板（１）の表面上に凹
部（１ａ）の＠壁の上端から伸びるように形成された複
数個の配線導体％（３）＃ｉ第１の主面の矯縁に沿い互
いに所定間隔をおいて複数個の電極（図示せず）が形成
され第２の主面が凹部（１ａ）の底面に同着された半導
体テップ、（４）は半導体テップ（３）の電極（図示せ
ず）とこれに対応する配線導体（２）とを接続するボン
ディングワイヤ、（旬はシリコーン、エポキシなどの樹
脂からな９凹１ｔｓ（ｌａ）内からその周辺の回路基板
（１）の表面上の一部にわたって、半導体テップ（３）
、ボンディングワイヤ（４）および配線導体（２）の所
要部分を榎うように施され外気から半導体チップ（３）
を保護するテンプコートである。
られ九回路１板、（２）は回路基板（１）の表面上に凹
部（１ａ）の＠壁の上端から伸びるように形成された複
数個の配線導体％（３）＃ｉ第１の主面の矯縁に沿い互
いに所定間隔をおいて複数個の電極（図示せず）が形成
され第２の主面が凹部（１ａ）の底面に同着された半導
体テップ、（４）は半導体テップ（３）の電極（図示せ
ず）とこれに対応する配線導体（２）とを接続するボン
ディングワイヤ、（旬はシリコーン、エポキシなどの樹
脂からな９凹１ｔｓ（ｌａ）内からその周辺の回路基板
（１）の表面上の一部にわたって、半導体テップ（３）
、ボンディングワイヤ（４）および配線導体（２）の所
要部分を榎うように施され外気から半導体チップ（３）
を保護するテンプコートである。
ところで、この従来例のＨＩＣでは、半導体チップ（３
）の第２の主面を回路基板（すの凹部（ｌａ）の底面に
ろう接して半導体チップ（３）の各電極とこれらの電極
にそれぞれ対応する配線導体（２）とをボンディングワ
イヤ（４）で接続するいわゆるワイヤボンディング方式
であるので、半導体チップ（３）の回路基板（１）への
実装面積が半導体チップ（３）の主面の面積より大きく
なる。従って、時計などに用いるＨＩＣのように、回路
基板（１）の小形化が１２求される場合には不利である
という問題があった。その上、チップコート（５）の回
路基板（１）との接着面積も大きくなるので、回路基板
（１）の熱膨張係数とテップコート（５）の熱膨張係数
との差によってテップコート（５）内に大きな応力が生
じ、この応力によってボンディングワイヤ（４）が１１
１１するおそれがあり、信頼性が想いという間鵬もあっ
た。このような問題を解決するために、従来、半導体チ
ップ（３）の複数イーの電極をすべて突起電極にして、
これらの突起電極をそれぞれの対応する配線導体（２）
に同時にろう接するいわゆるフリップテップ方式が用い
られている。ところが、この７リップチップ方式では、
突起電極にした半導体チック（３）の回路基＆山への実
ｉＩ＆面積が半導体テラ１（３）の主面の面積と同一に
なるので、回路基板（１）を小形化することができるが
、突起電極にした半導体テップ（３）の価格がワイヤボ
ンディング方式に用いる突起電極にしない半導体チップ
（３）の価格より着しく＾くなる。その上、突起電極に
した半導体チップ（３）の各突起電極をそれぞれの対応
する配線導体（２）に同時に満足すべき状態でろう接す
ることは容易ではないので、フリップチップ方式での製
造歩留りがワイヤボンディング方式での製造歩留りより
急く、製造コストも高くなるという欠点があった。
）の第２の主面を回路基板（すの凹部（ｌａ）の底面に
ろう接して半導体チップ（３）の各電極とこれらの電極
にそれぞれ対応する配線導体（２）とをボンディングワ
イヤ（４）で接続するいわゆるワイヤボンディング方式
であるので、半導体チップ（３）の回路基板（１）への
実装面積が半導体チップ（３）の主面の面積より大きく
なる。従って、時計などに用いるＨＩＣのように、回路
基板（１）の小形化が１２求される場合には不利である
という問題があった。その上、チップコート（５）の回
路基板（１）との接着面積も大きくなるので、回路基板
（１）の熱膨張係数とテップコート（５）の熱膨張係数
との差によってテップコート（５）内に大きな応力が生
じ、この応力によってボンディングワイヤ（４）が１１
１１するおそれがあり、信頼性が想いという間鵬もあっ
た。このような問題を解決するために、従来、半導体チ
ップ（３）の複数イーの電極をすべて突起電極にして、
これらの突起電極をそれぞれの対応する配線導体（２）
に同時にろう接するいわゆるフリップテップ方式が用い
られている。ところが、この７リップチップ方式では、
突起電極にした半導体チック（３）の回路基＆山への実
ｉＩ＆面積が半導体テラ１（３）の主面の面積と同一に
なるので、回路基板（１）を小形化することができるが
、突起電極にした半導体テップ（３）の価格がワイヤボ
ンディング方式に用いる突起電極にしない半導体チップ
（３）の価格より着しく＾くなる。その上、突起電極に
した半導体チップ（３）の各突起電極をそれぞれの対応
する配線導体（２）に同時に満足すべき状態でろう接す
ることは容易ではないので、フリップチップ方式での製
造歩留りがワイヤボンディング方式での製造歩留りより
急く、製造コストも高くなるという欠点があった。
この発明は、上述の欠点に−みてなされたもので、ワイ
ヤボンディング方式を用いながら半導体チップの回路基
板への実装面積を小さくできるように半導体チップおよ
び回路基板の構造を改良することによって、回路基板の
形状を小形化するとともに価格を安くしたＨＩＣを提供
することを目的とする。
ヤボンディング方式を用いながら半導体チップの回路基
板への実装面積を小さくできるように半導体チップおよ
び回路基板の構造を改良することによって、回路基板の
形状を小形化するとともに価格を安くしたＨＩＣを提供
することを目的とする。
＃ｒ２図（Ａｌはこの発明の一実施例のＨＸＣの半導体
テップの回路基板への装着部を示す平面図、第２図（Ｂ
）は第２図（Ａ）の［［Ｂ−［ＩＢ線での断面図である
。
テップの回路基板への装着部を示す平面図、第２図（Ｂ
）は第２図（Ａ）の［［Ｂ−［ＩＢ線での断面図である
。
図において、（１りはＰｊＴＩＬＩｓ分に所定形状を有
する貫通孔（ｌｌａ）が形成された回路基板、す匈は回
路基＆（皿すの第１の表面上に貫通孔（１ｌａ）の周縁
から伸びるように形成された複数個の配線導体、−は一
方の主面の申矢部の、貫通孔（１ｌａ）の形状と同一形
状の領域内に複数個の電極（図示せず）が形成された半
導体チップで、この半導体チップ−の電極形成領域が貫
通孔（１ｌａ）と−欽するようにして半導体チップｕ４
の周縁部が回路基板１１１）の第２の次面に接着剤で接
着されている。ｕ４１Ｆｉ半導体チンプｕ：Ｉｌの電＆
（図示せず）とこれに対応する配線導体（１′４とｔ貫
通孔（ｌｘａ）内を通して接続するボンディングワイヤ
、１Ｉ６１Ｉ／ｉシリコーン、エポキシなどの樹脂から
なり負通孔（ＩＩＪＬ）内からその周辺の回路基板（Ｉ
ｌｌの第１の表面上の一部にわたって、半導体チップ０
１の電極形成領域、ボンディングワイヤθ荀および配線
導体０４の所要部分を橿うように施され外気から半導体
テクプ崗を保讃するチップコートでめるＯ このように構成されたこの実施例では、半導体テップ０
！４の外形寸法より小さい形状の貫通孔（ＩＩｓ、）内
を通して半導体テップ０１の電極とこれに対応する配線
導体α乃とをボンディングワイヤＩで接続するので、ワ
イヤボンディング方式でありながら半導体チップθ場の
回路基板（＋１）への実装面積を、フリップチップ方式
の場合の実装面積とほば同一にすることができ、回路基
板（川の小形化を図ることができる。また、半導体テッ
プ０１の価格を、フリップチップ方式に用いる突起電極
にした半導体チップ０１の価格より安くすることができ
、しかも製造歩留りを７リツプチツプ方式の場合の製造
歩留りよりよくすることができるので、価格の低減を図
ることができる。東に、チップコート０〜の回路基板（
川との接着面積を、第１図に示した従来例のそれより小
さくすることができるので、これらの問の熱膨張係数の
差によってチツプコー） １１６Ｊ内に生ずる応力が第
１図に示した従来例のそれより小さくなって、この応力
によってボンディングワイヤＯ→が断線するおそれが少
なくなり、信頼性を向上させることができる。
する貫通孔（ｌｌａ）が形成された回路基板、す匈は回
路基＆（皿すの第１の表面上に貫通孔（１ｌａ）の周縁
から伸びるように形成された複数個の配線導体、−は一
方の主面の申矢部の、貫通孔（１ｌａ）の形状と同一形
状の領域内に複数個の電極（図示せず）が形成された半
導体チップで、この半導体チップ−の電極形成領域が貫
通孔（１ｌａ）と−欽するようにして半導体チップｕ４
の周縁部が回路基板１１１）の第２の次面に接着剤で接
着されている。ｕ４１Ｆｉ半導体チンプｕ：Ｉｌの電＆
（図示せず）とこれに対応する配線導体（１′４とｔ貫
通孔（ｌｘａ）内を通して接続するボンディングワイヤ
、１Ｉ６１Ｉ／ｉシリコーン、エポキシなどの樹脂から
なり負通孔（ＩＩＪＬ）内からその周辺の回路基板（Ｉ
ｌｌの第１の表面上の一部にわたって、半導体チップ０
１の電極形成領域、ボンディングワイヤθ荀および配線
導体０４の所要部分を橿うように施され外気から半導体
テクプ崗を保讃するチップコートでめるＯ このように構成されたこの実施例では、半導体テップ０
！４の外形寸法より小さい形状の貫通孔（ＩＩｓ、）内
を通して半導体テップ０１の電極とこれに対応する配線
導体α乃とをボンディングワイヤＩで接続するので、ワ
イヤボンディング方式でありながら半導体チップθ場の
回路基板（＋１）への実装面積を、フリップチップ方式
の場合の実装面積とほば同一にすることができ、回路基
板（川の小形化を図ることができる。また、半導体テッ
プ０１の価格を、フリップチップ方式に用いる突起電極
にした半導体チップ０１の価格より安くすることができ
、しかも製造歩留りを７リツプチツプ方式の場合の製造
歩留りよりよくすることができるので、価格の低減を図
ることができる。東に、チップコート０〜の回路基板（
川との接着面積を、第１図に示した従来例のそれより小
さくすることができるので、これらの問の熱膨張係数の
差によってチツプコー） １１６Ｊ内に生ずる応力が第
１図に示した従来例のそれより小さくなって、この応力
によってボンディングワイヤＯ→が断線するおそれが少
なくなり、信頼性を向上させることができる。
第４図はこの発明の他の実施例のＨＩＣの半導体テップ
の回路基板への装着部を示す断面図である。
の回路基板への装着部を示す断面図である。
図において、Ｉ＠２図に示した実施例の符号と同一符号
は同等部分を示し、その説明は省略する。
は同等部分を示し、その説明は省略する。
贈は半導体チップＩの厚さよ）厚い厚さを有し半導体テ
ップ０１の外形寸法より大きい形状の貫通孔（１６５Ｌ
）が形成され貫通孔（１６ａ）内に回路基板（川に接着
された半導体テップ霞を挿入させて回路基板（１りに固
着され九絶縁体で、この絶縁体州は半導体テップ峙が外
部物体と衝突して損傷するのを防止する役目をする。
ップ０１の外形寸法より大きい形状の貫通孔（１６５Ｌ
）が形成され貫通孔（１６ａ）内に回路基板（川に接着
された半導体テップ霞を挿入させて回路基板（１りに固
着され九絶縁体で、この絶縁体州は半導体テップ峙が外
部物体と衝突して損傷するのを防止する役目をする。
このようなこの実施例の構成では、＃！２図に示した実
施例と同様の効果がある上に、絶縁体賎によって半導体
テップ■が保饅されているので、搬送時における取り扱
いなどが容易になる。
施例と同様の効果がある上に、絶縁体賎によって半導体
テップ■が保饅されているので、搬送時における取り扱
いなどが容易になる。
この実施例では、絶縁体Ｈを回路基＆ｌＩυに固層した
が、絶縁体用を回路基板（１１］と一体構造にしてもよ
い。
が、絶縁体用を回路基板（１１］と一体構造にしてもよ
い。
なお、上記各実施例では、ナンフコー）１１６１を設け
たが、必すしもテラノコ−Ｈ５Ｊを設ける必要はなく、
半導体テップ（１′４がガラス被膜などによって外気か
ら保麹されている一合にはチラノコート。６）を省略し
てもよい。また、上記各実施例では、半導体テツ７Ｑ：
１のＪｌ！ｄ鰍部を接着剤を用いて回路基板（川に固着
したが、必すしもこれは接着剤に限定する必要はなく、
半導体テップＩＩ〜の周縁部を半田などのろう材を用い
て回路基板（１１〕に同着するようにしてもよく、もし
くは千導体テッン贈の複数個の電極のうちの一部を半導
体テンクリ壽の周縁部に配設し、この周縁部に配設され
た１１！極を突起電極にして、この突起電極を用いて半
導体ナツツ゛の８鰍部を回路基板（１りに固層するよう
にしてもよい。
たが、必すしもテラノコ−Ｈ５Ｊを設ける必要はなく、
半導体テップ（１′４がガラス被膜などによって外気か
ら保麹されている一合にはチラノコート。６）を省略し
てもよい。また、上記各実施例では、半導体テツ７Ｑ：
１のＪｌ！ｄ鰍部を接着剤を用いて回路基板（川に固着
したが、必すしもこれは接着剤に限定する必要はなく、
半導体テップＩＩ〜の周縁部を半田などのろう材を用い
て回路基板（１１〕に同着するようにしてもよく、もし
くは千導体テッン贈の複数個の電極のうちの一部を半導
体テンクリ壽の周縁部に配設し、この周縁部に配設され
た１１！極を突起電極にして、この突起電極を用いて半
導体ナツツ゛の８鰍部を回路基板（１りに固層するよう
にしてもよい。
以上、説明し友ように、この発明のＨＩＣでは、第１の
表面上に配線導体が形成された回路基板に所定形状の真
通孔を形成し、半導体チップの主面の中央部の上記貫通
孔の形状と同一形状の領域内に’ｍ極を形成し、上記負
通孔と上記電極形成領域とが一部するようにして上記半
導体チップの上記主面の周縁部を上記回路基板の第２の
狭面に固層して、上記半導体チップの上記電極と上記配
−導体とを上記貫通孔内を通してボンディングワイヤで
接続するので、ワイヤボンデインク方式でめりながら上
記半導体チップの上記回路基板への実装面積を７リング
チツプ方式の一合の実装面積とｔａは同一程度にするこ
とができ、上記［ｇ１ｗ！ｒ基板の小形化を図ることが
できる。また、上記半導体チップの価格をフリップチッ
プ方式に用いる突起１ｌＩＬ＆にした半導体チップの価
格より安くすることができ、しかも製造歩留りを７リン
グチップ方式の場合の製造歩留プよりよくすることがで
きるので、価格の低減を図ることができる。
表面上に配線導体が形成された回路基板に所定形状の真
通孔を形成し、半導体チップの主面の中央部の上記貫通
孔の形状と同一形状の領域内に’ｍ極を形成し、上記負
通孔と上記電極形成領域とが一部するようにして上記半
導体チップの上記主面の周縁部を上記回路基板の第２の
狭面に固層して、上記半導体チップの上記電極と上記配
−導体とを上記貫通孔内を通してボンディングワイヤで
接続するので、ワイヤボンデインク方式でめりながら上
記半導体チップの上記回路基板への実装面積を７リング
チツプ方式の一合の実装面積とｔａは同一程度にするこ
とができ、上記［ｇ１ｗ！ｒ基板の小形化を図ることが
できる。また、上記半導体チップの価格をフリップチッ
プ方式に用いる突起１ｌＩＬ＆にした半導体チップの価
格より安くすることができ、しかも製造歩留りを７リン
グチップ方式の場合の製造歩留プよりよくすることがで
きるので、価格の低減を図ることができる。
第１図（Ａ）は従来のＨＩＣの一例の半導体ナツツの回
路基取への装着部を示す平向図、第１図（Ｂ）は第１図
（Ａ）の１Ｂ−ＩＢ線での断面図、第２図ＩＡ）はこの
発明の一実施例のＨＩＣの半導体チップの回路基板への
装着部を示す平面図、第２図（ＢＩ Ｆｉ！ ２図（Ａ
）の■Ｂ−［Ｂ＠での断面図、第３図はこの発明の他の
実施例のＨＩＣの半導体チップの回路基板への装着部を
示す−「面図である。 図において、（１すＪ’１回路基板、（ｌｌａ）ＦｉＮ
通孔、す４は配線導体、ｌＩ：ＩＦｉ半導体テップ、０
４１はホンディングワイヤ、賭は絶縁体、（１６ａ）は
負通孔である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 為野伯 −（外１名）
路基取への装着部を示す平向図、第１図（Ｂ）は第１図
（Ａ）の１Ｂ−ＩＢ線での断面図、第２図ＩＡ）はこの
発明の一実施例のＨＩＣの半導体チップの回路基板への
装着部を示す平面図、第２図（ＢＩ Ｆｉ！ ２図（Ａ
）の■Ｂ−［Ｂ＠での断面図、第３図はこの発明の他の
実施例のＨＩＣの半導体チップの回路基板への装着部を
示す−「面図である。 図において、（１すＪ’１回路基板、（ｌｌａ）ＦｉＮ
通孔、す４は配線導体、ｌＩ：ＩＦｉ半導体テップ、０
４１はホンディングワイヤ、賭は絶縁体、（１６ａ）は
負通孔である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 為野伯 −（外１名）
Claims (2)
- （１）所要部分に所定形状を有する貫通孔が形成された
回路基板、この回路基板の第１の表向上に上記貫通孔の
周縁から伸びるように設けられた配線導体、一方の主面
の中央部の、上記貫通孔の形状と同一形状の領域内に形
成場れ九電極を有し□この電極が形成された上記領域と
上記貫通孔とが一致するようにして上記主面の周縁部が
上記回路基板のａＩ２の表面に固着された半導体チップ
、およびこの半導体チップの上記電極と上記配線導体と
を上記貫通孔内を通して接続したボンディングワイヤを
備えた混成集積回路装置。 - （２） 回路基板の第２の表面に、半導体チップの厚
さよシ厚い厚さを有し上記ｊ＃！２の表面の上記半導体
チップを同着すべき部位に対応する部分に上記半導体テ
ップの外形寸法より大きい形状の貫通孔を形成した絶縁
体が設けられたことを特徴とする特許請求の範囲第１項
記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063012A JPS58178529A (ja) | 1982-04-13 | 1982-04-13 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063012A JPS58178529A (ja) | 1982-04-13 | 1982-04-13 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178529A true JPS58178529A (ja) | 1983-10-19 |
Family
ID=13216977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063012A Pending JPS58178529A (ja) | 1982-04-13 | 1982-04-13 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178529A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311405A (en) * | 1993-08-02 | 1994-05-10 | Motorola, Inc. | Method and apparatus for aligning and attaching a surface mount component |
| US5384689A (en) * | 1993-12-20 | 1995-01-24 | Shen; Ming-Tung | Integrated circuit chip including superimposed upper and lower printed circuit boards |
| EP0631691A4 (en) * | 1992-03-16 | 1997-05-07 | Dense Pac Microsystems Inc | IC CHIP PACK AND MANUFACTURING METHOD. |
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| KR100377473B1 (ko) * | 1999-12-10 | 2003-03-26 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
| KR100439399B1 (ko) * | 2001-07-19 | 2004-07-09 | 삼성전기주식회사 | 광픽업장치를 위한 포토다이오드 패키지 및 그 제조방법 |
| US6885106B1 (en) | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
| US6890796B1 (en) | 1997-07-16 | 2005-05-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected |
| US6913949B2 (en) | 2001-10-09 | 2005-07-05 | Tessera, Inc. | Stacked packages |
| US7053485B2 (en) | 2002-08-16 | 2006-05-30 | Tessera, Inc. | Microelectronic packages with self-aligning features |
| USRE45463E1 (en) | 2003-11-12 | 2015-04-14 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
-
1982
- 1982-04-13 JP JP57063012A patent/JPS58178529A/ja active Pending
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| US7663251B2 (en) | 1997-07-16 | 2010-02-16 | Oki Semiconductor Co., Ltd. | Semiconductor device, semiconductor package for use therein, and manufacturing method thereof |
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| US8018076B2 (en) | 1997-07-16 | 2011-09-13 | Oki Semiconductor Co., Ltd. | Semiconductor device, semiconductor package for use therein, and manufacturing method thereof |
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| USRE45463E1 (en) | 2003-11-12 | 2015-04-14 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
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