JPS628033B2 - - Google Patents
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- JPS628033B2 JPS628033B2 JP56111177A JP11117781A JPS628033B2 JP S628033 B2 JPS628033 B2 JP S628033B2 JP 56111177 A JP56111177 A JP 56111177A JP 11117781 A JP11117781 A JP 11117781A JP S628033 B2 JPS628033 B2 JP S628033B2
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 229920005989 resin Polymers 0.000 claims description 6
- 239000011347 resin Substances 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000011133 lead Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
【発明の詳細な説明】
この発明は集積回路素子の集積度を向上するこ
とができる半導体装置に関するものである。
とができる半導体装置に関するものである。
従来の半導体装置は１チツプ１パツケージが主
流である。すなわち、第１図に示すように、フレ
ーム１上にチツプ２を取り付けたのち、フレーム
１のリード１ａとチツプ２と電極とをワイヤ３に
より、電気的に接続する。そして、チツプ２を保
護するため、モールド樹脂４により一体に成形す
るものである。
流である。すなわち、第１図に示すように、フレ
ーム１上にチツプ２を取り付けたのち、フレーム
１のリード１ａとチツプ２と電極とをワイヤ３に
より、電気的に接続する。そして、チツプ２を保
護するため、モールド樹脂４により一体に成形す
るものである。
しかしながら、従来の半導体装置は１チツプ１
パツケージのため、スペースフアクタが悪く、し
かも機能上からも有効でないなどの欠点があつ
た。
パツケージのため、スペースフアクタが悪く、し
かも機能上からも有効でないなどの欠点があつ
た。
したがつて、この発明の目的は複数個の同一チ
ツプあるいは異種チツプを１パツケージに実装す
ることにより、スペースフアクタがよく、しかも
機能も大幅に向上する半導体装置を提供するもの
である。
ツプあるいは異種チツプを１パツケージに実装す
ることにより、スペースフアクタがよく、しかも
機能も大幅に向上する半導体装置を提供するもの
である。
このような目的を達成するため、この発明は集
積回路を形成した第１のチツプと、この第１のチ
ツプに形成した集積回路とミラー反転の関係ある
いは補間関係になるように集積回路を形成した第
２のチツプとが互に対向するように配置し、モー
ルドあるいはセラミツクパツケージで組立て、一
体化構造にするものであり、以下実施例を用いて
詳細に説明する。
積回路を形成した第１のチツプと、この第１のチ
ツプに形成した集積回路とミラー反転の関係ある
いは補間関係になるように集積回路を形成した第
２のチツプとが互に対向するように配置し、モー
ルドあるいはセラミツクパツケージで組立て、一
体化構造にするものであり、以下実施例を用いて
詳細に説明する。
第２図はこの発明に係る半導体装置の一実施例
を示す断面図である。同図において、５は前記チ
ツプ２に形成した集積回路とミラー反転の関係あ
るいは補問関係にある集積回路を形成する第２チ
ツプ、６はこの第２チツプ５の電極とフレーム１
のリード１ａとを電気的に継ぐワイヤである。
を示す断面図である。同図において、５は前記チ
ツプ２に形成した集積回路とミラー反転の関係あ
るいは補問関係にある集積回路を形成する第２チ
ツプ、６はこの第２チツプ５の電極とフレーム１
のリード１ａとを電気的に継ぐワイヤである。
この構成による半導体装置においてはチツプ２
と第２チツプ５とはミラー反転の関係あるいは補
間関係にあるため、フレーム１をはさんで、一方
の面にチツプ２を取付け、他方の面に第２チツプ
５を取り付けることにより、各チツプ２および５
上に設けた電極のうち、相互に共通な電極は対向
する。そして、チツプ２および５の電極とフレー
ム１のリード１ａとをワイヤ３および６により容
易に接続することができる。例えば第３図に示す
ように、チツプ２と第２チツプ５の共通な電極を
リード１ａ−３，１ａ−４および１ａ−６，１ａ
−７に接続する。そして、チツプ２の独立に必要
な電極は実線で示すように、ワイヤによりリード
１ａ−１および１ａ−５に接続し、チツプ５の独
立に必要な電極は点線で示すように、ワイヤによ
りリード１ａ−２および１ａ−６に接続する。そ
して、モールドあるいはセラミツクパツケージで
組立て、一体化構造にするものである。
と第２チツプ５とはミラー反転の関係あるいは補
間関係にあるため、フレーム１をはさんで、一方
の面にチツプ２を取付け、他方の面に第２チツプ
５を取り付けることにより、各チツプ２および５
上に設けた電極のうち、相互に共通な電極は対向
する。そして、チツプ２および５の電極とフレー
ム１のリード１ａとをワイヤ３および６により容
易に接続することができる。例えば第３図に示す
ように、チツプ２と第２チツプ５の共通な電極を
リード１ａ−３，１ａ−４および１ａ−６，１ａ
−７に接続する。そして、チツプ２の独立に必要
な電極は実線で示すように、ワイヤによりリード
１ａ−１および１ａ−５に接続し、チツプ５の独
立に必要な電極は点線で示すように、ワイヤによ
りリード１ａ−２および１ａ−６に接続する。そ
して、モールドあるいはセラミツクパツケージで
組立て、一体化構造にするものである。
第４図はこの発明に係る半導体装置の他の実施
例を示す断面側面図である。この実施例ではチツ
プ２および第２チツプ５に突起電極７を設け、フ
レーム１のリード１ａに固着することにより、電
気的な接続とチツプの固着を同時に行なう。そし
て、チツプ２と第２チツプ５との間に高純度樹脂
８を充填したのち、通常のモールド樹脂４により
パツシペーシヨンする。このように構成すること
により、例えば記憶素子などの対α線対策を必要
とする場合に特に有効である。そして、第５図に
示すように、共通電極A3，A4，A5，A6はそれぞ
れ独立的に配置し、突起電極とするが、分離を必
要とする電極A1，A2，A11，A12では素子上で電
極A1とA2，A11とA12を接続し、チツプ１では電
極A1およびA12に突起電極を設け、チツプ５では
電極A2およびA11に突起電極を設け、フレーム１
の対応するリード１ａ−１〜１ａ−１２に接続す
る。なお、実線はチツプ２の電極とフレーム１の
リードとを継ぐワイヤを示し、点線は第２チツプ
５の電極とフレーム１のリードとを継ぐワイヤを
示す。
例を示す断面側面図である。この実施例ではチツ
プ２および第２チツプ５に突起電極７を設け、フ
レーム１のリード１ａに固着することにより、電
気的な接続とチツプの固着を同時に行なう。そし
て、チツプ２と第２チツプ５との間に高純度樹脂
８を充填したのち、通常のモールド樹脂４により
パツシペーシヨンする。このように構成すること
により、例えば記憶素子などの対α線対策を必要
とする場合に特に有効である。そして、第５図に
示すように、共通電極A3，A4，A5，A6はそれぞ
れ独立的に配置し、突起電極とするが、分離を必
要とする電極A1，A2，A11，A12では素子上で電
極A1とA2，A11とA12を接続し、チツプ１では電
極A1およびA12に突起電極を設け、チツプ５では
電極A2およびA11に突起電極を設け、フレーム１
の対応するリード１ａ−１〜１ａ−１２に接続す
る。なお、実線はチツプ２の電極とフレーム１の
リードとを継ぐワイヤを示し、点線は第２チツプ
５の電極とフレーム１のリードとを継ぐワイヤを
示す。
第６図はこの発明に係る半導体装置の更に他の
実施例を示す断面側面図である。同図において、
９はリード１０ａ−１〜１０ａ−１２（第７図参
照）およびこのリード１０ａ−１〜１０ａ−１２
にそれぞれ接続する端子１１を設けたセラミツク
パツケージ基板、１２は蓋である。なお、端子１
１はそれぞれリード１０ａ−１〜１０ａ−１２に
メタライズなどにより接続されるが、第７図に示
すように、共通電極A1，A5，A6およびA7はリー
ド１０ａ−３〜１０ａ−６に共通に接続され、独
立的に必要な電極、例えばA2はリード線１０ａ
−１および１０ａ−２に接続する。
実施例を示す断面側面図である。同図において、
９はリード１０ａ−１〜１０ａ−１２（第７図参
照）およびこのリード１０ａ−１〜１０ａ−１２
にそれぞれ接続する端子１１を設けたセラミツク
パツケージ基板、１２は蓋である。なお、端子１
１はそれぞれリード１０ａ−１〜１０ａ−１２に
メタライズなどにより接続されるが、第７図に示
すように、共通電極A1，A5，A6およびA7はリー
ド１０ａ−３〜１０ａ−６に共通に接続され、独
立的に必要な電極、例えばA2はリード線１０ａ
−１および１０ａ−２に接続する。
この実施例ではチツプ２と第２チツプ５との間
の空間に特別な充填物を施こさずとも、対α線は
十分で、理論的には必要はないが、他の理由例え
ば誘電率の向上などのために、シリコーン系樹脂
などを充填してもよく、その場合、素子の保護膜
としての効果が期待できる。
の空間に特別な充填物を施こさずとも、対α線は
十分で、理論的には必要はないが、他の理由例え
ば誘電率の向上などのために、シリコーン系樹脂
などを充填してもよく、その場合、素子の保護膜
としての効果が期待できる。
なお、以上の実施例では突起電極を有する素子
に替り、ビームリード素子、テープアセンブリ素
子を使用してもよいことはもちろんである。ま
た、突起電極は接合性の点などを考慮して通常半
田などを使用するが、接合後の再溶融温度が高く
なるように、フレームあるいはパツケージの接合
部のメタライズは選択するのが望ましく、例えば
銅、金、亜鉛あるいは鉛リツチの半田などをメツ
キなどの手段により薄く所定の量だけ賦与するこ
とが必要である。
に替り、ビームリード素子、テープアセンブリ素
子を使用してもよいことはもちろんである。ま
た、突起電極は接合性の点などを考慮して通常半
田などを使用するが、接合後の再溶融温度が高く
なるように、フレームあるいはパツケージの接合
部のメタライズは選択するのが望ましく、例えば
銅、金、亜鉛あるいは鉛リツチの半田などをメツ
キなどの手段により薄く所定の量だけ賦与するこ
とが必要である。
以上詳細に説明したように、この発明に係る半
導体装置によればリード本数が２本程度増加する
だけで、機能が２倍になる。例えば16リードの
16K(D)RAMが18リードの32K(D)RAMとなる。こ
のように、実装密度を大幅に向上することができ
るなどの効果がある。
導体装置によればリード本数が２本程度増加する
だけで、機能が２倍になる。例えば16リードの
16K(D)RAMが18リードの32K(D)RAMとなる。こ
のように、実装密度を大幅に向上することができ
るなどの効果がある。
第１図は従来の半導体装置を示す断面側面図、
第２図はこの発明に係る半導体装置の一実施例を
示す断面側面図、第３図は第２図のチツプの電極
とフレームのリードとの関係を示す平面図、第４
図はこの発明に係る半導体装置の他の実施例を示
す断面側面図、第５図は第４図のチツプの電極と
フレームのリードとの関係を示す平面図、第６図
はこの発明に係る半導体装置の更に他の実施例を
示す断面側面図、第７図は第６図のチツプの電極
とフレームのリードとの関係を示す平面図であ
る。 １……フレーム、１ａ−１〜１０ａ−１２……
リード、２……チツプ、３……ワイヤ、４……モ
ールド樹脂、５……第２チツプ、６……ワイヤ、
７……突起電極、８……高純度樹脂、９……セラ
ミツクパツケージ基板、１０ａ−１〜１０ａ−１
２……リード。なお、図中、同一符号は同一また
は相当部分を示す。
第２図はこの発明に係る半導体装置の一実施例を
示す断面側面図、第３図は第２図のチツプの電極
とフレームのリードとの関係を示す平面図、第４
図はこの発明に係る半導体装置の他の実施例を示
す断面側面図、第５図は第４図のチツプの電極と
フレームのリードとの関係を示す平面図、第６図
はこの発明に係る半導体装置の更に他の実施例を
示す断面側面図、第７図は第６図のチツプの電極
とフレームのリードとの関係を示す平面図であ
る。 １……フレーム、１ａ−１〜１０ａ−１２……
リード、２……チツプ、３……ワイヤ、４……モ
ールド樹脂、５……第２チツプ、６……ワイヤ、
７……突起電極、８……高純度樹脂、９……セラ
ミツクパツケージ基板、１０ａ−１〜１０ａ−１
２……リード。なお、図中、同一符号は同一また
は相当部分を示す。
Claims (1)
- １ 集積回路を形成した第１のチツプと、この第
１のチツプに形成した集積回路とミラー反転の関
係あるいは補間関係になるように集積回路を形成
し第１のチツプに対向するように配置した第２の
チツプと、フレームのリードに接続固定するため
第１および第２のチツプに形成した突起電極と、
α線をしや断するために第１のチツプと第２のチ
ツプとの間の空間に充填した自らはα線を発しな
い樹脂とを備え、前記突起電極のうちの一部の突
起電極を２連に形成し、この２連の突起電極のう
ち第１のチツプと第２のチツプでは互いに異なる
位置の突起電極をリードへの接続に用いることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111177A JPS5810839A (ja) | 1981-07-14 | 1981-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111177A JPS5810839A (ja) | 1981-07-14 | 1981-07-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810839A JPS5810839A (ja) | 1983-01-21 |
| JPS628033B2 true JPS628033B2 (ja) | 1987-02-20 |
Family
ID=14554435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111177A Granted JPS5810839A (ja) | 1981-07-14 | 1981-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9694452B2 (en) | 2003-09-11 | 2017-07-04 | John Chris Karamanos | Embedded heat exchanger for heating, ventilation, and air conditioning (HVAC) systems and methods |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028255A (ja) * | 1983-07-26 | 1985-02-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH0287661A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 半導体記憶装置 |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| WO1991014282A1 (en) * | 1990-03-15 | 1991-09-19 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| KR940003560B1 (ko) * | 1991-05-11 | 1994-04-23 | 금성일렉트론 주식회사 | 적층형 반도체 패키지 및 그 제조방법. |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487173A (en) * | 1977-12-23 | 1979-07-11 | Hitachi Ltd | Semiconductor device |
| JPS5617050A (en) * | 1979-07-20 | 1981-02-18 | Nec Corp | Semiconductor device |
| JPS5624955A (en) * | 1979-08-07 | 1981-03-10 | Fujitsu Ltd | Semiconductor device |
| JPS5662351A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor device for memory |
-
1981
- 1981-07-14 JP JP56111177A patent/JPS5810839A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487173A (en) * | 1977-12-23 | 1979-07-11 | Hitachi Ltd | Semiconductor device |
| JPS5617050A (en) * | 1979-07-20 | 1981-02-18 | Nec Corp | Semiconductor device |
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| US9694452B2 (en) | 2003-09-11 | 2017-07-04 | John Chris Karamanos | Embedded heat exchanger for heating, ventilation, and air conditioning (HVAC) systems and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5810839A (ja) | 1983-01-21 |
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