JPH0287661A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0287661A JPH0287661A JP63241469A JP24146988A JPH0287661A JP H0287661 A JPH0287661 A JP H0287661A JP 63241469 A JP63241469 A JP 63241469A JP 24146988 A JP24146988 A JP 24146988A JP H0287661 A JPH0287661 A JP H0287661A
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- chip
- memory chip
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000011347 resin Substances 0.000 claims abstract description 9
- 229920005989 resin Polymers 0.000 claims abstract description 9
- 238000000465 moulding Methods 0.000 claims abstract 2
- 238000007789 sealing Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係シ、特にモールド樹脂パッ
ケージ内にＩＣメモリチップを封止して形成される半導
体記憶装置に関する。
ケージ内にＩＣメモリチップを封止して形成される半導
体記憶装置に関する。
従来、この種の半導体記憶装置は、第４図に示すように
、モールド樹脂パンケージ２１内に、リードフレームの
アイランド２２上面にマウントされた１個のＩＣメモリ
チップ２３と外部接続端子２４の一部とが封止され、チ
ップ２３上のボンティングパッド２５と外部接続端子２
４との間をボンディングワイヤ２６で接続した構成とな
っていた。
、モールド樹脂パンケージ２１内に、リードフレームの
アイランド２２上面にマウントされた１個のＩＣメモリ
チップ２３と外部接続端子２４の一部とが封止され、チ
ップ２３上のボンティングパッド２５と外部接続端子２
４との間をボンディングワイヤ２６で接続した構成とな
っていた。
また、従来例として第５図にも示すように、アイランド
５３上にＩＣメモリチップ５４を固着し、外部接続端子
５７とはボンディングワイヤ５６で接続し、モールド樹
脂５２で覆い、プリント基板５１の一主面に外部接続端
子５７の外端がはんだ付けされる。さらに同様なもう一
つの半導体記憶装置を用意し、これをプリント基板５１
の他主面にはんだ付けされる。つまシ、重ね合わせて、
集積度を向上させている。
５３上にＩＣメモリチップ５４を固着し、外部接続端子
５７とはボンディングワイヤ５６で接続し、モールド樹
脂５２で覆い、プリント基板５１の一主面に外部接続端
子５７の外端がはんだ付けされる。さらに同様なもう一
つの半導体記憶装置を用意し、これをプリント基板５１
の他主面にはんだ付けされる。つまシ、重ね合わせて、
集積度を向上させている。
前述した従来の半導体記憶装置はいずれも、１イ固ノパ
ッケージ２１に１個のＩＣメモリチノフ゛２３しか入ら
ないので、ＩＣメモリチップ２３自体の記憶容量が上ら
ない限り、実装密度を上げることが困難である。特にメ
モリカードの様に薄さを要求されるものに実装する場合
はパッケージの厚みが問題になっている８ 本発明の目的は、前記欠点が解決され、記憶容量が向上
し、集積度も著しく向上するようにした半導体記憶装置
を提供することにある。
ッケージ２１に１個のＩＣメモリチノフ゛２３しか入ら
ないので、ＩＣメモリチップ２３自体の記憶容量が上ら
ない限り、実装密度を上げることが困難である。特にメ
モリカードの様に薄さを要求されるものに実装する場合
はパッケージの厚みが問題になっている８ 本発明の目的は、前記欠点が解決され、記憶容量が向上
し、集積度も著しく向上するようにした半導体記憶装置
を提供することにある。
本発明の半導体記憶装置の構成は、アイランドの両主面
に、第１．第２のメモリチップを固着し、前記第１．第
２のメモリテップ上のパッドとポンディングワイヤを介
して電気的に接続された共通の外部接続端子を設り、前
記第１．第２のメモリテップのうちどちらかを選択する
入力端子を設け、少なくとも前記第１．第２のメモリチ
ップを覆うモールド樹脂を設けたことを特徴とする。
に、第１．第２のメモリチップを固着し、前記第１．第
２のメモリテップ上のパッドとポンディングワイヤを介
して電気的に接続された共通の外部接続端子を設り、前
記第１．第２のメモリテップのうちどちらかを選択する
入力端子を設け、少なくとも前記第１．第２のメモリチ
ップを覆うモールド樹脂を設けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体記憶装置を示す
断面図である。同図において、本実施例の半導体記憶装
置は、ＩＣメモリチップ（Ｉｎ２、及びＩＣメモリチッ
プ（Ｕ）１４がアイランド１２の両主面にマウントされ
、これらがモールド樹脂１１内に封止されている。ホン
ティングパッド１６は、ホンディングワイヤ１７により
、外部接続端子１５と接続されている。ＩＣメモリチッ
プ（１）１３とＩＣメモリチップ（ｎ）１４とのボンデ
ィングパッド配置は、互いに表裏になっており、対応す
るパッドが同一の外部接続端子と接続できる。
断面図である。同図において、本実施例の半導体記憶装
置は、ＩＣメモリチップ（Ｉｎ２、及びＩＣメモリチッ
プ（Ｕ）１４がアイランド１２の両主面にマウントされ
、これらがモールド樹脂１１内に封止されている。ホン
ティングパッド１６は、ホンディングワイヤ１７により
、外部接続端子１５と接続されている。ＩＣメモリチッ
プ（１）１３とＩＣメモリチップ（ｎ）１４とのボンデ
ィングパッド配置は、互いに表裏になっており、対応す
るパッドが同一の外部接続端子と接続できる。
第３図は第１図の半導体記憶装置のチップ選択回路を下
す回路フロンク図である。同図において、チップ選択信
号Ｃ８，入力端子３０、及びテップ選択信号Ｃ８２入力
端子３１の２本を有し、この２つの信号ｃｓ、 、 ｃ
ｓ２をデコードして、活性化信号Ｃ８′を作るデコーダ
回路を有している。この場合では、信号Ｃ８，が゛′Ｌ
″レベルで、信号Ｃ８２が” Ｈ”レベルの場合、チッ
プ（１１１３が選択されて内部回路３６が選ばれ、信号
Ｃ８，が” Ｈ”レベルで信号Ｃ８２がＩＩ Ｌ ＩＩ
レベルの場合、チップ（ＩＩ）１４が選択されて内部回
路３７が選ばれ、信号Ｃ８，とＣ８２とが、共にｔｔＨ
″″又は４１ Ｌ Ｉ８レベルの場合は、チップ（１）
１３ 、チップ（ＩＩ）１４共に非選択となる。
す回路フロンク図である。同図において、チップ選択信
号Ｃ８，入力端子３０、及びテップ選択信号Ｃ８２入力
端子３１の２本を有し、この２つの信号ｃｓ、 、 ｃ
ｓ２をデコードして、活性化信号Ｃ８′を作るデコーダ
回路を有している。この場合では、信号Ｃ８，が゛′Ｌ
″レベルで、信号Ｃ８２が” Ｈ”レベルの場合、チッ
プ（１１１３が選択されて内部回路３６が選ばれ、信号
Ｃ８，が” Ｈ”レベルで信号Ｃ８２がＩＩ Ｌ ＩＩ
レベルの場合、チップ（ＩＩ）１４が選択されて内部回
路３７が選ばれ、信号Ｃ８，とＣ８２とが、共にｔｔＨ
″″又は４１ Ｌ Ｉ８レベルの場合は、チップ（１）
１３ 、チップ（ＩＩ）１４共に非選択となる。
２本のチップ選択信号入力端子３０．３１以外の端子即
ち、Ｖ（（端子３２． ＡＯＸ子、−、Ｉ ／ ｏｎ端
子３４ 、ＧＮＤ端子３５は、全て共通である。
ち、Ｖ（（端子３２． ＡＯＸ子、−、Ｉ ／ ｏｎ端
子３４ 、ＧＮＤ端子３５は、全て共通である。
第２図は本発明の第２の実施例の半導体記憶装置を示す
断面図である。同図において、本実施例は、第１の実施
例と異なり、フラットパッケージ型で、メモリカード用
に実装した例である。本実施例の半導体記憶装置は、ア
イランドの両主面にＩＣメモリチップ（１３４４，ＩＣ
メモリチップ（１１１４５を固着し、外部接続端子４８
との間はボンディングワイヤで接続し、モールド樹脂４
２で覆っている。外部接続端子４８の外端は、プリント
基板４１の裏主面に、はんだ付けされる。ＩＣメモリチ
ップ（Ｉバ１１）４４．４５の配線関係は、第３図に示
す回路ブロック図と同様である。
断面図である。同図において、本実施例は、第１の実施
例と異なり、フラットパッケージ型で、メモリカード用
に実装した例である。本実施例の半導体記憶装置は、ア
イランドの両主面にＩＣメモリチップ（１３４４，ＩＣ
メモリチップ（１１１４５を固着し、外部接続端子４８
との間はボンディングワイヤで接続し、モールド樹脂４
２で覆っている。外部接続端子４８の外端は、プリント
基板４１の裏主面に、はんだ付けされる。ＩＣメモリチ
ップ（Ｉバ１１）４４．４５の配線関係は、第３図に示
す回路ブロック図と同様である。
本実施例を、第５図に示す従来例の断面図と比較すると
、アイシント裏面のモールド樹脂２個分の厚さとアイラ
ンド１個分の厚さだけ薄くなっており、メモリカードの
厚さをより薄くできる。
、アイシント裏面のモールド樹脂２個分の厚さとアイラ
ンド１個分の厚さだけ薄くなっており、メモリカードの
厚さをより薄くできる。
以上本発明の第１．第２の実施例では、２個のＩｃメモ
リチップをアイランドの両主面にマウントシ、この際２
個のＩＣメモリチップは表裏にマウントされても対応す
る端子が同じ外部接続端子と接続できる様にパッド配置
も互いに表裏になる様設計されており、さらに従来のチ
ップ選択端子に加えて２個のチップのいずれを選択する
かを決定するための端子を１つ追加してあシ、さらに２
つのチップ選択信号をデコードしてチップを活性化させ
る信号を発生する内部回路を備えている。
リチップをアイランドの両主面にマウントシ、この際２
個のＩＣメモリチップは表裏にマウントされても対応す
る端子が同じ外部接続端子と接続できる様にパッド配置
も互いに表裏になる様設計されており、さらに従来のチ
ップ選択端子に加えて２個のチップのいずれを選択する
かを決定するための端子を１つ追加してあシ、さらに２
つのチップ選択信号をデコードしてチップを活性化させ
る信号を発生する内部回路を備えている。
〔発明の効果〕
以上説明したように本発明は、メモリチップを同一のモ
ールドパッケージ内に封止することによシ、２倍の記憶
容量を持つ半導体記憶装置を提供することが可能であり
、これにより半導体記憶装置を用いた各他機器の実装密
度を上け、装置を小型化できる効果がある。
ールドパッケージ内に封止することによシ、２倍の記憶
容量を持つ半導体記憶装置を提供することが可能であり
、これにより半導体記憶装置を用いた各他機器の実装密
度を上け、装置を小型化できる効果がある。
第１図は本発明の第１の実施例の半導体記憶装置を示す
断面図、第２図は本発明の第２の実施例の半導体記憶装
置を示す断面図、第３図は第１図又は第２図のチップ選
択回路を示す回路ブロック図、第４図は従来の半導体記
憶装置を示す断面図、第５図は従来のメモリカード実装
例の断面図である。 １１．２１，４２．５２・・・モールド樹脂、１２，２
２゜４３．５３・・・アイランド、１３．４４・・・Ｉ
Ｃメモリチップ山、１４ 、４５・・・ＩＣメモリチッ
プ（ＩＩ）、２３゜５４・・・ｉｃメそリチップ、１５
，２４．４８．５７・・・外部接続端子、！６，２５，
４６．５５・・・ポンディングパッド、１７，２６，４
７．５６・・・ボンディングワイヤ、３０乃至３５・・
・端子、３６．３７・・・内部回路、４１．５１・・・
プリント基板。 代理人 弁理士 内 原 晋 第３図
断面図、第２図は本発明の第２の実施例の半導体記憶装
置を示す断面図、第３図は第１図又は第２図のチップ選
択回路を示す回路ブロック図、第４図は従来の半導体記
憶装置を示す断面図、第５図は従来のメモリカード実装
例の断面図である。 １１．２１，４２．５２・・・モールド樹脂、１２，２
２゜４３．５３・・・アイランド、１３．４４・・・Ｉ
Ｃメモリチップ山、１４ 、４５・・・ＩＣメモリチッ
プ（ＩＩ）、２３゜５４・・・ｉｃメそリチップ、１５
，２４．４８．５７・・・外部接続端子、！６，２５，
４６．５５・・・ポンディングパッド、１７，２６，４
７．５６・・・ボンディングワイヤ、３０乃至３５・・
・端子、３６．３７・・・内部回路、４１．５１・・・
プリント基板。 代理人 弁理士 内 原 晋 第３図
Claims (1)
- アイランドの両主面に、第１、第２のメモリチップを固
着し、前記第１、第２のメモリチップ上のパッドとボン
ディングワイヤを介して電気的に接続された共通の外部
接続端子を設け、前記第１、第２のメモリチップのうち
どちらかを選択する入力端子を設け、少なくとも前記第
１、第２のメモリチップを覆うモールド樹脂を設けたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241469A JPH0287661A (ja) | 1988-09-26 | 1988-09-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241469A JPH0287661A (ja) | 1988-09-26 | 1988-09-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287661A true JPH0287661A (ja) | 1990-03-28 |
Family
ID=17074777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241469A Pending JPH0287661A (ja) | 1988-09-26 | 1988-09-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585668A (en) * | 1995-01-30 | 1996-12-17 | Staktek Corporation | Integrated circuit package with overlapped die on a common lead frame |
| US5949139A (en) * | 1997-04-25 | 1999-09-07 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power |
| JP2002353403A (ja) * | 2001-03-05 | 2002-12-06 | Samsung Electronics Co Ltd | 超薄型半導体パッケージ及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810839A (ja) * | 1981-07-14 | 1983-01-21 | Mitsubishi Electric Corp | 半導体装置 |
| JPS628529A (ja) * | 1985-07-04 | 1987-01-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-26 JP JP63241469A patent/JPH0287661A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810839A (ja) * | 1981-07-14 | 1983-01-21 | Mitsubishi Electric Corp | 半導体装置 |
| JPS628529A (ja) * | 1985-07-04 | 1987-01-16 | Toshiba Corp | 半導体装置の製造方法 |
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| US5949139A (en) * | 1997-04-25 | 1999-09-07 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power |
| JP2002353403A (ja) * | 2001-03-05 | 2002-12-06 | Samsung Electronics Co Ltd | 超薄型半導体パッケージ及びその製造方法 |
| JP4549608B2 (ja) * | 2001-03-05 | 2010-09-22 | 三星電子株式会社 | 超薄型半導体パッケージ及びその製造方法 |
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