JPH0786526A - メモリ装置 - Google Patents
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- JPH0786526A JPH0786526A JP5228394A JP22839493A JPH0786526A JP H0786526 A JPH0786526 A JP H0786526A JP 5228394 A JP5228394 A JP 5228394A JP 22839493 A JP22839493 A JP 22839493A JP H0786526 A JPH0786526 A JP H0786526A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract
(57)【要約】
【目的】 信号衝突を防ぐための配線基板を必要とせず
に、同種のメモリ集積回路同士を接続した場合に信号衝
突がなく、２倍のメモリ容量をもつメモリ装置を提供す
る。 【構成】 本発明のメモリ集積回路では、アドレス信号
端子の対称位置に別のアドレス信号端子を配置し、デー
タの入出力信号（以下、Ｉ／Ｏ信号と略記）端子の対称
位置に別のＩ／Ｏ信号端子を配置する。さらに、対称位
置に配置するアドレス信号端子やＩ／Ｏ信号端子が無い
場合のみ、必要に応じて内部の回路と接続していない端
子（以下、ＮＣ端子と略記）を対称位置に配置する。ま
た、他の信号端子の対称位置には、それぞれ必要に応じ
てＮＣ端子または同一信号の端子を配置する。 【効果】 メモリ集積回路２個を一つのパッケージ内に
実装してメモリ容量を２倍にするメモリ装置を構成する
際に、信号衝突を防ぐための回路基板を必要とせず、同
一のメモリ集積回路を２個使用することができる。
に、同種のメモリ集積回路同士を接続した場合に信号衝
突がなく、２倍のメモリ容量をもつメモリ装置を提供す
る。 【構成】 本発明のメモリ集積回路では、アドレス信号
端子の対称位置に別のアドレス信号端子を配置し、デー
タの入出力信号（以下、Ｉ／Ｏ信号と略記）端子の対称
位置に別のＩ／Ｏ信号端子を配置する。さらに、対称位
置に配置するアドレス信号端子やＩ／Ｏ信号端子が無い
場合のみ、必要に応じて内部の回路と接続していない端
子（以下、ＮＣ端子と略記）を対称位置に配置する。ま
た、他の信号端子の対称位置には、それぞれ必要に応じ
てＮＣ端子または同一信号の端子を配置する。 【効果】 メモリ集積回路２個を一つのパッケージ内に
実装してメモリ容量を２倍にするメモリ装置を構成する
際に、信号衝突を防ぐための回路基板を必要とせず、同
一のメモリ集積回路を２個使用することができる。
Description
【０００１】
【産業上の利用分野】この発明は、複数個の同種のメモ
リ集積回路を相対して実装するメモリ装置に関する。
リ集積回路を相対して実装するメモリ装置に関する。
【０００２】
【従来の技術】メモリ装置の容量を増大させる技術とし
て、一つのパッケージ内に２個のメモリ集積回路を実装
し、１個のメモリ集積回路を単独で実装した場合の２倍
のメモリ容量を実現する技術がある。
て、一つのパッケージ内に２個のメモリ集積回路を実装
し、１個のメモリ集積回路を単独で実装した場合の２倍
のメモリ容量を実現する技術がある。
【０００３】図７にメモリ容量の増大技術の一例を示
す。従来のメモリ装置においては、２個のメモリ集積回
路１，２を、リードフレーム３のアイランド４の表面と
裏面にそれぞれダイボンドし、メモリ集積回路１，２の
端子５，６とリードフレーム３のインナーリード７との
間をボンディングワイヤ８で接続した上で、これらを封
止樹脂９でモールドして一個のパッケージ１０としてい
る。
す。従来のメモリ装置においては、２個のメモリ集積回
路１，２を、リードフレーム３のアイランド４の表面と
裏面にそれぞれダイボンドし、メモリ集積回路１，２の
端子５，６とリードフレーム３のインナーリード７との
間をボンディングワイヤ８で接続した上で、これらを封
止樹脂９でモールドして一個のパッケージ１０としてい
る。
【０００４】図８には別のメモリ容量増大技術の一例を
示す。このタイプのメモリ装置においては、リードフレ
ーム２１を備え両面に配線パターン２２がある配線基板
２３の表面と裏面に、それぞれメモリ集積回路２４，２
５を端子２６側が相対するように配置し、各回路２４，
２５の端子２６に設けたバンプ２９を配線基板２３の配
線パターン２２にそれぞれ接合することで、回路２４，
２５と配線基板２３とを相互に接続した上で、これらを
封止樹脂２７でモールドして一個のパッケージ２８とし
ている。
示す。このタイプのメモリ装置においては、リードフレ
ーム２１を備え両面に配線パターン２２がある配線基板
２３の表面と裏面に、それぞれメモリ集積回路２４，２
５を端子２６側が相対するように配置し、各回路２４，
２５の端子２６に設けたバンプ２９を配線基板２３の配
線パターン２２にそれぞれ接合することで、回路２４，
２５と配線基板２３とを相互に接続した上で、これらを
封止樹脂２７でモールドして一個のパッケージ２８とし
ている。
【０００５】
【発明が解決しようとする課題】図７に示す従来のメモ
リ装置においては、パッケージ１０内の２つのメモリ集
積回路１及び２の相互間で信号の衝突を起こさないよう
に、各メモリ集積回路１，２における端子配置をリード
フレーム３の表裏で鏡面対称にする必要がある。このた
め、端子配置の異なる２種類のメモリ集積回路をそれぞ
れ作製しなければならないという不都合を生じる。
リ装置においては、パッケージ１０内の２つのメモリ集
積回路１及び２の相互間で信号の衝突を起こさないよう
に、各メモリ集積回路１，２における端子配置をリード
フレーム３の表裏で鏡面対称にする必要がある。このた
め、端子配置の異なる２種類のメモリ集積回路をそれぞ
れ作製しなければならないという不都合を生じる。
【０００６】また、図８に示す従来のメモリ装置におい
ては、相対する２個のメモリ集積回路２４，２５の端子
配列が同じでもよい。しかしながら、従来のメモリ集積
回路を用いる場合には配線基板２３を両回路２４，２５
間に挿入して、配線基板２３によって各回路２４，２５
の同種端子同士を接続し、信号の衝突を防ぐ必要があ
る。このため、装置が複雑かつ大型化する。
ては、相対する２個のメモリ集積回路２４，２５の端子
配列が同じでもよい。しかしながら、従来のメモリ集積
回路を用いる場合には配線基板２３を両回路２４，２５
間に挿入して、配線基板２３によって各回路２４，２５
の同種端子同士を接続し、信号の衝突を防ぐ必要があ
る。このため、装置が複雑かつ大型化する。
【０００７】本発明は上記課題を解決するために成され
たものであり、信号衝突を防ぐための配線基板を必要と
せずに、同種のメモリ集積回路同士を接続した場合に信
号衝突がなく、２倍のメモリ容量をもつメモリ装置を提
供することを目的とする。
たものであり、信号衝突を防ぐための配線基板を必要と
せずに、同種のメモリ集積回路同士を接続した場合に信
号衝突がなく、２倍のメモリ容量をもつメモリ装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、この発明に係るメモリ装置は、同じ端子配置を有す
る同種のメモリ集積回路を相対してなるメモリ装置にお
いて、前記メモリ集積回路は、複数のアドレス信号端子
同士および複数のデータ入出力端子同士を各々対称位置
に配置するとともに、アドレス信号端子とデータ入出力
信号端子以外の信号端子の対称位置には、該信号端子と
同一の信号端子または内部の回路と接続しない端子を配
置するか、あるいは端子を配置しないように構成されて
いることを特徴とする。
め、この発明に係るメモリ装置は、同じ端子配置を有す
る同種のメモリ集積回路を相対してなるメモリ装置にお
いて、前記メモリ集積回路は、複数のアドレス信号端子
同士および複数のデータ入出力端子同士を各々対称位置
に配置するとともに、アドレス信号端子とデータ入出力
信号端子以外の信号端子の対称位置には、該信号端子と
同一の信号端子または内部の回路と接続しない端子を配
置するか、あるいは端子を配置しないように構成されて
いることを特徴とする。
【０００９】この場合に、ＴＡＢ（テープ・オートメー
テッド・ボンディング）テープの両面に同種のメモリ集
積回路をそれぞれ配置してもよい。なお、リードフレー
ムの両面にメモリ集積回路をダイ側を相対させて配置
し、それぞれのメモリ集積回路の端子とリードフレーム
のインナーリード間を配線手段で接続するようにしても
よい。さらに、プリント基板の両面にメモリ集積回路を
それぞれ取り付け、メモリ集積回路と同じ信号端子配置
のリードを用いて両者を接続するようにしてもよい。
テッド・ボンディング）テープの両面に同種のメモリ集
積回路をそれぞれ配置してもよい。なお、リードフレー
ムの両面にメモリ集積回路をダイ側を相対させて配置
し、それぞれのメモリ集積回路の端子とリードフレーム
のインナーリード間を配線手段で接続するようにしても
よい。さらに、プリント基板の両面にメモリ集積回路を
それぞれ取り付け、メモリ集積回路と同じ信号端子配置
のリードを用いて両者を接続するようにしてもよい。
【００１０】
【作用】本発明のメモリ装置においては、同種のメモリ
集積回路一組を対向させて接続する際に、このメモリ集
積回路内でアドレス信号端子の対称位置には対向するメ
モリ集積回路のアドレス信号端子が、データ入出力（Ｉ
／Ｏ）信号端子の対称位置には対向するメモリ集積回路
のＩ／Ｏ信号端子が、それぞれ配置される。さらに、そ
れぞれのメモリ集積回路において対称位置に配置するア
ドレス信号端子やＩ／Ｏ信号端子が無い場合や、チップ
イネーブル（ＣＥ）信号端子やリードライト（Ｒ／Ｗ）
信号端子などの他の信号端子の場合には、対向するメモ
リ集積回路の内部の回路と接続していない端子（以下、
ＮＣ端子と略記）あるいは同一信号の端子が対称位置に
配置されるか又は対称位置に端子が無い。
集積回路一組を対向させて接続する際に、このメモリ集
積回路内でアドレス信号端子の対称位置には対向するメ
モリ集積回路のアドレス信号端子が、データ入出力（Ｉ
／Ｏ）信号端子の対称位置には対向するメモリ集積回路
のＩ／Ｏ信号端子が、それぞれ配置される。さらに、そ
れぞれのメモリ集積回路において対称位置に配置するア
ドレス信号端子やＩ／Ｏ信号端子が無い場合や、チップ
イネーブル（ＣＥ）信号端子やリードライト（Ｒ／Ｗ）
信号端子などの他の信号端子の場合には、対向するメモ
リ集積回路の内部の回路と接続していない端子（以下、
ＮＣ端子と略記）あるいは同一信号の端子が対称位置に
配置されるか又は対称位置に端子が無い。
【００１１】一組のメモリ集積回路を上記のように接続
すると、端子配列が鏡対称ではないまったく同種のメモ
リ集積回路を用いた場合であっても、各アドレス信号端
子においてはアドレス信号同士がそれぞれ通過するの
で、異種信号が相互に衝突しなくなる。また、各Ｉ／Ｏ
信号端子においてはＣＥ端子によって一方のメモリ集積
回路のみをアクティブとすることでＩ／Ｏ信号同士の衝
突を回避することができる。さらに、対向するメモリ集
積回路の端子がＮＣ端子や同種端子である場合には、信
号はＮＣ端子により止まるか、他方の同種端子に入るの
で、信号の衝突が生じない。
すると、端子配列が鏡対称ではないまったく同種のメモ
リ集積回路を用いた場合であっても、各アドレス信号端
子においてはアドレス信号同士がそれぞれ通過するの
で、異種信号が相互に衝突しなくなる。また、各Ｉ／Ｏ
信号端子においてはＣＥ端子によって一方のメモリ集積
回路のみをアクティブとすることでＩ／Ｏ信号同士の衝
突を回避することができる。さらに、対向するメモリ集
積回路の端子がＮＣ端子や同種端子である場合には、信
号はＮＣ端子により止まるか、他方の同種端子に入るの
で、信号の衝突が生じない。
【００１２】さらに、メモリ集積回路をプリント回路基
板の表裏面に配置した場合には、メモリ集積回路間の接
続を、回路基板のパッドに接続されたスルーホールのみ
を利用して行なうことができる。
板の表裏面に配置した場合には、メモリ集積回路間の接
続を、回路基板のパッドに接続されたスルーホールのみ
を利用して行なうことができる。
【００１３】
【実施例】以下、添付の図面を参照しながら本発明の実
施例について説明する。図１には本発明の一実施例であ
るメモリ集積回路５１を示す。このメモリ集積回路５１
では、Ａ０からＡ１３までの合計１４個のアドレス信号
端子５２と、Ｉ／Ｏ１からＩ／Ｏ８までの合計８個のＩ
／Ｏ信号端子５３を、それぞれアドレス信号同士とＩ／
Ｏ信号同士が対称位置になるように配置した。
施例について説明する。図１には本発明の一実施例であ
るメモリ集積回路５１を示す。このメモリ集積回路５１
では、Ａ０からＡ１３までの合計１４個のアドレス信号
端子５２と、Ｉ／Ｏ１からＩ／Ｏ８までの合計８個のＩ
／Ｏ信号端子５３を、それぞれアドレス信号同士とＩ／
Ｏ信号同士が対称位置になるように配置した。
【００１４】さらに、Ａ１４アドレス信号端子５４に
は、その対称位置にアドレス信号端子が配置されないの
で、ＮＣ端子５５を配置した。また、チップイネーブル
信号（以下、ＣＥ信号と略記）端子５６、リードライト
信号（以下、Ｒ／Ｗ信号と略記）端子５７、アウトプッ
トイネーブル信号（以下、ＯＥ信号と略記）端子５８、
電源（以下、ＶＤＤと略記）端子５９、グラウンド（以
下、ＧＮＤと略記）端子６０の対称位置にも、それぞれ
ＮＣ端子５５を配置した。
は、その対称位置にアドレス信号端子が配置されないの
で、ＮＣ端子５５を配置した。また、チップイネーブル
信号（以下、ＣＥ信号と略記）端子５６、リードライト
信号（以下、Ｒ／Ｗ信号と略記）端子５７、アウトプッ
トイネーブル信号（以下、ＯＥ信号と略記）端子５８、
電源（以下、ＶＤＤと略記）端子５９、グラウンド（以
下、ＧＮＤと略記）端子６０の対称位置にも、それぞれ
ＮＣ端子５５を配置した。
【００１５】次に、図２及び図３，図４を参照しながら
上記の端子配列をもつ２個のメモリ集積回路５１を相対
して接続したメモリ装置について説明する。図２に示す
ように、Ａ０からＡ１３までのアドレス信号端子５２は
同種の信号端子同士でそれぞれ接続され、Ｉ／Ｏ１から
Ｉ／Ｏ８までのＩ／Ｏ信号端子５３は同種の信号端子同
士でそれぞれ接続されている。また、Ａ１４アドレス信
号端子５４、ＣＥ信号端子５６、Ｒ／Ｗ信号端子５７、
ＯＥ信号端子５８、ＶＤＤ端子５９、ＧＮＤ端子６０の
各端子は、それぞれ対称位置にあるＮＣ端子５５とそれ
ぞれ接続されている。
上記の端子配列をもつ２個のメモリ集積回路５１を相対
して接続したメモリ装置について説明する。図２に示す
ように、Ａ０からＡ１３までのアドレス信号端子５２は
同種の信号端子同士でそれぞれ接続され、Ｉ／Ｏ１から
Ｉ／Ｏ８までのＩ／Ｏ信号端子５３は同種の信号端子同
士でそれぞれ接続されている。また、Ａ１４アドレス信
号端子５４、ＣＥ信号端子５６、Ｒ／Ｗ信号端子５７、
ＯＥ信号端子５８、ＶＤＤ端子５９、ＧＮＤ端子６０の
各端子は、それぞれ対称位置にあるＮＣ端子５５とそれ
ぞれ接続されている。
【００１６】このような回路では、アドレスの番号が異
なるアドレス信号端子同士を接続するため、アドレス信
号によって選択されるメモリ集積回路５１のアドレスは
メモリ集積回路により異なる。しかし、１種類のアドレ
ス信号により選択されるアドレスはメモリ集積回路ごと
に一義的に決まるため、同じアドレス番号の端子同士を
接続した場合と等しい機能を有する。
なるアドレス信号端子同士を接続するため、アドレス信
号によって選択されるメモリ集積回路５１のアドレスは
メモリ集積回路により異なる。しかし、１種類のアドレ
ス信号により選択されるアドレスはメモリ集積回路ごと
に一義的に決まるため、同じアドレス番号の端子同士を
接続した場合と等しい機能を有する。
【００１７】また、Ｉ／Ｏ信号端子５３においても、ビ
ット順位が異なるＩ／Ｏ信号端子５３同士を接続するた
め、データビットの順序がメモリ集積回路５１により異
なる。しかし、記録したビットの順序と読み出すビット
の順序が変わらないため、データビットの順位が同一で
あるＩ／Ｏ信号端子同士を接続した場合と変わらない機
能を有している。
ット順位が異なるＩ／Ｏ信号端子５３同士を接続するた
め、データビットの順序がメモリ集積回路５１により異
なる。しかし、記録したビットの順序と読み出すビット
の順序が変わらないため、データビットの順位が同一で
あるＩ／Ｏ信号端子同士を接続した場合と変わらない機
能を有している。
【００１８】ところで、２個のメモリ集積回路５１へ同
時にデータを書き込む（またはデータを読み出す）と、
Ｉ／Ｏ信号端子５３で信号衝突が起こる。しかし、デー
タバス方式等を用いて複数のメモリ集積回路を接続する
ことにより成るメモリ装置において、一般的には複数の
メモリ集積回路に同時にデータを書き込むことは無く、
１個のメモリ集積回路をＣＥ信号５６により選択し、そ
のメモリ集積回路に対してデータを書き込む。そのた
め、図２の回路においてもデータを書き込む（またはデ
ータを読み出す）メモリ集積回路５１をどちらか１個と
すれば、Ｉ／Ｏ信号端子５３で信号が衝突することはな
い。
時にデータを書き込む（またはデータを読み出す）と、
Ｉ／Ｏ信号端子５３で信号衝突が起こる。しかし、デー
タバス方式等を用いて複数のメモリ集積回路を接続する
ことにより成るメモリ装置において、一般的には複数の
メモリ集積回路に同時にデータを書き込むことは無く、
１個のメモリ集積回路をＣＥ信号５６により選択し、そ
のメモリ集積回路に対してデータを書き込む。そのた
め、図２の回路においてもデータを書き込む（またはデ
ータを読み出す）メモリ集積回路５１をどちらか１個と
すれば、Ｉ／Ｏ信号端子５３で信号が衝突することはな
い。
【００１９】このように第１実施例のメモリ集積回路５
１では、アドレス信号端子５２とＩ／Ｏ信号端子５３は
それぞれアドレス信号同士とＩ／Ｏ信号同士が対称位置
になるように配置し、Ａ１４アドレス信号端子５４とＣ
Ｅ信号端子５６、Ｒ／Ｗ信号端子５７、ＯＥ信号端子５
８、ＶＤＤ端子５９、ＧＮＤ端子６０の対称位置にも、
それぞれＮＣ端子５５を配置しているので、２個のメモ
リ集積回路５１を端子側を相対させて配置し接続した場
合でも信号衝突を生じない。
１では、アドレス信号端子５２とＩ／Ｏ信号端子５３は
それぞれアドレス信号同士とＩ／Ｏ信号同士が対称位置
になるように配置し、Ａ１４アドレス信号端子５４とＣ
Ｅ信号端子５６、Ｒ／Ｗ信号端子５７、ＯＥ信号端子５
８、ＶＤＤ端子５９、ＧＮＤ端子６０の対称位置にも、
それぞれＮＣ端子５５を配置しているので、２個のメモ
リ集積回路５１を端子側を相対させて配置し接続した場
合でも信号衝突を生じない。
【００２０】ところで、図１に示す装置の端子配列とは
異なる配列、例えば信号端子の対称位置にすべてＮＣ端
子を配列する場合も考えられる。このような端子配列を
採用しても、同一端子配置のメモリ集積回路同士を接続
した際に信号衝突が発生しなくなる。しかしながら、こ
のような端子配列を採用すると、メモリ集積回路の端子
数が信号端子数の２倍に増加するため、メモリ装置が大
型化するという不都合がある。これに対して、本実施例
の装置のようにメモリ集積回路の端子の大半を占めてい
るアドレス信号端子とＩ／Ｏ信号端子を同じ信号端子同
士で対称的な位置に配置して信号衝突を防ぐと、メモリ
集積回路の端子数が大幅に増加することがなく、メモリ
装置が小型でコンパクトである。
異なる配列、例えば信号端子の対称位置にすべてＮＣ端
子を配列する場合も考えられる。このような端子配列を
採用しても、同一端子配置のメモリ集積回路同士を接続
した際に信号衝突が発生しなくなる。しかしながら、こ
のような端子配列を採用すると、メモリ集積回路の端子
数が信号端子数の２倍に増加するため、メモリ装置が大
型化するという不都合がある。これに対して、本実施例
の装置のようにメモリ集積回路の端子の大半を占めてい
るアドレス信号端子とＩ／Ｏ信号端子を同じ信号端子同
士で対称的な位置に配置して信号衝突を防ぐと、メモリ
集積回路の端子数が大幅に増加することがなく、メモリ
装置が小型でコンパクトである。
【００２１】なお、メモリ集積回路は図１に示す端子配
列のみに限定されるものではなく、同じ端子配置のメモ
リ集積回路同士を相対させて接続しても信号の衝突が発
生しない端子配置であり、かつアドレス信号同士とＩ／
Ｏ信号同士の端子を対称的な位置に配置することが可能
であれば種々の端子配列を採用することができる。
列のみに限定されるものではなく、同じ端子配置のメモ
リ集積回路同士を相対させて接続しても信号の衝突が発
生しない端子配置であり、かつアドレス信号同士とＩ／
Ｏ信号同士の端子を対称的な位置に配置することが可能
であれば種々の端子配列を採用することができる。
【００２２】さらに、ＶＤＤやＧＮＤなどの端子を複数
設けることで電源が安定化するなど端子を複数設けたほ
うが特性が向上する場合には、これらの端子の対称的な
位置にＮＣ端子の代わりとして同一信号端子を設けるこ
とが望ましい。
設けることで電源が安定化するなど端子を複数設けたほ
うが特性が向上する場合には、これらの端子の対称的な
位置にＮＣ端子の代わりとして同一信号端子を設けるこ
とが望ましい。
【００２３】また、図１に示す装置ではアドレス信号端
子を１５個、Ｉ／Ｏ信号端子を８個備えるメモリ集積回
路の例を示したが、アドレス信号端子やＩ／Ｏ信号端子
の個数が異なるメモリ集積回路であっても同様な効果を
得ることができる。
子を１５個、Ｉ／Ｏ信号端子を８個備えるメモリ集積回
路の例を示したが、アドレス信号端子やＩ／Ｏ信号端子
の個数が異なるメモリ集積回路であっても同様な効果を
得ることができる。
【００２４】なお、図３に示すように、上記端子配列の
メモリ集積回路５１を、テープ・オートメーテッド・ボ
ンディング（以下、ＴＡＢと略記）テープ７１の表裏面
にそれぞれ配置し、メモリ装置７５のメモリ容量を２倍
にしてもよい。このようなメモリ装置７５では、メモリ
集積回路５１をＴＡＢテープ７１の表面裏面のそれぞれ
に端子５２〜６０側が相対するように配置し、２個のメ
モリ集積回路５１の相対する端子５２〜６０同士をバン
プ７２とＴＡＢテープ７１のインナーリード７３とを介
してそれぞれ接続している。そして、これらを封止樹脂
７４にてモールドし、一つのパッケージとしている。
メモリ集積回路５１を、テープ・オートメーテッド・ボ
ンディング（以下、ＴＡＢと略記）テープ７１の表裏面
にそれぞれ配置し、メモリ装置７５のメモリ容量を２倍
にしてもよい。このようなメモリ装置７５では、メモリ
集積回路５１をＴＡＢテープ７１の表面裏面のそれぞれ
に端子５２〜６０側が相対するように配置し、２個のメ
モリ集積回路５１の相対する端子５２〜６０同士をバン
プ７２とＴＡＢテープ７１のインナーリード７３とを介
してそれぞれ接続している。そして、これらを封止樹脂
７４にてモールドし、一つのパッケージとしている。
【００２５】このようなメモリ装置７５によれば、図１
に示す回路で代表される典型的な端子配置のメモリ集積
回路５１を用いる場合に、図２で示した電気回路図と同
じ配線となり、２個のメモリ集積回路５１の相互間で信
号衝突を起こさなくなる。したがって、本実施例では２
個の同じ端子配置のメモリ集積回路５１を、従来の回路
基板を挿入することなく、一つのパッケージ内に実装し
たメモリ装置７５を提供することができる。
に示す回路で代表される典型的な端子配置のメモリ集積
回路５１を用いる場合に、図２で示した電気回路図と同
じ配線となり、２個のメモリ集積回路５１の相互間で信
号衝突を起こさなくなる。したがって、本実施例では２
個の同じ端子配置のメモリ集積回路５１を、従来の回路
基板を挿入することなく、一つのパッケージ内に実装し
たメモリ装置７５を提供することができる。
【００２６】図４に示すように、図１に代表される端子
配列のメモリ集積回路５１を一つのパッケージ内に２個
実装し、メモリ装置８６のメモリ容量を２倍にしてもよ
い。このようなメモリ装置８６では、２個のメモリ集積
回路５１をリードフレーム８１のアイランド８２表裏面
にそれぞれダイボンドし、各メモリ集積回路５１の端子
５２〜６０とリードフレーム８１のインナーリード８３
とを接続手段（例えば、ボンディングワイヤ）８４で接
続した後に、これらを封止樹脂８５でモールドする。
配列のメモリ集積回路５１を一つのパッケージ内に２個
実装し、メモリ装置８６のメモリ容量を２倍にしてもよ
い。このようなメモリ装置８６では、２個のメモリ集積
回路５１をリードフレーム８１のアイランド８２表裏面
にそれぞれダイボンドし、各メモリ集積回路５１の端子
５２〜６０とリードフレーム８１のインナーリード８３
とを接続手段（例えば、ボンディングワイヤ）８４で接
続した後に、これらを封止樹脂８５でモールドする。
【００２７】このようなメモリ装置８６においても、図
１に代表される端子配列のメモリ集積回路５１を使用す
ることで図２で示した電気回路図と同じ配線となり、回
路基板を必要とせずに、同じ端子配列のメモリ集積回路
２個を一つのパッケージ内に実装することができる。
１に代表される端子配列のメモリ集積回路５１を使用す
ることで図２で示した電気回路図と同じ配線となり、回
路基板を必要とせずに、同じ端子配列のメモリ集積回路
２個を一つのパッケージ内に実装することができる。
【００２８】なお、図３に示すメモリ装置７５のように
メモリ集積回路５１とインナーリード７３との接続にバ
ンプ７２を用いる場合には、端子５２〜６０とインナー
リード７３とを接続する際の接続圧力がすべての端子と
インナーリードに加わるように、ＮＣ端子５５上にもバ
ンプ７２を設けることが望ましい。しかしながら、図４
に示すメモリ装置８６のように両者の接続にボンディン
グワイヤ８４を用いる場合には、内部の回路と接続して
いないＮＣ端子５５は、ボンディングワイヤー８４でイ
ンナーリード８３と接続する必要はないことから、メモ
リ集積回路５１にＮＣ端子５５を設けなくともよい。
メモリ集積回路５１とインナーリード７３との接続にバ
ンプ７２を用いる場合には、端子５２〜６０とインナー
リード７３とを接続する際の接続圧力がすべての端子と
インナーリードに加わるように、ＮＣ端子５５上にもバ
ンプ７２を設けることが望ましい。しかしながら、図４
に示すメモリ装置８６のように両者の接続にボンディン
グワイヤ８４を用いる場合には、内部の回路と接続して
いないＮＣ端子５５は、ボンディングワイヤー８４でイ
ンナーリード８３と接続する必要はないことから、メモ
リ集積回路５１にＮＣ端子５５を設けなくともよい。
【００２９】図５に示すように、第２実施例のメモリ集
積回路９２は上記第１実施例のメモリ集積回路５１と同
じ信号端子配列の多数のリード９１を備えている。図６
に示すように、このようなメモリ集積回路９２を回路基
板９３の表裏面にそれぞれ実装することができる。回路
基板９３の表裏面の同じ位置にあるリード９１同士を接
続した場合に、図２に示す電気回路図と同じ配線を構成
することができる。このため、回路基板９３の表裏面に
あるメモリ装置９２を相互に接続する場合は、リード９
１と接続するパッド９４間をスルーホール９５で配線す
るだけでよい。これにより回路基板９３の配線設計が容
易になるので、回路設計時間を短縮することができると
ともに、メモリ集積回路９２の実装密度を向上させるこ
とができる。
積回路９２は上記第１実施例のメモリ集積回路５１と同
じ信号端子配列の多数のリード９１を備えている。図６
に示すように、このようなメモリ集積回路９２を回路基
板９３の表裏面にそれぞれ実装することができる。回路
基板９３の表裏面の同じ位置にあるリード９１同士を接
続した場合に、図２に示す電気回路図と同じ配線を構成
することができる。このため、回路基板９３の表裏面に
あるメモリ装置９２を相互に接続する場合は、リード９
１と接続するパッド９４間をスルーホール９５で配線す
るだけでよい。これにより回路基板９３の配線設計が容
易になるので、回路設計時間を短縮することができると
ともに、メモリ集積回路９２の実装密度を向上させるこ
とができる。
【００３０】
【発明の効果】以上のように本発明のメモリ装置に用い
るメモリ集積回路では、アドレス信号端子５２とＩ／Ｏ
信号端子５３はそれぞれアドレス信号同士とＩ／Ｏ信号
同士が対称位置になるように配置し、Ａ１４アドレス信
号端子５４とＣＥ信号端子５６、Ｒ／Ｗ信号端子５７、
ＯＥ信号端子５８、ＶＤＤ端子５９、ＧＮＤ端子６０の
対称位置にも、それぞれＮＣ端子５５を配置したため、
２個のメモリ集積回路５１を端子側を相対させて配置
し、これらを相互に接続した場合であっても信号衝突を
起こさない。
るメモリ集積回路では、アドレス信号端子５２とＩ／Ｏ
信号端子５３はそれぞれアドレス信号同士とＩ／Ｏ信号
同士が対称位置になるように配置し、Ａ１４アドレス信
号端子５４とＣＥ信号端子５６、Ｒ／Ｗ信号端子５７、
ＯＥ信号端子５８、ＶＤＤ端子５９、ＧＮＤ端子６０の
対称位置にも、それぞれＮＣ端子５５を配置したため、
２個のメモリ集積回路５１を端子側を相対させて配置
し、これらを相互に接続した場合であっても信号衝突を
起こさない。
【００３１】このため、同一端子配列の２個のメモリ集
積回路を一つのパッケージ内に実装してメモリ装置の容
量を２倍にする場合に、信号衝突を防ぐために専用の特
殊な回路基板が不要になり、装置が小型化する。
積回路を一つのパッケージ内に実装してメモリ装置の容
量を２倍にする場合に、信号衝突を防ぐために専用の特
殊な回路基板が不要になり、装置が小型化する。
【００３２】また、別のメモリ装置によれば、メモリ集
積回路の信号端子配置と同じ信号配置のリードを備えて
いるため、回路基板の表裏面にメモリ装置を配置した場
合にメモリ装置相互間をスルーホールのみで接続するこ
とができる。このため、回路基板の配線設計が容易にな
り、設計時間の短縮化することができ、メモリ装置の実
装密度をさらに向上させることができる。
積回路の信号端子配置と同じ信号配置のリードを備えて
いるため、回路基板の表裏面にメモリ装置を配置した場
合にメモリ装置相互間をスルーホールのみで接続するこ
とができる。このため、回路基板の配線設計が容易にな
り、設計時間の短縮化することができ、メモリ装置の実
装密度をさらに向上させることができる。
【図１】本発明の第１実施例に係るメモリ装置に用いら
れるメモリ集積回路を示す平面図。
れるメモリ集積回路を示す平面図。
【図２】第１実施例のメモリ装置を示す回路図。
【図３】メモリ装置を示す縦断面図。
【図４】メモリ装置を示す縦断面図。
【図５】第２実施例のメモリ装置に用いられるメモリ集
積回路を示す平面図。
積回路を示す平面図。
【図６】第２実施例のメモリ装置を示す縦断面図。
【図７】従来のメモリ装置を示す縦断面図。
【図８】従来のメモリ装置を示す縦断面図。
１，２…メモリ集積回路、３…リードフレーム、４…ア
イランド、５，６…端子、７…インナーリード、８…ボ
ンディングワイヤ、９…封止樹脂、１０…パッケージ、
２１…リードフレーム、２２…配線パターン、２３…配
線基板、２４，２５…メモリ集積回路、２６…端子、２
７…封止樹脂、２８…パッケージ、５１…メモリ集積回
路、５２…アドレス信号端子、５３…データ入出力信号
（Ｉ／Ｏ信号）端子、５４…アドレス信号端子、５５…
内部の回路と接続していない（ＮＣ）端子、５６…チッ
プイネーブル信号（ＣＥ信号）端子、５７…リードライ
ト信号（Ｒ／Ｗ信号）端子、５８…アウトプットイネー
ブル信号（ＯＥ信号）端子、５９…電源（ＶＤＤ）端
子、６０…グラウンド（ＧＮＤ）端子、７１…テープ・
オートメーテッド・ボンディング（ＴＡＢ）テープ、７
２…バンプ、７３…インナーリード、７４…封止樹脂、
７５…メモリ装置、８１…リードフレーム、８２…アイ
ランド、８３…インナーリード、８４…接続手段（例え
ば、ボンディングワイヤ）、８５…封止樹脂、８６…メ
モリ装置、９１…リード、９２…メモリ装置、９３…回
路基板、９４…パッド、９５…スルーホール
イランド、５，６…端子、７…インナーリード、８…ボ
ンディングワイヤ、９…封止樹脂、１０…パッケージ、
２１…リードフレーム、２２…配線パターン、２３…配
線基板、２４，２５…メモリ集積回路、２６…端子、２
７…封止樹脂、２８…パッケージ、５１…メモリ集積回
路、５２…アドレス信号端子、５３…データ入出力信号
（Ｉ／Ｏ信号）端子、５４…アドレス信号端子、５５…
内部の回路と接続していない（ＮＣ）端子、５６…チッ
プイネーブル信号（ＣＥ信号）端子、５７…リードライ
ト信号（Ｒ／Ｗ信号）端子、５８…アウトプットイネー
ブル信号（ＯＥ信号）端子、５９…電源（ＶＤＤ）端
子、６０…グラウンド（ＧＮＤ）端子、７１…テープ・
オートメーテッド・ボンディング（ＴＡＢ）テープ、７
２…バンプ、７３…インナーリード、７４…封止樹脂、
７５…メモリ装置、８１…リードフレーム、８２…アイ
ランド、８３…インナーリード、８４…接続手段（例え
ば、ボンディングワイヤ）、８５…封止樹脂、８６…メ
モリ装置、９１…リード、９２…メモリ装置、９３…回
路基板、９４…パッド、９５…スルーホール
Claims (1)
- 【請求項１】 同じ端子配置を有する同種のメモリ集積
回路を相対してなるメモリ装置において、前記メモリ集
積回路は、複数のアドレス信号端子同士および複数のデ
ータ入出力端子同士を各々対称位置に配置するととも
に、アドレス信号端子とデータ入出力信号端子以外の信
号端子の対称位置には、該信号端子と同一の信号端子ま
たは内部の回路と接続しない端子を配置するか、あるい
は端子を配置しないように構成されていることを特徴と
するメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228394A JPH0786526A (ja) | 1993-09-14 | 1993-09-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228394A JPH0786526A (ja) | 1993-09-14 | 1993-09-14 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786526A true JPH0786526A (ja) | 1995-03-31 |
Family
ID=16875787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228394A Pending JPH0786526A (ja) | 1993-09-14 | 1993-09-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786526A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383845B2 (en) | 1997-09-29 | 2002-05-07 | Hitachi, Ltd. | Stacked semiconductor device including improved lead frame arrangement |
| JP2003051545A (ja) * | 2001-08-03 | 2003-02-21 | Mitsubishi Electric Corp | 半導体メモリチップとそれを用いた半導体メモリ装置 |
| JP2003059262A (ja) * | 2001-08-20 | 2003-02-28 | Elpida Memory Inc | 半導体装置 |
| US6885092B1 (en) | 1997-09-29 | 2005-04-26 | Hitachi, Ltd. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| KR100677825B1 (ko) * | 2005-07-06 | 2007-02-02 | (주)시스앤텍 | 적층형 플래쉬 메모리 칩 및 그 제조방법 |
| US7177171B2 (en) | 2004-02-26 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device |
| JP2007520851A (ja) * | 2004-02-05 | 2007-07-26 | マイクロン テクノロジー，インコーポレイテッド | メモリモジュール用の動的コマンドおよび／またはアドレスミラーリングシステムおよび方法 |
| KR100791003B1 (ko) * | 2006-11-21 | 2008-01-03 | 삼성전자주식회사 | 반도체 메모리 모듈 및 반도체 메모리 모듈에서의 터미널배치 방법 |
| US7450308B2 (en) | 2004-04-27 | 2008-11-11 | Panasonic Corporation | Beam shaping lens, lens part, mounting plate, optical head, optical information recording and reproducing apparatus, computer, image recording and reproducing apparatus, image reproducing apparatus, server and car navigation system |
| US9355976B2 (en) | 2012-11-21 | 2016-05-31 | Samsung Electronics Co., Ltd. | Semiconductor memory chips and stack-type semiconductor packages including the same |
-
1993
- 1993-09-14 JP JP5228394A patent/JPH0786526A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555918B2 (en) | 1997-09-29 | 2003-04-29 | Hitachi, Ltd. | Stacked semiconductor device including improved lead frame arrangement |
| US6885092B1 (en) | 1997-09-29 | 2005-04-26 | Hitachi, Ltd. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| US7012321B2 (en) | 1997-09-29 | 2006-03-14 | Hitachi, Ltd. | Stacked semiconductor device including improved lead frame arrangement |
| US7122883B2 (en) | 1997-09-29 | 2006-10-17 | Hitachi, Ltd. | Stacked semiconductor device including improved lead frame arrangement |
| US6383845B2 (en) | 1997-09-29 | 2002-05-07 | Hitachi, Ltd. | Stacked semiconductor device including improved lead frame arrangement |
| US7227251B2 (en) | 1997-09-29 | 2007-06-05 | Elpida Memory, Inc. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| JP2003051545A (ja) * | 2001-08-03 | 2003-02-21 | Mitsubishi Electric Corp | 半導体メモリチップとそれを用いた半導体メモリ装置 |
| JP2003059262A (ja) * | 2001-08-20 | 2003-02-28 | Elpida Memory Inc | 半導体装置 |
| US7253457B2 (en) | 2001-08-20 | 2007-08-07 | Elpida Memory, Inc. | Semiconductor device with external terminals arranged symmetrically with respect to a normal external terminal arrangement |
| JP2007520851A (ja) * | 2004-02-05 | 2007-07-26 | マイクロン テクノロジー，インコーポレイテッド | メモリモジュール用の動的コマンドおよび／またはアドレスミラーリングシステムおよび方法 |
| US7177171B2 (en) | 2004-02-26 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device |
| US7355877B2 (en) | 2004-02-26 | 2008-04-08 | Renesas Technology Corp. | Semiconductor device |
| US7450308B2 (en) | 2004-04-27 | 2008-11-11 | Panasonic Corporation | Beam shaping lens, lens part, mounting plate, optical head, optical information recording and reproducing apparatus, computer, image recording and reproducing apparatus, image reproducing apparatus, server and car navigation system |
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| US9355976B2 (en) | 2012-11-21 | 2016-05-31 | Samsung Electronics Co., Ltd. | Semiconductor memory chips and stack-type semiconductor packages including the same |
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