JPH0273662A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0273662A JPH0273662A JP22557588A JP22557588A JPH0273662A JP H0273662 A JPH0273662 A JP H0273662A JP 22557588 A JP22557588 A JP 22557588A JP 22557588 A JP22557588 A JP 22557588A JP H0273662 A JPH0273662 A JP H0273662A
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- Japan
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- chip
- chips
- lead
- semiconductor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パッケージ内に複数個の半導体チップを収
容した半導体装置に関するものである。
容した半導体装置に関するものである。
第４図は従来の半導体装置の構成を示す部分断面斜視図
である。図において、１はプラスチックモールドタイプ
のパッケージ、２はこのパッケージ１に収容された半導
体チップであるＲＡＭチップ、３はこのＲＡＭチップ２
とボンディングワイヤ４により電気的に接続されたリー
ドフレームである。
である。図において、１はプラスチックモールドタイプ
のパッケージ、２はこのパッケージ１に収容された半導
体チップであるＲＡＭチップ、３はこのＲＡＭチップ２
とボンディングワイヤ４により電気的に接続されたリー
ドフレームである。
また、第５図は上記構成の半導体装置を複数個基板上に
実装した状態を示す断面図であり、図中、５はプリント
配線パターンが形成された基板、６は各半導体装置を接
続する接続配線である。
実装した状態を示す断面図であり、図中、５はプリント
配線パターンが形成された基板、６は各半導体装置を接
続する接続配線である。
上記第４図に示した半導体装置は、パッケージ１内に１
個のＲＡＭチップ２しか収容されていない。このため、
大きなメモリ容量が必要な場合には、第５図に示したよ
うに基板５上に複数個実装し、各半導体装置間を配線６
で接続して使用することになる。
個のＲＡＭチップ２しか収容されていない。このため、
大きなメモリ容量が必要な場合には、第５図に示したよ
うに基板５上に複数個実装し、各半導体装置間を配線６
で接続して使用することになる。
従来の半導体装置は以上のように構成されているので、
半導体チップの数量が増えると、それに応じて装置数が
多くなると共に、基板への実装スペースが大きくなると
いう問題点があり、また各装置間の接続配線が長くなり
、情報伝達速度の遅延が大きいという問題点があった。
半導体チップの数量が増えると、それに応じて装置数が
多くなると共に、基板への実装スペースが大きくなると
いう問題点があり、また各装置間の接続配線が長くなり
、情報伝達速度の遅延が大きいという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、半導体チップの数量が増えても基板への実
装スペースを小さくすることができ、情報伝達速度の遅
れを小さくした半導体装置を得ることを目的としている
。
れたもので、半導体チップの数量が増えても基板への実
装スペースを小さくすることができ、情報伝達速度の遅
れを小さくした半導体装置を得ることを目的としている
。
この発明に係る半導体装置は、複数個の半導体チップに
各々のリードを接合させると共に、これらの複数個の半
導体チップを階層状に積層させ、前記リードにより各半
導体チップを電気的に接続させ、これらをパッケージ内
に収容したものである。
各々のリードを接合させると共に、これらの複数個の半
導体チップを階層状に積層させ、前記リードにより各半
導体チップを電気的に接続させ、これらをパッケージ内
に収容したものである。
この発明の半導体装置においては、一つのパッケージ内
に各々のリードを接合した複数個の半導体チップが階層
状に収容されているので、半導体チップの数量が増えて
も基板に対する実装スペースが小さくなる。
に各々のリードを接合した複数個の半導体チップが階層
状に収容されているので、半導体チップの数量が増えて
も基板に対する実装スペースが小さくなる。
第１図はこの発明の一実施例による半導体装置の構成を
示す部分断面斜視図であり、第４図と同一符号は同一構
成部分を示している。図において、１はパッケージ、２
はこのパッケージ１に収容された複数個のＲＡＭチップ
（半導体チップ）で、各ＲＡＭチップ２は階層状に積層
されている。３は外部接続用のリードフレーム、７は各
ＲＡＭチップ２に接合されたリードで、このリード７に
より各ＲＡＭチップ２が電気的に接続され、またその剛
性により各ＲＡＭチップ２が上記のように階層状に搭載
されている。
示す部分断面斜視図であり、第４図と同一符号は同一構
成部分を示している。図において、１はパッケージ、２
はこのパッケージ１に収容された複数個のＲＡＭチップ
（半導体チップ）で、各ＲＡＭチップ２は階層状に積層
されている。３は外部接続用のリードフレーム、７は各
ＲＡＭチップ２に接合されたリードで、このリード７に
より各ＲＡＭチップ２が電気的に接続され、またその剛
性により各ＲＡＭチップ２が上記のように階層状に搭載
されている。
上記リード７は、Ｔ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄＢｏｎｄｉｎｇ）技術を用いてＲＡＭチップ２
に接合されている。このＴＡＢ方式は、フィルム状のテ
ープに複数のリードを形成してその先端に相対応する半
導体チップの電極パッドを接合するものである。そして
、このテープにボンディングされた半導体チップは、上
記リードの切断後基板へ取り付けられ、各リードと基板
とが半田付けされる。このＴＡＢ方式を用いることによ
り、複数の半導体チップを極めて小さなパッケージの中
に収容することができる。
ａｔｅｄＢｏｎｄｉｎｇ）技術を用いてＲＡＭチップ２
に接合されている。このＴＡＢ方式は、フィルム状のテ
ープに複数のリードを形成してその先端に相対応する半
導体チップの電極パッドを接合するものである。そして
、このテープにボンディングされた半導体チップは、上
記リードの切断後基板へ取り付けられ、各リードと基板
とが半田付けされる。このＴＡＢ方式を用いることによ
り、複数の半導体チップを極めて小さなパッケージの中
に収容することができる。
また、各部の接続に際して、チップセレクト信号線のみ
は、その信号をＲＡＭチップ１個につきリードフレーム
３の１リ一ド部をアサインして、パッケージ１の外部か
ら見た時には、ブロックセレクト信号のように使用でき
るようにし、それ以外のデータ、アドレス等の信号線は
、全てのＲＡＭチップ２の同−信号用のリード７を１本
のリード上に接続する。
は、その信号をＲＡＭチップ１個につきリードフレーム
３の１リ一ド部をアサインして、パッケージ１の外部か
ら見た時には、ブロックセレクト信号のように使用でき
るようにし、それ以外のデータ、アドレス等の信号線は
、全てのＲＡＭチップ２の同−信号用のリード７を１本
のリード上に接続する。
第２図は上記構成の半導体装置を基板上に複数個（図で
は２個）実装した状態を示したものであり、図中、５は
基板、６は接続配線である。
は２個）実装した状態を示したものであり、図中、５は
基板、６は接続配線である。
このように、ＴＡＢ方式を用いて一つのパッケージ１内
に複数個のＲＡＭチップ２を小さく収容しているので、
ＲＡＭチップ２の数量が多くても基板５への実装スペー
スが小さくなる。また、基板５の接続配線６の長さも短
くなり、情報伝達速度の遅れが小さくなる。
に複数個のＲＡＭチップ２を小さく収容しているので、
ＲＡＭチップ２の数量が多くても基板５への実装スペー
スが小さくなる。また、基板５の接続配線６の長さも短
くなり、情報伝達速度の遅れが小さくなる。
なお、上記実施例ではＲＡＭチップ２個を階層状に搭載
する場合を示したが、搭載するＲＡＭチップは第３図に
示すように３個以上でも良く、他の半導体チップでも良
い。
する場合を示したが、搭載するＲＡＭチップは第３図に
示すように３個以上でも良く、他の半導体チップでも良
い。
また、上記実施例ではプラスチックモールドタイプのパ
ッケージの場合を示したが、セラミックパッケージや他
のパッケージでも良く、上記実施例と同様の効果を奏す
る。
ッケージの場合を示したが、セラミックパッケージや他
のパッケージでも良く、上記実施例と同様の効果を奏す
る。
（発明の効果）
以上のように５この発明によれば、パッケージ内に複数
の半導体チップを階層状に収容するようにしたため、半
導体チップの数量が増えても基板への実装スペースを小
さくすることができ、また情報伝達速度の遅れを小さく
することができるという効果がある。
の半導体チップを階層状に収容するようにしたため、半
導体チップの数量が増えても基板への実装スペースを小
さくすることができ、また情報伝達速度の遅れを小さく
することができるという効果がある。
第１図はこの発明の一実施例による半導体装置の構成を
示す部分断面斜視図、第２図は第１図の半導体装置を複
数個基板上へ取り付けた状態を示す断面図、第３図は第
１図のパッケージ内に３個のＲＡＭチップを収容した場
合を示す断面図、第４図は従来の半導体装置の構成を示
す部分断面斜視図、第５図は第４図の半導体装置を複数
個基板上へ取り付けた状態を示す断面図である。 １・・・・・・パッケージ ２・−ＲＡ Ｍチップ（半導体チップ）３・−・−リー
ドフレーム ５・−・・・基板 ６・−・・・接続配線 ７・−・・・リード なお、図中同一符号は同一または相当・部分を示す。
示す部分断面斜視図、第２図は第１図の半導体装置を複
数個基板上へ取り付けた状態を示す断面図、第３図は第
１図のパッケージ内に３個のＲＡＭチップを収容した場
合を示す断面図、第４図は従来の半導体装置の構成を示
す部分断面斜視図、第５図は第４図の半導体装置を複数
個基板上へ取り付けた状態を示す断面図である。 １・・・・・・パッケージ ２・−ＲＡ Ｍチップ（半導体チップ）３・−・−リー
ドフレーム ５・−・・・基板 ６・−・・・接続配線 ７・−・・・リード なお、図中同一符号は同一または相当・部分を示す。
Claims (1)
- パッケージ内に半導体チップを収容した半導体装置にお
いて、複数個の半導体チップに各々のリードを接合させ
ると共に、これらの複数個の半導体チップを階層状に積
層させ、前記リードにより各半導体チップを電気的に、
接続させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22557588A JPH0273662A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22557588A JPH0273662A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273662A true JPH0273662A (ja) | 1990-03-13 |
Family
ID=16831458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22557588A Pending JPH0273662A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701031A (en) * | 1990-04-26 | 1997-12-23 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
-
1988
- 1988-09-09 JP JP22557588A patent/JPH0273662A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701031A (en) * | 1990-04-26 | 1997-12-23 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
| USRE37539E1 (en) | 1990-04-26 | 2002-02-05 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
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