JPS61112338A - 半導体装置 - Google Patents

半導体装置

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JPS61112338A
JPS61112338A JP59233206A JP23320684A JPS61112338A JP S61112338 A JPS61112338 A JP S61112338A JP 59233206 A JP59233206 A JP 59233206A JP 23320684 A JP23320684 A JP 23320684A JP S61112338 A JPS61112338 A JP S61112338A
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徹 鈴木
Kazuyoshi Sato
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置に係り、特に１種類の異なる複数
の半導体チップを塔載した塔載用半導体、　基板を有す
る半導体装置に適用して有効な技術にノ゛　関するもの
である。
［背景技術］ 高速度で外部素子又は外部装置の駆動能力が大きく、か
つ低消費電力の半導体装置を得るために、一つの半導体
チップにバイポーラ型半導体素子又は回路と相補型半導
体素子又は回路のような異なる種類の半導体素子又は回
路を複数個設けたものがある。（例えば、特願昭５８−
１４３８５９号を参照） 前記バイポーラ型半導体素子又は回路は、例えば、高速
度で外部素子又は外部装置への駆動能力の大きいものが
必要なレベル変換回路、入出力回路、論理回路等に適用
され、相補型半導体素子又は回路は、多くの電力を消費
する記憶回路等に適用される。
しかしながら、本発明者は、かかる技術を検討した結果
、下記の問題点を見い出した。
（１）一つの半導体チップ上の集積度が高くなると歩留
が低下する。
（２）一つの半導体チップ上に高集積度でバイポーラ型
半導体素子又は回路と相補型半導体素子又は回路等の異
なる種類の半導体素子又は回路を作成するには、それぞ
れの異なる製造法で作成しなければならないために、製
造工程が複雑となる。
［発明の目的］ 本発明の目的は、多種の半導体素子又は回路を含んだシ
ステムの半導体装置が容易にできる技術を提供すること
にある。
本発明の他の目的は、種類の異なる複数の半導体素子又
は回路からなる高集積度の半導体装置において、その歩
留を向上することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち１種類の異なる複数の半導体素子又は−回路か
らなる高集積度の半導体装置において、配線及び第１種
類の半導体素子又は回路を半導体チップ塔載用半導体基
板に形成し、前記配線と第２種類の半導体素子又は回路
を有する半導体チップとを突起電極で接続し、前記配線
と封止用基板に設けられた外部装置接続用リードとボン
ディングワイヤ又は突起電極で電気的に接続した構造に
することにより、多品種のシステムが容易にでき。
かつ該システムの歩留を向上したものである。　　　　
　　、＋１以下、本発明の構成について、本発明を、マ
イクロコンピュータに適用した実施例の半導体装置とと
もに説明する。
［実施例■］ 第１図は、本発明の実施例■の半導体装置の封止用キャ
ップを取り外ずし、配線を省略した平面図、第２図は、
第１図のｎ−ｕ切断線における断面図である。
なお、実施例の企図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
第１図及び第２図において、ｌは封止用（パッケージ）
ｊＪ、ｔ＆であり、アルミナで形成されている。
この封止用基板ｌには、配線（図示していない）。
ボンデ２Ｃングパソド２及び外部装置と電気的に接続す
るためのリードピン３が設けられている。４は半導体チ
ップ５を塔載するための塔載用半導体基板（マザーチッ
プ）であり、半導体チップ５と熱膨張率を等しくするた
めに、単結晶シリコンで形成されている。この塔載用半
導体系板４には。
例えば高速度で外部素子又は外部装置への駆動能力の大
きいバイポーラ型の入出力回路（又はレベル変換回路、
インタフェース回路等）６．論理回路７等が形成され°
ている。これらのバイポーラ型半導体素子又は回路とし
て、例えば非飽和形のＥＣＬ　（ｅｍｉｔ、ｅｒ　ｃｏ
ｕｐｌｅｄ　ｌｏｇｉｃ）等の回路構成が適用できる。
また、その配線領域８には配線（図示していない）が形
成され、その周辺部にはポンディングパッド９が形成さ
れている。そして、塔載用半導体基板４は、封止用基板
１の中央部に接着゛　剤で接着され、前記ポンディング
パッド２と９をボンディングワイヤ１０で電気的に接続
しである。
前記半導体チップ５は１例えば、　ＲＯＭ　（ｒｅａｄ
ｏｎｌｙ　＋ｍｅｍｏｒｙ）　、　ＲＡ　Ｍ　（ｒａｎ
ｄｏｍ　ａｃｃｅｓｓ　＋ｍｅｍｏｒｙ）等の低消費電
力の相補型記憶回路１１及び１２が形成されている。こ
の半導体チップ４は、塔載用半導体基板４に半田等のぬ
れ性の良好な突起電極１３で電気的に接続されている。
このように塔載用半導体基板４に予め高速度で外部素子
又は外部装置への駆動能力の大きいバイポーラ型の入出
力回路６．論理回路７を形成しておき、低消費電力の記
憶回路１１又は１２が設けられている半導体チップ５を
突起電極１３を介して塔載用半導体基板４に電気的に接
続することにより、多種の半導体素子又は回路のシステ
ムが容易に形成することができる。すなわち、システム
の機能を分割して、その分割された各機能の所定種類の
半導体素子又は回路をそれぞれ塔載用半導体基板４又は
半導体チップＳ上に作成しておき、それらを組み立てる
ことにより、多種の半導体素子又は回路からなる多品種
の半導体装置が容易にできる。
また、一つの半導体チップ４上に形成されているシステ
ムを機能別に分割して、各機能別の半導体素子又は回路
を有する半導体チップを作成し、これらを組合せるよう
にすることにより、ウェハを小さい半導体チップに分割
できるので、そのシステムの歩留を向上することができ
る。
また、相補型半導体チップ５はモジュール内部のみ駆動
できれば十分であり、外部素子又は外部装置への駆動能
力は塔載用半導体基板４上のバイポーラ型半導体素子又
は回路でかせげるため、標準的な相補型半導体チップ５
を用いても、高速度で外部素子又は外部装置への駆動能
力の大きいものが実現できる。
また、例えば、消費電力の大きい記憶口！３１１及び１
２に、低消費電力の相補型半導体？Ｆ３７−又回路が使
用できるので、低消費電力の半導体装置が得られる。
また、前記塔載用半導体基［４を規格化すれば。
コストパーフオマンスが向上できる。
［実施例■］ 第３図は、本発明の実施例■の半導体装置の塔載用半導
体基板と配線領域とのレイアウトを示す平面図、第４図
は、第３図のｍＶ−ＴＶ切断線における断面図である。
本実施例■は、第３図及び第４図に示すように。
前記実施例■の変形であり、塔載用半導体基板４の配線
領域８を多層配線技術の利用により、入出力回路７．レ
ベル変換回路１４等のバイポーラ型半導体回路上にまで
拡大したものである。
このように配線領域８を拡大することにより、相補型半
導体チップ５を配置できる面積が広がるので、相補型半
導体チップ５対塔載用半導体基板４の比率を向上するこ
とができる。すなわち、有効半導体素子の相補型半導体
チップ５を多く設けることができるので、外部素子又は
外部装置への駆動能力の大きい比較的低消費電力の大規
模集積回路の半導体装置が実現できる。
［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。
（１）塔載用半導体基板に予め高速度で外部素子又は外
部装置への駆動能力大きいバイポーラ型のレベル変換回
路、入出力回路、論理回路を形成しておき、低消費電力
の記憶回路が設けられている半導体チップをフリップ・
チップ方式の突起電極を介して塔載用半導体基板に電気
的に接続する構造にすることにより、多種の半導体素子
又は回路を用いた多品種のシステムが容易に形成するこ
とができる。すなわち、システムの機能を分割して各々
の機能を備えた塔載用半導体基板及び半導体チップを作
成しておき、それらをフリップ・チップ方式で組み立て
ることにより、多品種のシステムの半導体装置を容易に
得ることができる。
（２）前記（１）により、システム設計が簡単になる。
（３）システムの機能を分割して、それぞれの機能の半
導体チップを作成し、それらを組合せることにより、ウ
ェハを小さく分割することができるので、そのシステム
の歩留を向上することができる。
（４）前記（１）により、半導体チップはモジュール内
部のみ駆動できれば十分であり、外部素子又は外部装置
への駆動能力は塔載用半導体基板上のバイポーラ型半導
体素子又は回路でかせげるので、標準的な相補型半導体
チップを用いても、外部素子又は外部装置への駆動能力
の大きいものが実現できる。
（５）前記（１）により、相補型゛１へ導体素子又は回
路が使用できるので、低消費電力の゛Ｉ６導体装置が得
られる。
（６）前記（１）において、塔載用半導体基［を規格ｆ
ヒすれば、コストバーフイマンスが向上できる。
（７）塔載用基板に設けられたバイポーラ型゛Ｌ導体素
子又ま回路の上にまで配線領域を拡大することにより、
相補型半導体チップを配置できる面積が広がるので、相
補型半導体チップ対塔載用半導体基板の比ドを向上する
ことができる。（８）前記（７）により、有効″￥導１
本素子本川子型半導体チップを多く設けることができる
ので、外部素子又は外部装置への駆動能力の大きい比較
的低消費電力の大規模集積回路の半導体装置が実現でき
る。
以上９本発明を実施例にもとすき具体的に説明したが５
本発明は、前記実施例に限定さ１しることなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
例えば、前記実施例では、本発明をマイクロコンピュー
タに適用したものについて説明したが。
他のシステムにも適用できることはいうまでもなり）。
【図面の簡単な説明】
第１図は、本発明の実施例【の゛仁導体に置の封止用キ
ャップを取り外ずし、配れ）左省略し、た平面図、 第２図は、第１図のロー■切断線における断面図、 第３図は、本発明の実施例Ｈの半導体装置の塔載用基板
と配線領域とのレイアウトを示す′■憤（ｊ図、第４図
は、第３図のＩＶ　−ＩＶ切断線における断面図である
。 図中、１・・・封止用基板、２・・・ボンディングパソ
ド、３・・・リードピン、４・・・塔載用半導体基板、
５・・・半導体チップ、６・・バイポーラ型論理回路、
７・・・バイポーラ聖人出力回路、８・・・配線領域、
９・・ボンディングパノド、１０・・・ボンディンンワ
イヤ、１１．１２・・・相補型記憶回路、１３・突起電
匝、１４・・・バイポーラ型レベル変換回路である。　
　　　　　　　°゛−＋− 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図

Claims (1)

  1. 【特許請求の範囲】 １、種類の異なる複数の半導体素子又は回路からなる半
    導体装置において、配線及び第１種類の半導体素子又は
    回路を半導体チップ塔載用半導体基板に形成し、前記配
    線と第２種類の半導体素子又は回路を有する半導体チッ
    プとを突起電極で接続し、前記配線と封止用基板に設け
    られた外部装置接続用リードとをボンディングワイヤ又
    は突起電極で電気的に接続してなることを特徴とする半
    導体装置。 ２、前記第１種類の半導体素子又は回路は、バイポーラ
    型半導体素子又は回路であり、第２種類の半導体素子又
    は回路は、相補型半導体素子又は回路であることを特徴
    とする特許請求の範囲第１項記載の半導体装置。 ３、前記第１種類の半導体素子又は回路は、レベル変換
    機能、入出力機能及び論理機能のいずれか一つ又は複数
    であることを特徴とする特許請求の範囲第１項又は第２
    項記載の半導体装置。 ４、前記第２種類の半導体素子又は回路は、記憶素子で
    あることを特徴とする特許請求の範囲第１項乃至第３項
    記載のそれぞれの半導体装置。
JP59233206A 1984-11-07 1984-11-07 半導体装置 Granted JPS61112338A (ja)

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