KR19980078349A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR19980078349A
KR19980078349A KR1019970015872A KR19970015872A KR19980078349A KR 19980078349 A KR19980078349 A KR 19980078349A KR 1019970015872 A KR1019970015872 A KR 1019970015872A KR 19970015872 A KR19970015872 A KR 19970015872A KR 19980078349 A KR19980078349 A KR 19980078349A
Authority
KR
South Korea
Prior art keywords
insulating layer
semiconductor chip
inner lead
lead
bonding pad
Prior art date
Application number
KR1019970015872A
Other languages
English (en)
Other versions
KR100243376B1 (ko
Inventor
한성영
Original Assignee
이대원
삼성항공산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이대원, 삼성항공산업 주식회사 filed Critical 이대원
Priority to KR1019970015872A priority Critical patent/KR100243376B1/ko
Priority to JP05118498A priority patent/JP3699271B2/ja
Priority to CN98105595A priority patent/CN1131556C/zh
Priority to US09/065,559 priority patent/US6310389B1/en
Publication of KR19980078349A publication Critical patent/KR19980078349A/ko
Application granted granted Critical
Publication of KR100243376B1 publication Critical patent/KR100243376B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 패키지 및 그 제조방법을 개시한다. 본 발명에 따른 반도체 패키지 제조방법은 소정 패턴의 본딩패드가 형성된 반도체칩의 일면에 리드프레임의 내부리드를 절연접착하는 제1단계와, 상기 본딩패드와 내부리드를 제외한 부분에 1차 절연층 도포하는 제2단계와, 상기 본딩패드와 소정면적의 내부리드를 제외한 내부리드 및 1차 절연층의 상면에 복수의 절연층을 형성하는 제3단계와, 상기 본딩패드와 상기 소정 면적의 내부리드 및 최상의 절연막 상면에 전도성소재를 도포하는 제4단계와, 상기 절연막 상면에 도포된 전도성소재를 제거하는 제5단계를 포함하여 된 것을 특징으로 한다. 본 발명에 따른 반도체 패키지는 본딩 패드가 형성된 반도체 칩과; 상기 반도체 칩에 전기적으로 연결되는 리드프레임의 내부 리드와; 상기 내부 리드와 상기 반도체 칩을 절연접착하는 절연접착층과; 상기 반도체 칩과 내부 리드를 절연시키기 위해 상기 반도체 칩의 상면에 형성된 1차 절연층과; 상기 내부 리드와 반도체 칩을 전기적으로 연결하는 도금층; 및 상기 1차 절연층위에 형성되며 상기 도금층의 전도성 소재가 유입될 수 있는 도금홈이 형성된 2차 절연층을 포함하여 된 것을 특징으로 한다. 본 발명에 따른 반도체 패키지와 그 제조방법을 채용함으로써, 종래의 와이어 본딩 방식에 비해 초정밀도를 구현할 수 있어 그 신뢰성을 높일 수 있는 방식이다.

Description

반도체 패키지 및 그 제조방법
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 더 상세하게는 내부 리드와 반도체 칩의 연결방식이 개선된 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 기억소자인 반도체 칩을 리드 프레임에 의해 지지하여 다른 부품과의 조립 과정을 거쳐 형성되는 것으로서, 이때 리드 프레임의 내부 리드가 반도체 패키지의 내부와 외부를 연결해 주는 도선(lead)의 역할을 하게 된다.
도 1은 종래의 일반적인 반도체 채키지(10)를 나타내 보인 개략적인 단면도이다.
도면을 참조하면, 종래의 일반적인 반도체 패키지(10)는 사각기판상의 방열판 또는 패드(11)위에 기억소자인 반도체 칩(12)이 탑재되고, 상기 반도체 칩(12)의 주위 즉, 방열판(11)의 테두리부에는 내부 리드(14)가 예를 들면, 양면 절연 테이프와 같은 접착재(13)에 의해 부착되어 있다. 그리고, 상기 반도체 칩(12)과 내부 리드(14)는 와이어(15)에 의해 본딩되어 그 상부 및 하부가 몰딩재(16)에 의해 봉지되고, 상기 내부 리드(14)의 끝단이 상기 몰딩재(16)의 외부로 돌출되는 구조를 이루고 있다.
한편, 반도체 칩을 이용한 제품들 예를 들면, 무선전화기나 퍼스널 컴퓨터, 각종 통신용 장비 등과 같은 제품들이 계속 소형화 되는 추세에 발맞추어 반도체 칩의 집적도는 높아지고 그 크기는 날로 소형화 되고 있다.
이처럼 반도체 칩이 소형화됨에 따라, 상술한 종래 방법에 의해 제작된 반도체 패키지로는 그 소형 반도체 칩을 외부 회로와 연결시킬 수 없게 되는 현상이 발생하였다. 즉, 반도체 칩의 크기가 작아지게 되면, 상대적으로 이 반도체 칩의 본딩 패드와 내부 리드에 본딩될 와이어의 길이가 길어져야 하거나, 또는 와이어의 길이를 연장시키지 않도록 와이어 본딩될 내부 리드가 반도체 칩측으로 진입되어야 한다.
그런데, 상기 전자의 경우와 같이 와이어의 길이가 길어지게 되면, 현재의 기술로는 전기 접속의 신뢰성이 확보되지 못한다는 문제점이 있다. 따라서, 후자의 예와 같이 반도체 칩에 와이어 본딩될 내부 리드가 반도체 칩측으로 진입되어 와이어의 길이가 길어지지 않도록 해야하며, 이러한 경우에 내부 리드들 간의 간격이 좁아지게 된다. 그러나, 상술한 종래 방법에 사용되는 리드 프레임은 그 내부 리드들간의 피치가 0.2 mm 이하로 유지하기 곤란하므로, 보다 정밀한 내부 리드들 간의 피치를 요구하는 반도체 칩은 지지할 수 없게 된다는 문제점이 있었다.
또한, 반도체 칩의 고집적화와 그에 따른 리드 프레임의 내부 리드의 피치의 미세화로 인해 반도체 칩과 리드 프레임을 연결하기 위해 사용하고 있는 와이어 본딩 방식은 본딩을 수행하기 위해 기계적 운동을 이용하기 때문에 그 정밀도에 한계가 있는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 개선하기 위해 창안된 것으로서, 반도체 칩과 내부 리드의 연결 방법에 있어서 초정밀도를 구현하여 그 연결방법이 개선된 반도체 패키지 제조방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 반도체 칩과 내부 리드의 연결 구조에 있어서, 초정밀도를 구현한 반도체 패키지를 제공함에 있다.
도 1은 종래의 일반적인 반도체 패키지의 구조를 개략적으로 나타내 보인 단면도이다.
도 2는 본 발명에 따른 반조체 패키지에 사용되는 리드 프레임의 평면도이다.
도 3 내지 도 9는 본 발명에 따른 반도체 패키지의 제조방법에 있어서 반도체 칩과 내부 리드를 접합하는 과정을 보인 공정도이다.
도 10은 본 발명에 따른 반도체 패키지의 개략적인 단면도이다.
도 11 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 있어서 반도체 칩과 내부 리드를 접합하는 과정을 보인 공정도이다.
도 18은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도면의 주요 부호에 대한 설명
10.30.300. 반도체 패키지 11. 패드
12.32.320. 반도체 칩 13. 접착재
32a. 본딩 패드 34a. 팁부분
33.330. 절연접착층 14.34.340. 내부 리드
15. 와이어 35.350. 1차 절연층
16.31.310. 몰딩재 36.360. 2차 절연층
37.370. 3차 절연층 38.380. 도금홈
39.390. 도금층
상기 전자의 목적을 달성하기 위하여 본 발명에 따른 반도체 패키지 제조방법은, 소정 패턴의 본딩패드가 형성된 반도체칩의 일면에 리드프레임의 내부 리드를 절연접착하는 제1단계와, 상기 본딩패드와 내부 리드를 제외한 부분에 1차 절연층 도포하는 제2단계와, 상기 본딩패드와 소정면적의 내부 리드를 제외한 내부리드 및 1차 절연층의 상면에 복수의 2차 절연층을 형성하는 제3단계와, 상기 본딩패드와 상기 소정 면적의 내부 리드 및 최상의 절연막 상면에 전도성소재를 도포하여 제4단계와, 상기 최상의 절연층과 그 상면에 놓인 전도성소재를 제거하는 제5단계를 포함하여 된 것을 특징으로 한다.
상기 후자의 목적을 달성하기 위하여 본 발명에 따른 반도체 패키지는, 본딩 패드가 형성된 반도체 칩과; 상기 반도체 칩에 전기적으로 연결되는 내부 리드와; 상기 내부 리드와 상기 반도체 칩을 절연접착하는 절연접착층과; 상기 반도체 칩과 내부 리드를 절연시키기 위해 상기 반도체 칩의 상면에 형성된 1차 절연막층; 상기 내부 리드와 반도체 칩을 전기적으로 연결하는 도금층; 및 상기 1차 절연층위에 형성되는 것으로서 상기 도금층의 전도성 소재가 유입될 수 있는 도금홈이 형성된 2차 절연층;을 포함하는 것을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 패키지 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3 내지 도 9는 본 발명에 따른 반도체 패키지의 제조방법에 있어서, 반도체 칩과 내부 리드의 접합 과정을 나타내 보인 개략적 공정도이다.
먼저, 도 3을 참조하면, 사각형 모양의 반도체 칩(32)의 본딩 패드(32a)가 있는 면에 도 2와 같이 패드부가 없는 LOC 또는 COL 타입의 리드 프레임의 내부 리드(34)를 절연접착하는 절연접착 단계를 행한다. 여기서 상기 절연접착층(33)은 양면 절연 테이프와 같은 접착제로 한정되는 것은 아니다.
그 후, 상기 반도체 칩(32)의 상면에 도 4 내지 도 6과 같이 1차 절연층(35)과 2차 절연층(36) 및 3차 절연층(37)을 순차적으로 형성시키는 절연층 형성 단계를 행한다. 이를 위하여 도 4에서 보는 바와 같이, 상기 내부 리드(34)가 접착되어 있는 부분 및 반도체 칩(32)상의 본딩 패드(32a) 부분을 제외한 전부분에 1차 절연층을 형성한다. 즉, 상기 본딩 패드(32a)의 상부는 상기 1차 절연층(35)을 관통하는 형상을 이루게 한다. 한편, 상기 1차 절연층(35)은 상기 내부 리드(34)가 접착되어 형성한 층의 상면의 연장면 과 동일한 두께를 갖도록 하는 것이 바람직하다.
여기서, 상기 2차 절연층(36) 및 3차 절연층(37)은 도 5 내지 도 6에서 보는 바와 같이 상기 내부 리드(34)의 팁부분(34a)까지 확장되어 그 전체적인 크기가 상기 반도체 칩(32) 보다 큰 것이 바람직하며, 상기 2차 절연층 및 3차 절연층을 관통하는 도금홈이 형성되는 것이 바람직하다.
상술한 과정에 의한 1차 내지 3차 절연층(35,36,37)은, 도 7에 도시된 바와 같이 상기 내부 리드(34) 및 반도체 칩(32)을 도금층에 의해 연결될 수 있도록 반도체 칩(32)상의 본딩 패드(32a)상부와 관통하도록 상기 2차 절연층 및 3차 절연층에는 도금홈(38)이 형성된다.
그러면, 상기 3차 절연층(37) 및 도금홈(38)내로 전도성 소재를 이용하여 도금층(39)을 형성하는 도금층 형성 단계를 마치고 나면, 도 8에 도시된 것과 같은 형상을 하게 된다. 마지막으로, 상기 도금층 형성 단계를 거친 후 최상단의 도금층(39)과 3차 절연층(38)을 제거하는 박리 단계를 최종적으로 거치면, 도 9에 도시된 바와 같이 도금층(39)의 남아 있는 부분(39a)은 상기 내부 리드(34)와 반도체 칩(32)을 전기적으로 연결한 형태가 된다.
도 10은 본 발명에 의한 반도체 패키지(30)의 구조를 개략적으로 나타내 보인 단면도이다.
도면을 참조하면, 본 발명에 의한 반도체 패키지(30)는 미세하고 복잡한 패턴이 형성되어 있는 기억소자인 반도체 칩(32)에는 본딩 패드(32a)가 형성되어 있고, 상기 반도체 칩(32)과 내부 리드(34)는 절연접착층(33)에 의해 상호 절연되면서 접착된다. 그리고, 상기 내부 리드(34)가 접착되어 있는 부분 및 반도체 칩(32)상의 본딩 패드(32a) 부분을 제외한 전부분에 1차 절연층(35a,35b)이 형성되어 상기 본딩 패드(32a)의 상부는 상기 1차 절연층(35)을 관통하는 형상을 이루고 있다. 또한 상기 내부 리드(34)와 반도체 칩(32)은 도금층(39a)에 의해 연결되는데, 이는 반도체 칩(32)상의 본딩 패드(32a)상부와 관통하도록 상기 2차 절연층을 관통시켜 형성한 도금홈(38)내로 전도성 소재를 이용하여 상기 내부 리드(34)와 반도체 칩(32)을 전기적으로 연결한 형태가 된다. 이렇게 형성된 부분의 상부 및 하부는 몰딩재에 의해 봉지되고, 상기 내부 리드(32)의 끝단부는 상기 몰딩재(31)로 부터 돌출되어 외부 소자와 연결될 수 있는 구조이다.
본 발명의 특징에 의하면 상기 도금층(39a)은 종래의 와이어 본딩 방식과 달리 상기 반도체 칩(32)과 내부 리드(34)를 전도성 소재로 형성되므로 정밀도 한계를 극복하여 그 연결에 있어서 초정밀도를 실현할 수 있다.
한편, 상기 1차 절연층(35)은 상기 내부 리드(34)가 접착되어 형성한 층의 상면의 연장면과 동일한 두께를 갖도록 하는 것이 바람직하고, 상기 2차 절연층(36)은 상기 내부 리드(34)의 팁부분(34a)까지 확장되어 그 전체적인 크기가 상기 반도체 칩(32) 보다 큰 것이 바람직하며, 상기 2차 절연층 및 3차 절연층을 관통하는 도금홈이 형성되는 것이 바람직하다.
도 11 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 있어서 반도체 칩과 내부 리드를 접합하는 과정을 개략적으로 나타내 보인 공정도이다.
도면을 참조하면, 상기 내부 리드와 반도체 칩의 접속 과정은, 절연접착 단계, 절연층 형성 단계, 도금홈 형성 단계, 도금층 형성 단계 및 박리 단계는 도 3 내지 도 9를 참조하면서 설명한 전기 실시예와 동일한 개념이다. 다만, 반도체 칩을 직접 내부 리드에 접착하지 못할 경우에 별도의 칩장착용 패드를 이용하여 반도체 칩을 장착한 후 리드 프레임의 내부 리드를 상기 칩장착용 패드에 접착하여 전기 실시예와 같은 공정을 반복하는 점이 다르다.
먼저, 본 발명에 의한 반도체 패키지 제조방법을 특징지우는 공정은 반도체 칩(320)을 리드 프레임의 내부 리드(340)에 연결하는 것으로서, 이하에서 설명될 실시예에서는 반도체 칩상에 직접 내부 리드를 절연접착하는 것이 아니라 도 11에 도시된 바와 같이 칩장착용 패드(322)에 반도체 칩을 장착한 후 상기 칩장착용 패드(322)에 내부 리드(340)를 절연접착하는 절연접착 단계를 거친다. 여기서 칩장착용 패드(322)는 상기 반도체 칩(320)이 완전히 삽입가능 하도록 반도체 칩(32))의 두께와 동일한 홈이 형성된 것이 바람직하다.
그 후, 절연층 형성 단계를 거치는데, 1차 절연층과 2차 절연층 및 3차 절연층(350,360,370)이 순차적으로 적층되는 것은 전기한 실시예와 동일하다. 다만, 전기 실시예에서 설명한 절연층 구조는 반도체 칩을 기준으로 설명되었으나 여기서는 그 기준이 칩장착용 패드를 기준으로 상기 절연층이 형성된다. 따라서 1차 절연층(350a,350b)은 도 12에서 보는 바와 같이 상기 내부 리드(340)가 접착되어 있는 부분 및 반도체 칩(320)상의 본딩 패드(321) 부분을 제외한 전부분에 1차 절연층을 형성한다. 즉, 상기 본딩 패드(321)의 상부는 상기 1차 절연층(350)을 관통하는 형상을 이루게 한다. 한편, 상기 1차 절연층(350)은 상기 내부 리드(340)가 접착되어 형성한 층의 상면의 연장면 과 동일한 두께를 갖도록 하는 것이 바람직하다.
상기 2차 절연층(360) 및 3차 절연층(370)은 도 13 내지 도 14에서 보는 바와 같이 상기 내부 리드(340)의 팁부분(341)까지 확장되어 그 전체적인 크기가 상기 칩장착용 패드(322)보다 큰 것이 바람직하며, 상기 2차 절연층 및 3차 절연층을 관통하는 도금홈이 형성되도록 한다.
그리고, 상기 3차 절연층(370) 및 도금홈(380)내로 전도성 소재를 이용하여 도금층(390)을 형성하는 도금층 형성 단계를 마치고 나면, 도 16에 도시된 것과 같은 형상을 하게 된다. 마지막으로, 상기 도금층 형성 단계를 거친 후 최상단의 도금층(390)과 3차 절연층(380)을 제거하는 박리 단계를 최종적으로 거치면, 도 17에 도시된 바와 같이 도금층(390)의 남아 있는 부분(391)은 상기 내부 리드(340)와 반도체 칩(320)을 전기적으로 연결한 형태가 된다.
도 18은 본 발명의 다른 실시예에 따른 반도체 패키지(300)의 구조를 개략적으로 나타내 보인 단면도이다.
도면을 참조하면, 본 실시예에 의한 반도체 패키지(300)는 미세하고 복잡한 패턴이 형성되어 있는 기억소자인 반도체 칩(320)은 칩장착용 패드(322)에 장착되어 있고, 그 상부는 본딩 패드(321)가 형성되어 있다. 상기 칩장착용 패드(322)와 내부 리드(340)는 절연접착층(330)에 의해 상호 절연되면서 접착된다. 그리고, 상기 내부 리드(340)가 접착되어 있는 부분 및 반도체 칩(320)상의 본딩 패드(321)부분을 제외한 전부분에 1차 절연층(350)이 형성되어 상기 본딩 패드(321)의 상부는 상기 1차 절연층(350)을 관통하는 형상을 이루고 있다. 상기 내부 리드(340)와 반도체 칩(320)은 도금층(391)에 의해 연결되는데, 이는 반도체 칩(320)상의 본딩 패드(321)상부와 관통하도록 상기 2차 절연층(360)을 관통시켜 형성한 도금홈(380)내로 전도성 소재를 이용하여 상기 내부 리드(340)와 반도체 칩(320)을 전기적으로 연결한 형태가 된다. 이렇게 형성된 부분의 상부 및 하부는 몰딩재(310)에 의해 봉지되고, 상기 내부 리드(320)의 끝단부는 상기 몰딩재(310)로 부터 돌출되어 외부 소자와 연결할 수 있는 구조이다.
본 발명의 특징에 의하면 상기 도금층(390)의 남아 있는 부분(391)은 종래의 와이어 본딩 방식과 달리 상기 반도체 칩(320)과 내부 리드(340)를 전도성 소재로 형성되므로 정밀도 한계를 극복하여 그 연결에 있어서 초정밀도를 실현할 수 있다.
한편, 상기 1차 절연층(350)은 상기 내부 리드(340)가 접착되어 형성한 층의 상면의 연장면과 동일한 두께를 갖도록 하는 것이 바람직하고, 상기 2차 절연층(360)은 상기 내부 리드(340)의 팁부분(341)까지 확장되어 그 전체적인 크기가 상기 칩장착용 패드(322) 보다 큰 것이 바람직하며, 상기 1차 절연층(350)과 달리 전체가 연결된 공간 패턴을 형성함이 바람직하다.
상술한 바와 같은 본 발명에 따른 반도체 패키지(30,300) 및 그 제조방법은, 기존의 와이어 본딩 방식의 정밀도 한계를 극복할 수 있는 방식이므로 리드 프레임의 내부 리드와 반도체 칩을 연결하는 데 있어 초정밀도의 반도체 패키지를 실현할 수 있어 그 신뢰성을 높일 수 있는 장점이 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허 청구범위에 의해서 정해져야 할 것이다.

Claims (14)

  1. 소정 패턴의 본딩패드가 형성된 반도체칩의 일면에 리드프레임의 내부 리드를 절연접착하는 제1단계와, 상기 본딩패드 및 내부 리드와 대응되는 개구된 절연층을 형성하는 제2단계와, 상기 본딩패드 및 소정면적의 내부 리드와 대응되는 개구된 1차 절연층의 상면에 개구된 2차 절연층을 형성하는 제3단계와, 상기 본딩패드와 상기 소정 면적의 내부 리드 및 최상의 절연막 상면에 전도성소재를 도포하여 제4단계와, 상기 최상의 절연층과 그 상면에 놓인 전도성소재를 제거하는 제5단계를 포함하여 된 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 제1항에 있어서, 상기 제2단계는 상기 2차 절연층을 복수층으로 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제1항 또는 제2항중 어느 한 항 에 있어서, 상기 제2단계는 상기 1차 절연층을 상기 내부 리드의 상면과 동일한 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제 1항에 있어서, 상기 제3단계는 상기 2차절연층의 개구부가 1차 절연층의 개구부와 동일하게 형성되는 것을 특징으로 하는 반도체 패키지 제조방법.
  5. 칩장착용 패드에 반도체 칩을 장착하는 제1단계와, 상기 칩장착용 패드에 리드프레임의 내부 리드를 절연접착하는 제2단계와, 상기 본딩패드 및 내부 리드에 대응되는 개구된 1차 절연층을 도포하는 제3단계와, 상기 본딩패드 및 소정면적의 내부 리드에 대응되는 개구된 1차 절연층의 상면에 개구된 2차 절연층을 형성하는 제4단계와, 상기 본딩패드와 상기 소정 면적의 내부 리드 및 최상의 절연막 상면에 전도성소재를 도포하여 제5단계와, 상기 최상의 절연층과 그 상면에 놓인 전도성소재를 제거하는 제6단계를 포함하여 된 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 제5항에 있어서, 상기 제2단계는 상기 2차 절연층을 복수층으로 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  7. 제5항 또는 제6항중 어느 한 항 에 있어서, 상기 제2단계는 상기 1차 절연층을 상기 내부 리드의 상면과 동일한 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제 5항에 있어서, 상기 제3단계는 상기 2차절연층의 개구부가 1차 절연층의 개구부와 동일하게 형성되는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 상기 제5항에 있어서, 상기 제1단계는 칩장착용 패드에 장착된 반도체 칩의 상면이 칩 장착용 패드의 상면과 그 높이가 동일하게 장착되는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 본딩 패드가 형성된 반도체 칩과; 상기 반도체 칩에 전기적으로 연결되는 리드프레임의 내부 리드와; 상기 내부 리드와 상기 반도체 칩에 개재되는 절연접착층과; 상기 본딩패드 및 내부 리드와 대응되는 부위에 도금홈이 형성된 절연층과; 상기 도금홈에 매립되어 내부 리드와 반도체 칩의 본딩패드를 전기적으로 연결하는 도금층을 구비하여 된 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서, 상기 절연층은 복수의 층으로 이루어진 것을 특징으로 하는 반도체 패키지.
  12. 본딩 패드가 형성된 반도체 칩과; 상기 반도체 칩을 장착하기 위한 칩장착용 패드와; 상기 반도체 칩에 전기적으로 연결되는 내부 리드와; 상기 내부 리드와 상기 칩장착용 패드를 절연접착하는 절연접착층과; 상기 본딩패드 및 내부 리드와 대응되는 부위에 도금홈이 형성된 절연층과; 상기 도금홈에 매립되어 내부 리드와 반도체 칩의 본딩패드를 전기적으로 연결하는 도금층을 구비하여 된 것을 특지으로 하는 반도체 패키지.
  13. 제12항에 있어서, 상기 절연층은 복수의 층으로 이루어진 것을 특징으로 하는 반도체 패키지.
  14. 제12항에 있어서, 상기 칩장착용 패드에 장착된 반도체 칩은 그 상면이 칩 장착용 패드의 상면과 그 높이가 동일한 것을 특징으로 하는 반도체 패키지.
KR1019970015872A 1997-04-28 1997-04-28 반도체 패키지 및 그 제조방법 KR100243376B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970015872A KR100243376B1 (ko) 1997-04-28 1997-04-28 반도체 패키지 및 그 제조방법
JP05118498A JP3699271B2 (ja) 1997-04-28 1998-03-04 半導体パッケージ及びその製造方法
CN98105595A CN1131556C (zh) 1997-04-28 1998-03-16 半导体封装及其制造方法
US09/065,559 US6310389B1 (en) 1997-04-28 1998-04-24 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970015872A KR100243376B1 (ko) 1997-04-28 1997-04-28 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR19980078349A true KR19980078349A (ko) 1998-11-16
KR100243376B1 KR100243376B1 (ko) 2000-02-01

Family

ID=19504095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970015872A KR100243376B1 (ko) 1997-04-28 1997-04-28 반도체 패키지 및 그 제조방법

Country Status (4)

Country Link
US (1) US6310389B1 (ko)
JP (1) JP3699271B2 (ko)
KR (1) KR100243376B1 (ko)
CN (1) CN1131556C (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100446229C (zh) * 2004-06-10 2008-12-24 三洋电机株式会社 半导体装置及其制造方法
EP1659627A1 (en) * 2004-11-23 2006-05-24 Optimum Care International Tech. Inc. chip scale package
US20100025848A1 (en) * 2008-08-04 2010-02-04 Infineon Technologies Ag Method of fabricating a semiconductor device and semiconductor device
JP5475541B2 (ja) 2010-05-07 2014-04-16 日本バイリーン株式会社 帯電フィルタ及びマスク

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02310956A (ja) * 1989-05-26 1990-12-26 Hitachi Ltd 高密度実装半導体パツケージ
US5523137A (en) * 1991-07-24 1996-06-04 Tomoegawa Paper Co., Ltd. Adhesive paper for tape automated bonding
JPH077121A (ja) * 1992-09-18 1995-01-10 Texas Instr Inc <Ti> 多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法
KR0134648B1 (ko) * 1994-06-09 1998-04-20 김광호 노이즈가 적은 적층 멀티칩 패키지
US6466446B1 (en) * 1994-07-01 2002-10-15 Saint Gobain/Norton Industrial Ceramics Corporation Integrated circuit package with diamond heat sink
US5791552A (en) * 1995-05-24 1998-08-11 Methode Electronics Inc Assembly including fine-pitch solder bumping and method of forming

Also Published As

Publication number Publication date
KR100243376B1 (ko) 2000-02-01
JP3699271B2 (ja) 2005-09-28
US6310389B1 (en) 2001-10-30
CN1131556C (zh) 2003-12-17
JPH10303227A (ja) 1998-11-13
CN1198005A (zh) 1998-11-04

Similar Documents

Publication Publication Date Title
US6343019B1 (en) Apparatus and method of stacking die on a substrate
KR100401020B1 (ko) 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
KR100226737B1 (ko) 반도체소자 적층형 반도체 패키지
KR100204753B1 (ko) 엘오씨 유형의 적층 칩 패키지
US4984059A (en) Semiconductor device and a method for fabricating the same
US7476975B2 (en) Semiconductor device and resin structure therefor
KR100324333B1 (ko) 적층형 패키지 및 그 제조 방법
KR101237669B1 (ko) 개재 굴곡 접착 요소를 갖는 다른 집적 회로 상에 하나의 집적 회로를 갖는 구조
KR100765604B1 (ko) 회로 장치 및 그 제조 방법
KR100374241B1 (ko) 반도체 장치 및 그 제조 방법
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
US20080073759A1 (en) Semiconductor package
JP4549171B2 (ja) 混成集積回路装置
JP3660663B2 (ja) チップパッケージの製造方法
KR100243376B1 (ko) 반도체 패키지 및 그 제조방법
JP3632024B2 (ja) チップパッケージ及びその製造方法
JP3247544B2 (ja) 半導体装置
US20210202359A1 (en) Semiconductor device package
KR102016019B1 (ko) 고열전도성 반도체 패키지
KR100498470B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US9318354B2 (en) Semiconductor package and fabrication method thereof
CN110581121A (zh) 半导体封装
KR100705248B1 (ko) 반도체 패키지 및 그 제조방법
KR20180126286A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101026

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee