KR20180126286A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지는, 제1 소자 영역을 포함하는 제1 반도체 칩으로, 제1 소자 영역은 제1 영역과, 제2 영역과, 제1 영역과 제2 영역 사이에 위치하는 경계 영역을 포함하는 제1 반도체 칩, 및 제1 반도체 칩 상에, 경계 영역의 일부 및 제1 영역과 중첩되고, 제2 영역과 비중첩되는 제2 반도체 칩을 포함하고, 제1 소자 영역은 제1 영역에 배치되는 제1 회로 소자와, 경계 영역에 배치되는 제2 회로 소자를 포함하고, 제2 회로 소자의 스트레스 내성(stress tolerance)은 제1 회로 소자의 스트레스 내성보다 크다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. 구체적으로, 본 발명은 복수의 반도체 칩이 적층되는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 산업의 발전 및 사용자의 요구에 따라 전자 기기는 더욱 소형화 및 경량화되고 있으며, 전자 기기의 핵심 부품인 반도체 소자 또한 소형화 및 경량화되고 있다. 이에 따라, 복수의 반도체 소자를 하나의 제품으로 구성하는 기술이 개발되고 있다. 복수의 반도체 소자를 하나의 제품으로 구성하기 위하여, 여러 개의 반도체 칩을 적층하고 이들을 서로 연결하는 멀티 칩 패키지(MCP; Multi-Chip Package)가 제조되고 있다.
반도체 칩의 적층 구조로 인하여, 멀티 칩 패키지는 두꺼운 두께를 가진다는 문제가 있다. 이에 따라, 멀티 칩 패키지의 두께를 감소시키기 위해 반도체 칩의 두께는 점점 더 얇아지고 있다. 그러나, 얇은 두께의 반도체 칩은 다양한 문제를 야기할 수 있다. 예를 들어, 얇은 두께의 반도체 칩은 외부로부터 인가되는 스트레스에 취약하므로, 반도체 칩 내의 회로 소자의 특성이 쉽게 변할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 칩 내의 회로 소자의 특성 변화를 최소화하여 성능이 개선된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 칩 내의 회로 소자의 특성 변화를 최소화하여 성능이 개선된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 제1 소자 영역을 포함하는 제1 반도체 칩으로, 제1 소자 영역은 제1 영역과, 제2 영역과, 제1 영역과 제2 영역 사이에 위치하는 경계 영역을 포함하는 제1 반도체 칩, 및 제1 반도체 칩 상에, 경계 영역의 일부 및 제1 영역과 중첩되고, 제2 영역과 비중첩되는 제2 반도체 칩을 포함하고, 제1 소자 영역은 제1 영역에 배치되는 제1 회로 소자와, 경계 영역에 배치되는 제2 회로 소자를 포함하고, 제2 회로 소자의 스트레스 내성(stress tolerance)은 제1 회로 소자의 스트레스 내성보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 제1 소자 영역을 포함하는 제1 반도체 칩으로, 제1 소자 영역은 제1 영역과, 제2 영역과, 제1 영역과 제2 영역 사이에 위치하는 경계 영역을 포함하는 제1 반도체 칩, 및 제1 반도체 칩 상에, 경계 영역의 일부 및 제1 영역과 중첩되고, 제2 영역과 비중첩되는 제2 반도체 칩을 포함하고, 경계 영역 상의 제2 반도체 칩의 일 측면은 제1 방향으로 연장되고, 제1 소자 영역은, 경계 영역에 배치되는 제1 트랜지스터를 포함하고, 제1 트랜지스터의 소스 및 드레인은 제1 방향과 교차하는 제2 방향을 따라 배열된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 제1 소자 영역을 포함하는 제1 반도체 칩을 제공하되, 제1 소자 영역은 제1 영역과, 제2 영역과, 제1 영역과 제2 영역 사이에 위치하는 경계 영역을 포함하고, 제1 영역에 제1 회로 소자를 형성하고, 경계 영역에, 제1 회로 소자의 스트레스 내성보다 큰 스트레스 내성을 갖는 제2 회로 소자를 형성하고, 제1 반도체 칩 상에, 경계 영역의 일부 및 제1 영역과 중첩되고, 제2 영역과 비중첩되는 제2 반도체 칩을 적층하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 사시도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 도 2의 영역(R)을 확대한 확대도이다.
도 4는 도 1의 반도체 칩에 인가되는 스트레스를 설명하기 위한 그래프이다.
도 5는 도 1의 제1 반도체 칩에 배치되는 회로 소자의 위치를 개략적으로 설명하기 위한 도면이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따라 반도체 칩에 배치되는 회로 소자를 설명하기 위한 평면도이다.
도 7a 및 도 7b는 도 6의 회로 소자를 설명하기 위한 그래프이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따라 반도체 칩에 배치되는 회로 소자를 설명하기 위한 평면도이다.
도 9는 도 8의 회로 소자를 설명하기 위한 그래프이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 11 내지 도 14는 도 10에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 사시도이다. 도 2는 도 1의 A-A'를 따라 절단한 단면도이다. 도 3은 도 2의 영역(R)을 확대한 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는 기판(10), 솔더볼(40), 제1 반도체 칩(100), 제2 반도체 칩(200) 및 본딩 와이어(30)를 포함한다.
기판(10)은 패키지용 기판일 수 있다. 예를 들어, 기판(10)은 인쇄 회로 기판(PCB; Printed Circuit Board) 또는 세라믹 기판일 수 있다. 기판(10)은 단층 또는 다층으로 구성될 수 있다. 또한, 기판(10)은 서로 대향되는 상면과 하면을 포함한다.
기판(10)은 복수의 본딩 패드(11)를 포함할 수 있다. 복수의 본딩 패드(11)는 기판(10)의 상면에 배치될 수 있다. 기판(10)의 본딩 패드(11)는 기판(10)과 기판(10) 상에 실장되는 반도체 칩들(100, 200)을 전기적으로 연결할 수 있다. 즉, 본딩 패드(11)는 도전체로 형성될 수 있다. 또한, 본딩 패드(11)는 기판(10) 상에 형성되는 전기적인 회로, 예를 들어, 배선 패턴 등과 연결될 수 있다. 즉, 본딩 패드(11)는 이러한 배선 패턴이 외부로 연결되는 부분일 수 있다. 또한, 도 1에 도시된 것처럼, 복수의 본딩 패드(11)는 제1 방향(X)을 따라 나란히 배열될 수 있다.
도 1 및 도 2에서, 기판(100) 상에 3개의 반도체 칩이 적층되는 것으로 도시되지만, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
솔더볼(40)은 기판(10)과 접촉되는 부분일 수 있다. 예를 들어, 솔더볼(40)은 기판(10)의 하면에 접촉될 수 있다. 또한, 솔더볼(40)은 기판(10) 아래에 형성되는 전기적인 회로, 예를 들어, 배선 패턴 등과 연결될 수 있다. 즉, 솔더볼(40)은 이러한 배선 패턴이 외부로 연결되는 부분일 수 있다.
제1 반도체 칩(100)은 기판(10) 상에 배치될 수 있다. 예를 들어, 도시된 것처럼, 제1 반도체 칩(100)은 기판(10)의 상면 상에 직접(directly) 실장될 수 있다. 또한, 복수 개의 반도체 칩들이 적층된 것을 하나의 칩 스택으로 정의할 때, 제1 반도체 칩(100)은 복수 개의 칩 스택을 포함할 수도 있다.
제1 반도체 칩(100)은 복수의 제1 칩 패드(21)를 포함할 수 있다. 복수의 제1 칩 패드(21)는 제1 반도체 칩(100)의 상면에 배치될 수 있다. 제1 칩 패드(21)는 제1 반도체 칩(100)과 기판(10), 또는 제1 반도체 칩(100)과 다른 반도체 칩을 전기적으로 연결할 수 있다. 즉, 제1 칩 패드(21)는 도전체로 형성될 수 있다. 또한, 제1 칩 패드(21)는 제1 반도체 칩(100) 내에 포함된 회로 소자 등과 연결될 수 있다. 즉, 제1 칩 패드(21)는 이러한 회로 소자들이 외부로 연결되는 부분일 수 있다. 또한, 도 1에 도시된 것처럼, 복수의 제1 칩 패드(21)는 제1 반도체 칩(100)의 가장자리에서, 제1 방향(X)을 따라 나란히 배열될 수 있다.
도 1 내지 도 3에 도시된 것처럼, 제1 칩 패드(21)는 본딩 와이어(30) 등에 의해 기판(10)의 본딩 패드(11) 또는 다른 반도체 칩의 칩 패드에 연결될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 칩 패드(21)는 예를 들어, 본딩 테이프 등에 의해 기판(10)의 본딩 패드(11) 또는 다른 반도체 칩의 칩 패드에 연결될 수도 있다.
제1 반도체 칩(100)은 제1 소자 영역(110) 및 제1 부착 영역(120)을 포함할 수 있다. 도 2에 도시된 것처럼, 제1 소자 영역(110)은 제1 반도체 칩(100)의 상부일 수 있고, 제1 부착 영역(120)은 제1 반도체 칩(100)의 하부일 수 있다.
제1 소자 영역(110)은 제1 반도체 칩(100)의 다양한 회로 소자가 배치되는 영역이다. 제1 소자 영역(110)은 제1 영역(I), 제2 영역(II) 및 경계 영역(B)을 포함할 수 있다. 경계 영역(B)은 후술되는 제2 반도체 칩(200)의 일 측면 아래에 배치되는 영역이다. 즉, 제2 반도체 칩(200)의 일 측면은 경계 영역(B) 상에 배치될 수 있다. 또한, 제1 영역(I)은 경계 영역(B)에 인접하며 제2 반도체 칩(200)과 중첩되는 영역이고, 제2 영역(II)은 경계 영역(B)에 인접하며 제2 반도체 칩(200)과 비중첩되는 영역이다. 제1 영역(I), 제2 영역 및 경계 영역(B)에 대해서는 도 3 및 도 4에 관한 설명에서 자세히 후술한다.
제1 부착 영역(120)은 제1 반도체 칩(100)을 기판(10) 또는 다른 반도체 칩에 실장하는 영역일 수 있다. 구체적으로, 제1 부착 영역(120)은 접착 수단을 이용하여 제1 반도체 칩(100)을 기판(10) 또는 다른 반도체 칩에 실장할 수 있다. 예를 들어, 제1 부착 영역(120)은 액상의 에폭시, 접착 테이프, 또는 도전성 매개체를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 적층될 수 있다. 예를 들어, 제2 반도체 칩(200)은 제1 반도체 칩(100)에 오버행(overhang) 영역을 형성하며 제1 반도체 칩(100) 상에 적층될 수 있다. 예를 들어, 적층된 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 계단 형상일 수 있다. 이에 따라, 제2 반도체 칩(200)은 제1 반도체 칩(100)의 일부를 노출시킬 수 있고, 노출된 제1 반도체 칩(100)의 일부는 제2 반도체 칩(200)의 일 측벽으로부터 돌출되는 형상을 가질 수 있다. 또한, 복수 개의 반도체 칩들이 적층된 것을 하나의 칩 스택으로 정의할 때, 제2 반도체 칩(200)은 복수 개의 칩 스택을 포함할 수도 있다.
더 구체적으로, 제2 반도체 칩(200)은, 제1 반도체 칩(100) 상에서 제1 영역(I)과 중첩되며 제2 영역(II)과 비중첩되도록 제1 반도체 칩(100) 상에 배치될 수 있다. 이 때, 제2 반도체 칩(200)의 일 측면은 제1 영역(I)과 제2 영역(II) 사이에 위치하는 경계 영역(B) 상에 배치될 수 있다. 이에 따라, 제2 반도체 칩(200)은 경계 영역(B)의 일부 및 제1 영역(I)과 중첩되고, 경계 영역(B)의 다른 일부 및 제2 영역(II)과 비중첩될 수 있다.
도 1 및 도 2에서, 제2 반도체 칩(200) 상에 하나의 반도체 칩이 더 적층되는 것으로 도시되나, 제2 반도체 칩(200) 상에는 복수의 반도체 칩이 더 적층될 수도 있다.
몇몇 실시예에서, 도 1 및 도 2에 도시된 것처럼, 경계 영역(B) 상의 제2 반도체 칩(200)의 일 측면은 제1 방향(X)을 따라 연장될 수 있다. 이에 따라, 제2 영역(II), 경계 영역(B) 및 제1 영역(I)은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 차례로 배열될 수 있다.
도 3에 도시된 것처럼, 경계 영역(B)은 일정한 폭을 가질 수 있다. 구체적으로, 경계 영역(B) 상의 제2 반도체 칩(200)의 일 측면으로부터 제1 영역(I)까지의 거리인 제1 거리(D1)가 정의될 수 있다. 또한, 경계 영역(B) 상의 제2 반도체 칩(200)의 일 측면으로부터 제2 영역(II)까지의 거리인 제2 거리(D2)가 정의될 수 있다.
제2 반도체 칩(200)은 복수의 제2 칩 패드(22)를 포함할 수 있다. 복수의 제2 칩 패드(22)는 제1 반도체 칩(100)의 제1 칩 패드(21)와 유사할 수 있다. 즉, 제2 칩 패드(22)는 제2 반도체 칩(200)과 기판(10), 또는 제2 반도체 칩(200)과 다른 반도체 칩을 전기적으로 연결할 수 있다. 또한, 제2 칩 패드(22)는 제2 반도체 칩(200) 내에 포함된 회로 소자 등과 연결될 수 있다. 또한, 도 1에 도시된 것처럼, 복수의 제2 칩 패드(22)는 제1 방향(X)을 따라 나란히 배열될 수 있다.
제2 반도체 칩(200)은 제2 소자 영역(210) 및 제2 부착 영역(220)을 포함할 수 있다. 제2 소자 영역(210) 및 제2 부착 영역(220)은, 각각 제1 소자 영역(110) 및 제1 부착 영역(120)과 유사할 수 있다. 즉, 제2 소자 영역(210)은 제2 반도체 칩(200)의 다양한 회로 소자가 배치되는 영역이다. 또한, 제2 부착 영역(220)은 제2 반도체 칩(200)을 다른 반도체 칩에 실장하는 영역일 수 있다.
도 4는 도 1의 반도체 칩에 인가되는 스트레스를 설명하기 위한 그래프이다. 구체적으로, 도 4는 제1 반도체 칩(100)에 상에 제2 반도체 칩(200)이 적층되었을 때, 제1 반도체 칩(100)에 인가되는 스트레스를 설명하기 위한 그래프이다. 도 4의 가로축은, 경계 영역(B) 상의 제2 반도체 칩(200)의 일 측면으로부터 이격되는 거리를 나타낸다. 도 4의 세로축은, 제1 반도체 칩(100)에 인가되는 스트레스의 크기를 나타낸다. 스트레스는 임의의 단위(AU; Arbitrary Unit)로 측정된 것이다.
도 4를 참조하면, 제2 반도체 칩(200)의 일 측면 아래에 배치되는 경계 영역(B)에서, 제1 반도체 칩(100)에 인가되는 스트레스가 급격히 증가함을 알 수 있다. 또한, 제2 영역(II)에 인가되는 스트레스는 제1 영역(I)에 인가되는 스트레스보다 크다는 것을 알 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 패키지에서, 적층된 반도체 칩들은 예를 들어, 몰드재에 의해 둘러싸여 몰딩될 수 있다. 그러나, 몰드재는 반도체 칩과 서로 다른 물질로 구성되므로, 몰드재와 반도체 칩 간의 열팽창계수(thermal expansion coefficient) 차이는 반도체 칩들에 스트레스를 인가할 수 있다. 몰드재는 예를 들어, 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 봉지재(encapsulant)를 포함할 수 있다.
예를 들어, 적층되는 반도체 칩들이 오버행 영역을 형성하는 경우에, 몰드재에 직접 노출되는 오버행 영역에 많은 스트레스가 인가될 수 있다. 이에 따라, 노출되는 제2 영역(II)에 인가되는 스트레스는, 제2 반도체 칩(200)에 의해 노출되지 않는 제1 영역(I)에 인가되는 스트레스보다 클 수 있다. 또한, 하부 반도체 칩에 오버행 영역을 형성하는 상부 반도체 칩의 경계 주위에서, 이러한 스트레스는 더욱 집중될 수 있다. 이에 따라, 제2 반도체 칩(200)의 일 측면 아래에 배치되는 경계 영역(B)에서, 제1 반도체 칩(100)에 인가되는 스트레스는 급격히 증가할 수 있다.
즉, 본 발명의 몇몇 실시예에서, 경계 영역(B)은 제2 반도체 칩(200)의 일 측면 아래에 배치되어 스트레스가 집중되는 제1 반도체 칩(100)의 영역으로 정의될 수 있다. 이에 따라, 도 1 및 도 2에 도시된 것처럼, 제2 반도체 칩(200)의 일 측면이 제1 방향(X)을 따라 연장되는 경우에, 경계 영역(B)은 제1 방향(X)을 따라 연장될 수 있다.
경계 영역(B)의 제1 거리(D1) 및 제2 거리(D2)는 반도체 칩의 두께에 따라 달라질 수 있다. 예를 들어, 반도체 칩의 두께가 얇아지면, 제1 거리(D1) 및 제2 거리(D2)는 증가할 수 있다. 일 예로, 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 두께가 약 100μm인 경우에, 제1 거리(D1)는 약 40μm 내지 약 60μm일 수 있고, 제2 거리(D2)는 약 140μm 내지 약 160μm일 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 두께가 약 100μm보다 작은 경우에, 제1 거리(D1) 및 제2 거리(D2)는 이보다 더 클 수 있다. 또한, 제1 거리(D1) 및 제2 거리(D2)는, 반도체 칩의 종류, 반도체 칩의 적층 형태 등에 따라 상이하게 달라질 수도 있다.
도 5는 도 1의 제1 반도체 칩에 배치되는 회로 소자의 위치를 개략적으로 설명하기 위한 도면이다.
도 5를 참조하면, 제1 소자 영역(110)은 메모리 셀 영역(C), 제1 회로 소자(130), 제2 회로 소자(140) 및 제3 회로 소자(150)를 포함한다.
제1 반도체 칩(100)은 예를 들어, 메모리 반도체 칩일 수 있다. 메모리 셀 영역(C) 및 제1 회로 소자(130)는 제1 영역(I)에 배치될 수 있다. 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 적층되는 경우에, 메모리 셀 영역(C) 및 제1 회로 소자(130)가 배치되는 제1 영역(I)은 노출되지 않을 수 있다.
메모리 셀 영역(C)은 비휘발성 메모리가 형성되는 영역일 수 있다. 비휘발성 메모리는 예를 들어, 수직형 낸드 플래시 메모리(VNAND; Vertical NAND) 또는 평면 낸드 플래시 메모리일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 회로 소자(130)는 주변 회로 영역에 실장되는 회로 소자일 수 있다. 즉, 제1 회로 소자(130)는 메모리 셀 영역(C)의 동작에 필요한 회로 소자일 수 있다. 이에 따라, 제1 회로 소자(130)는 다양한 능동 소자 또는 수동 소자를 포함할 수 있다. 제1 회로 소자(130)는 예를 들어, 제어 로직, 어드레스 디코더(address decoder), 및 입출력 회로 등을 포함할 수 있다.
제2 회로 소자(140)는 경계 영역(B)에 배치될 수 있다. 제1 회로 소자(130)와 마찬가지로, 제2 회로 소자(140)는 메모리 셀 영역(C)의 동작에 필요한 회로 소자일 수 있다.
이 때, 제2 회로 소자(140)의 스트레스 내성(stress tolerance)은 제1 회로 소자(130)의 스트레스 내성보다 클 수 있다. 여기서, 스트레스 내성이란, 회로 소자가 외부로부터 인가되는 스트레스를 견디는 정도를 의미한다. 스트레스 내성은, 예를 들어, 동일한 스트레스에 대한 회로 소자의 스트레인(strain) 변동율로 표현될 수 있다. 회로 소자가 트랜지스터인 경우에, 스트레스 내성은, 예를 들어, 동일한 스트레스에 대한 트랜지스터의 드레인 전류(Id; drain current) 변동율로 표현될 수도 있다.
스트레스 내성은 회로 소자에 따라 상이할 수 있다. 예를 들어, 단결정 실리콘(single crystal silicon)은 스트레스에 취약하므로, 단결정 실리콘을 포함하지 않는 회로 소자는 단결정 실리콘을 포함하는 회로 소자보다 스트레스 내성이 클 수 있다.
예를 들어, 제1 회로 소자(130)는 단결정 실리콘을 포함하는 회로 소자이고, 제2 회로 소자(140)는 단결정 실리콘을 포함하지 않는 회로 소자일 수 있다. 예를 들어, 제1 회로 소자(130)는 트랜지스터(transistor)일 수 있고, 제2 회로 소자(140)는 커패시터(capacitor), 폴리실리콘 저항(polysilicon resistor), 금속 저항(metal resistor), 실리사이드 저항(silicide resistor) 등일 수 있다.
즉, 스트레스 내성이 작은 제1 회로 소자(130)는 스트레스가 적게 인가되는 제1 영역(I)에 배치될 수 있고, 스트레스 내성이 큰 제2 회로 소자(140)는 스트레스가 많이 인가되는 경계 영역(B)에 배치될 수 있다.
제3 회로 소자(150)는 제2 영역(II)에 배치될 수 있다. 이에 따라, 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 적층되는 경우에, 제3 회로 소자(150)는 외부에 노출될 수 있다. 제1 회로 소자(130)와 마찬가지로, 제3 회로 소자(150)는 메모리 셀 영역(C)의 동작에 필요한 회로 소자일 수 있다.
이 때, 제3 회로 소자(150)의 스트레스 내성은 제1 회로 소자(130)의 스트레스 내성보다 클 수 있다. 또한, 제3 회로 소자(150)의 스트레스 내성은 제2 회로 소자(140)의 스트레스 내성보다 작을 수 있다. 그러나, 몇몇 실시예에서, 제3 회로 소자(150)는 생략될 수도 있다.
반도체 칩의 적층 구조로 인하여 반도체 칩에 인가되는 스트레스는 반도체 칩 내의 회로 소자의 특성에 영향을 미칠 수 있다. 반도체 칩의 두께가 점점 얇아짐에 따라, 이러한 문제는 더욱 심화될 수 있다. 그러나, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 스트레스가 적게 인가되는 영역에 스트레스 내성이 작은 회로 소자를 배치하고, 스트레스가 많이 인가되는 영역에 스트레스 내성이 큰 회로 소자를 배치하여, 반도체 칩 내의 회로 소자의 특성 변화를 최소화할 수 있다.
이하에서, 도 1 내지 도 7b를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따라 반도체 칩에 배치되는 회로 소자를 설명하기 위한 평면도이다. 도 6은 도 5의 회로 소자들이 트랜지스터(transistor)를 포함하는 경우를 설명한다.
도 6을 참조하면, 제1 소자 영역(110')은 제1 트랜지스터(132), 제2 트랜지스터(142) 및 제3 트랜지스터(152)를 포함한다.
제1 트랜지스터(132)는 제1 영역(I)에 배치될 수 있다. 그러나, 제1 영역(I)에는 제1 트랜지스터(132)가 아닌 다른 다양한 능동 소자 또는 수동 소자가 배치될 수도 있다. 예를 들어, 제1 영역(I)에는 제1 수동 소자(134) 등과 같은 다른 회로 소자가 배치될 수 있다.
제1 트랜지스터(132)는 제1 게이트(132a) 및 제1 소스 및 드레인(132b)을 포함할 수 있다. 제1 소스 및 드레인(132b)은 제1 게이트(132a)의 양 측에 인접하여 배치될 수 있다. 이 때, 제1 트랜지스터(132)는 제1 길이(L1)의 채널 길이(channel length)를 가질 수 있다.
제2 트랜지스터(142)는 경계 영역(B)에 배치될 수 있다. 제2 트랜지스터(142)는 제2 게이트(142a) 및 제2 소스 및 드레인(142b)을 포함할 수 있다. 제2 소스 및 드레인(142b)은 제2 게이트(142a)의 양 측에 인접하여 배치될 수 있다. 이 때, 제2 트랜지스터(142)는 제1 길이(L1)보다 짧은 제2 길이(L2)의 채널 길이를 가질 수 있다. 이에 따라, 제2 트랜지스터(142)의 스트레스 내성은 제1 트랜지스터(132)의 스트레스 내성보다 클 수 있다. 이에 관해서는, 도 7a 및 도 7b에 관한 설명에서 자세히 후술한다.
몇몇 실시예에서, 경계 영역(B)에 제2 수동 소자(144)가 더 배치될 수 있다. 제2 수동 소자(144)는 단결정 실리콘을 포함하지 않는 회로 소자일 수 있다. 예를 들어, 제2 수동 소자(144)는 커패시터, 폴리실리콘 저항, 금속 저항, 실리사이드 저항 중 적어도 하나를 포함할 수 있다. 이에 따라, 제2 수동 소자(144)의 스트레스 내성은 제1 트랜지스터(132)의 스트레스 내성보다 클 수 있다.
제3 트랜지스터(152)는 제2 영역(II)에 배치될 수 있다. 제3 트랜지스터(152)는 제3 게이트(152a) 및 제3 소스 및 드레인(152b)을 포함할 수 있다. 제3 소스 및 드레인(152b)은 제3 게이트(152a)의 양 측에 인접하여 배치될 수 있다. 이 때, 제3 트랜지스터(152)는 제1 길이(L1)보다 짧은 제3 길이(L3)의 채널 길이를 가질 수 있다. 이에 따라, 제3 트랜지스터(152)의 스트레스 내성은 제1 트랜지스터(132)의 스트레스 내성보다 클 수 있다. 또한, 제3 길이(L3)는 제2 길이(L2)보다 길 수 있다. 이에 따라, 제3 트랜지스터(152)의 스트레스 내성은 제2 트랜지스터(142)의 스트레스 내성보다 작을 수 있다.
몇몇 실시예에서, 제2 영역(II)에 제3 수동 소자(154)가 더 배치될 수 있다. 제2 수동 소자(144)와 마찬가지로, 제3 수동 소자(154)는 단결정 실리콘을 포함하지 않는 회로 소자일 수 있다. 예를 들어, 제3 수동 소자(154)는 커패시터, 폴리실리콘 저항, 금속 저항, 실리사이드 저항 중 적어도 하나를 포함할 수 있다.
그러나, 몇몇 실시예에서, 제3 트랜지스터(152) 및 제3 수동 소자(154)는 생략될 수도 있다.
도 7a 및 도 7b는 도 6의 회로 소자를 설명하기 위한 그래프이다. 도 7a 및 도 7b는, 트랜지스터에 인가되는 스트레스에 따른 각각의 트랜지스터의 드레인 전류(Id; drain current) 변동율을 나타낸다. 양의 값을 갖는 스트레스는 인장(tensile) 스트레스를 의미하고, 음의 값을 갖는 스트레스는 압축(compressive) 스트레스를 의미한다.
구체적으로, 도 7a는 10μm의 채널 길이를 갖는 n형 트랜지스터(예를 들어, LVN; Low Voltage NFET) 및 p형 트랜지스터(예를 들어, LVP; Low Voltage PFET)의 드레인 전류 변동율을 나타낸다. 또한, 도 7b는 0.27μm의 채널 길이를 갖는 n형 트랜지스터(LVN) 및 p형 트랜지스터(LVP)의 드레인 전류 변동율을 나타낸다. 즉, 도 7a의 트랜지스터의 채널 길이는 도 7b의 트랜지스터의 채널 길이보다 길다.
도 7a 및 도 7b의 실선은 n형 트랜지스터의 드레인 전류 변동율의 변화율을 나타내는 추세선이다. 또한, 도 7a 및 도 7b의 파선은 p형 트랜지스터의 드레인 전류 변동율의 변화율을 나타내는 추세선이다.
도 7a 및 도 7b를 참조하면, 도 7b의 n형 트랜지스터(LVN)의 드레인 전류 변동율 변화는, 도 7a의 n형 트랜지스터(LVN)의 드레인 전류 변동율 변화보다 작은 것을 알 수 있다. 또한, 도 7b의 p형 트랜지스터(LVP)의 드레인 전류 변동율 변화는, 도 7a의 p형 트랜지스터(LVP)의 드레인 전류 변동율 변화보다 큰 것을 알 수 있다. 즉, 동일한 스트레스에 대해, 도 7b의 트랜지스터의 드레인 전류 변동율의 크기는 도 7a의 트랜지스터의 드레인 전류 변동율의 크기보다 크다.
상술한 것처럼, 트랜지스터의 스트레스 내성은 예를 들어, 드레인 전류 변동율로 표현될 수 있다. 즉, 동일한 스트레스에 대해, 드레인 전류 변동율이 작은 트랜지스터는 드레인 전류 변동율이 큰 트랜지스터보다 스트레스 내성이 크다. 결과적으로, 짧은 채널 길이를 갖는 트랜지스터의 스트레스 내성은, 긴 채널 길이를 갖는 트랜지스터의 스트레스 내성보다 클 수 있다.
이에 따라, 제1 길이(L1)보다 짧은 제2 길이(L2)의 채널 길이를 갖는 제2 트랜지스터(142)는, 제1 길이(L1)의 채널 길이를 갖는 제1 트랜지스터(132)보다 스트레스 내성이 클 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 스트레스가 적게 인가되는 영역에 스트레스 내성이 작은 회로 소자를 배치하고, 스트레스가 많이 인가되는 영역에 스트레스 내성이 큰 회로 소자를 배치하여, 반도체 칩 내의 회로 소자의 특성 변화를 최소화할 수 있다.
이하에서, 도 1 내지 도 9를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다. 설명의 편의를 위해, 도 1 내지 도 7b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따라 반도체 칩에 배치되는 회로 소자를 설명하기 위한 평면도이다. 제1 내지 제3 트랜지스터(132', 142', 152')를 제외하고는, 도 8에 따른 제1 반도체 칩(100'')은 도 6에 따른 제1 반도체 칩(100')과 실질적으로 동일하다. 따라서, 차이점을 위주로 설명한다.
도 8을 참조하면, 제1 소자 영역(110'')은 제1 트랜지스터(132'), 제2 트랜지스터(142') 및 제3 트랜지스터(152')를 포함한다. 즉, 도 6과 마찬가지로, 도 8은 도 5의 회로 소자들이 트랜지스터를 포함하는 경우를 설명한다.
제1 트랜지스터(132')는 제1 영역(I)에 배치될 수 있다. 제1 트랜지스터(132')는 제1 게이트(132a') 및 제1 소스 및 드레인(132b')을 포함할 수 있다. 제1 소스 및 드레인(132b')은 제1 게이트(132a')의 양 측에 인접하여 배치될 수 있다. 이 때, 제1 소스 및 드레인(132b')은 제1 방향(X)을 따라 나란히 배열될 수 있다.
제2 트랜지스터(142')는 경계 영역(B)에 배치될 수 있다. 제2 트랜지스터(142')는 제2 게이트(142a') 및 제2 소스 및 드레인(142b')을 포함할 수 있다. 제2 소스 및 드레인(142b')은 제2 게이트(142a')의 양 측에 인접하여 배치될 수 있다. 이 때, 제2 소스 및 드레인(142b')은 제2 방향(Y)을 따라 나란히 배열될 수 있다. 이에 따라, 제2 트랜지스터(142')의 스트레스 내성은 제1 트랜지스터의 스트레스 내성보다 클 수 있다. 이에 관해서는, 도 9에 관한 설명에서 자세히 후술한다.
몇몇 실시예에서, 제2 트랜지스터(142')의 채널 길이는 제1 트랜지스터(132')의 채널 길이보다 짧을 수 있다. 예를 들어, 제2 트랜지스터(142')는 제1 트랜지스터(도 6의 132)의 채널 길이인 제1 길이(L1)보다 짧은 제2 길이(L2)의 채널 길이를 가질 수 있다.
제3 트랜지스터(152')는 제2 영역(II)에 배치될 수 있다. 제3 트랜지스터(152')는 제3 게이트(152a') 및 제3 소스 및 드레인(152b')을 포함할 수 있다. 제3 소스 및 드레인(152b')은 제3 게이트(152a')의 양 측에 인접하여 배치될 수 있다. 이 때, 제3 소스 및 드레인(152b')은 제2 방향(Y)을 따라 나란히 배열될 수 있다. 이에 따라, 제3 트랜지스터(152')의 스트레스 내성은 제1 트랜지스터의 스트레스 내성보다 클 수 있다.
그러나, 몇몇 실시예에서, 제3 트랜지스터(152')는 생략될 수도 있다.
도 9는 도 8의 회로 소자를 설명하기 위한 그래프이다. 도 9는 다양한 트랜지스터의 드레인 전류 변동율을 나타낸다. 도 9는, 200Mpa의 압축 스트레스가 인가되었을 때, 0.27μm의 채널 길이를 갖는 트랜지스터들의 드레인 전류 변동율을 측정한 것이다.
실험예 1은, 소스 및 드레인이 제2 방향(Y)을 따라 배열된 n형 트랜지스터(LVN)의 드레인 전류 변동율을 나타낸다. 실험예 2는, 소스 및 드레인이 제2 방향(Y)을 따라 배열된 p형 트랜지스터(LVP)의 드레인 전류 변동율을 나타낸다. 실험예 3은, 소스 및 드레인이 제1 방향(X)을 따라 배열된 n형 트랜지스터(LVN)의 드레인 전류 변동율을 나타낸다. 실험예 4는, 소스 및 드레인이 제1 방향(X)을 따라 배열된 p형 트랜지스터(LVP)의 드레인 전류 변동율을 나타낸다.
여기서, 제1 방향(X)은 제1 반도체 칩(100'')에 정의되는 경계 영역(B)이 연장되는 방향이다. 또한, 제2 방향(Y)은 제1 방향(X)과 교차하는 방향이다. 예를 들어, 제2 방향(Y)은 제1 방향(X)과 수직할 수 있다. 도 9에서, 제2 방향(Y)은 제1 방향(X)과 수직한 방향으로 배열된 소스 및 드레인을 갖는 트랜지스터들에 대한 것이다.
도 9를 참조하면, 소스 및 드레인이 제2 방향(Y)을 따라 배열된 트랜지스터의 드레인 전류 변동율의 크기는, 소스 및 드레인이 제1 방향(X)을 따라 배열된 트랜지스터의 드레인 전류 변동율의 크기보다 작은 것을 알 수 있다. 구체적으로, 실험예 1과 실험예 3을 비교하면, 소스 및 드레인이 제2 방향(Y)을 따라 배열된 실험예 1의 드레인 전류 변동율의 크기는, 소스 및 드레인이 제1 방향(X)을 따라 배열된 실험예 3의 드레인 전류 변동율의 크기보다 작다. 또한, 실험예 2와 실험예 4를 비교하면, 소스 및 드레인이 제2 방향(Y)을 따라 배열된 실험예 2의 드레인 전류 변동율의 크기는, 소스 및 드레인이 제1 방향(X)을 따라 배열된 실험예 4의 드레인 전류 변동율의 크기보다 작다.
상술한 것처럼, 트랜지스터의 스트레스 내성은 예를 들어, 드레인 전류 변동율로 표현될 수 있다. 즉, 동일한 스트레스에 대해, 드레인 전류 변동율이 작은 트랜지스터는 드레인 전류 변동율이 큰 트랜지스터보다 스트레스 내성이 크다. 결과적으로, 경계 영역(B)이 연장되는 방향과 수직한 방향으로 소스 및 드레인이 배열된 트랜지스터의 스트레스 내성은, 경계 영역(B)이 연장되는 방향으로 소스 및 드레인이 배열된 트랜지스터의 스트레스 내성보다 클 수 있다.
이에 따라, 제2 소스 및 드레인(142b')이 제2 방향(Y)을 따라 배열된 제2 트랜지스터(142')의 스트레스 내성은, 제1 소스 및 드레인(132b')이 제1 방향(X)을 따라 배열된 제1 트랜지스터(132')의 내성보다 클 수 있다.
설계에 따라, 제1 소스 및 드레인(132b')의 배향은 자유로울 수도 있다. 즉, 스트레스 내성이 큰 제2 트랜지스터(142')를 스트레스가 많이 인가되는 경계 영역(B)에 배치하고, 제1 소스 및 드레인(132b')의 배향은 자유로울 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 스트레스가 많이 인가되는 영역에 스트레스 내성이 큰 회로 소자를 배치하여, 반도체 칩 내의 회로 소자의 특성 변화를 최소화할 수 있다.
이하에서, 도 1, 도 10 내지 도 14를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다. 도 11 내지 도 14는 도 10에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10 및 도 11을 참조하면, 제1 반도체 칩(100)을 제공한다(S10).
이 때, 제1 반도체 칩(100)을 제공하는 것은, 제1 영역(I), 제2 영역(II) 및 경계 영역(B)을 정의하는 것을 포함할 수 있다. 구체적으로, 제1 반도체 칩(100) 상에 적층될 제2 반도체 칩(도 1의 200)의 위치를 미리 특정할 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제1 반도체 칩(100) 상에 계단 형상으로 적층되어 오버행 영역을 형성하는 제2 반도체 칩(200)의 위치를 미리 특정할 수 있다.
이에 따라, 제2 반도체 칩(200)에 의해 제1 반도체 칩(100)에 인가되는 스트레스를 분석하여, 제1 영역(I), 제2 영역(II) 및 경계 영역(B)을 정의할 수 있다. 구체적으로, 제2 반도체 칩(200)의 일 측면 아래에 배치되어 스트레스가 집중되는 제1 반도체 칩(100)의 영역을 경계 영역(B)으로 정의할 수 있다. 또한, 경계 영역(B)에 인접하며 제2 반도체 칩(200)과 중첩되는 영역을 제1 영역(I)으로 정의할 수 있다. 또한, 경계 영역(B)에 인접하며 제2 반도체 칩(200)과 비중첩되는 영역을 제2 영역(II)으로 정의할 수 있다.
도 10 및 도 12를 참조하면, 제1 영역(I)에 제1 회로 소자(130)를 형성한다(S20).
제1 회로 소자(130)를 형성하는 것은, 스트레스 내성이 작은 회로 소자를 형성하는 것을 포함한다. 예를 들어, 제1 회로 소자(130)는 단결정 실리콘을 포함하는 회로 소자일 수 있다. 또한 예를 들어, 제1 회로 소자(130)는 상대적으로 긴 채널 길이를 갖는 트랜지스터일 수 있다.
도 10 및 도 13을 참조하면, 경계 영역(B)에 제2 회로 소자(140)를 형성한다(S30).
이 때, 제2 회로 소자(140)의 스트레스 내성은 제1 회로 소자(130)의 스트레스 내성보다 클 수 있다. 예를 들어, 제2 회로 소자(140)는 단결정 실리콘을 포함하지 않는 회로 소자일 수 있다. 또한 예를 들어, 제2 회로 소자(140)는 상대적으로 짧은 채널 길이를 갖는 트랜지스터일 수 있다. 또한 예를 들어, 제2 회로 소자(140)는 경계 영역(B)이 연장되는 방향과 수직한 방향으로 소스 및 드레인이 배열된 트랜지스터일 수 있다.
본 발명의 몇몇 실시예에서, 제2 회로 소자(140)는 제1 회로 소자(130)를 형성한 후에 형성되는 것으로 설명되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 회로 소자(140)는 제1 회로 소자(130)를 형성하기 전에 형성될 수도 있다. 또한, 제2 회로 소자(140)는 제1 회로 소자(130)를 형성하는 것과 동시에 형성될 수도 있다.
도 10 및 도 14를 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층한다(S40). 이에 따라, 도 1에 따른 반도체 패키지가 제조될 수 있다.
구체적으로, 제1 영역(I)과 중첩되며 제2 영역(II)과 비중첩되도록, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층할 수 있다. 이 때, 제2 반도체 칩(200)의 일 측면은 경계 영역(B) 상에 배치될 수 있다. 이에 따라, 제2 반도체 칩(200)은 경계 영역(B)의 일부 및 제1 영역(I)과 중첩되고, 경계 영역(B)의 다른 일부 및 제2 영역(II)과 비중첩될 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 스트레스가 적게 인가되는 영역에 스트레스 내성이 작은 회로 소자를 배치하고, 스트레스가 많이 인가되는 영역에 스트레스 내성이 큰 회로 소자를 배치하여, 반도체 칩 내의 회로 소자의 특성 변화를 최소화할 수 있다.
이하에서, 도 15를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 제3 회로 소자(150)를 형성하는 것을 더 포함하는 것을 제외하고는, 도 15에 따른 반도체 패키지의 제조 방법은 도 10에 따른 반도체 패키지의 제조 방법과 실질적으로 동일하다. 따라서, 차이점을 위주로 설명한다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 15를 참조하면, 제2 영역(II)에 제3 회로 소자(150)를 형성한다(S35).
이 때, 제3 회로 소자(150)의 스트레스 내성은 제1 회로 소자(130)의 스트레스 내성보다 클 수 있다. 또한, 제3 회로 소자(150)의 스트레스 내성은 제2 회로 소자(140)의 스트레스 내성보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 제3 회로 소자(150)는 제1 회로 소자(130) 및 제2 회로 소자(140)를 형성한 후에 형성되는 것으로 설명되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 회로 소자(150)는 제1 회로 소자(130) 또는 제2 회로 소자(140)를 형성하기 전에 형성될 수도 있다. 또한, 제3 회로 소자(150)는 제1 회로 소자(130) 또는 제2 회로 소자(140)를 형성하는 것과 동시에 형성될 수도 있다.
이하에서, 도 16을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 제1 회로 소자(130) 및 제2 회로 소자(140)의 스트레스 내성을 측정하는 것을 더 포함하는 것을 제외하고는, 도 16에 따른 반도체 패키지의 제조 방법은 도 10에 따른 반도체 패키지의 제조 방법과 실질적으로 동일하다. 따라서, 차이점을 위주로 설명한다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 16을 참조하면, 제1 회로 소자(130) 및 제2 회로 소자(140)를 형성하기 전에, 제1 회로 소자(130) 및 제2 회로 소자(140)의 스트레스 내성을 각각 평가한다(S15).
예를 들어, 제1 반도체 칩(100) 상에 회로 소자들을 형성하기 전에, 형성될 다양한 회로 소자들의 스트레스 내성을 각각 평가할 수 있다. 이에 따라, 스트레스 내성이 작은 회로 소자를 제1 회로 소자(130)로 정할 수 있다. 또한, 스트레스 내성이 큰 회로 소자를 제2 회로 소자(140)로 정할 수 있다. 예를 들어, 단결정 실리콘을 포함하는 회로 소자를 제1 회로 소자(130)로 정하고, 단결정 실리콘을 포함하지 않는 회로 소자를 제2 회로 소자(140)로 정할 수 있다.
제1 회로 소자(130) 및 제2 회로 소자(140)가 트랜지스터를 포함하는 경우에, 제1 회로 소자(130) 및 제2 회로 소자(140)의 스트레스 내성을 평가하는 것은, 제1 회로 소자(130) 및 제2 회로 소자(140)의 드레인 전류 변동율을 측정하는 것을 포함할 수 있다. 이에 따라, 드레인 전류 변동율이 큰 트랜지스터를 제1 회로 소자(130)로 정하고, 드레인 전류 변동율이 작은 트랜지스터를 제2 회로 소자(140)로 정할 수 있다.
예를 들어, 상대적으로 긴 채널 길이를 갖는 트랜지스터를 제1 회로 소자(130)로 정하고, 상대적으로 짧은 채널 길이를 갖는 트랜지스터를 제2 회로 소자(140)로 정할 수 있다. 또한 예를 들어, 경계 영역(B)이 연장되는 방향으로 소스 및 드레인이 배열된 트랜지스터를 제1 회로 소자(130)로 정하고, 경계 영역(B)이 연장되는 방향과 수직한 방향으로 소스 및 드레인이 배열된 트랜지스터를 제2 회로 소자(140)로 정할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 11: 본딩 패드
21, 22: 칩 패드 30: 본딩 와이어
40: 솔더볼 100: 제1 반도체 칩
200: 제2 반도체 칩 I: 제1 영역
II: 제2 영역 B: 경계 영역
130: 제1 회로 소자 140: 제2 회로 소자
150: 제3 회로 소자

Claims (10)

  1. 제1 소자 영역을 포함하는 제1 반도체 칩으로, 상기 제1 소자 영역은 제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 위치하는 경계 영역을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에, 상기 경계 영역의 일부 및 상기 제1 영역과 중첩되고, 상기 제2 영역과 비중첩되는 제2 반도체 칩을 포함하고,
    상기 제1 소자 영역은 상기 제1 영역에 배치되는 제1 회로 소자와, 상기 경계 영역에 배치되는 제2 회로 소자를 포함하고,
    상기 제2 회로 소자의 스트레스 내성(stress tolerance)은 상기 제1 회로 소자의 스트레스 내성보다 큰 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 소자 영역은 상기 제2 영역에 배치되는 제3 회로 소자를 더 포함하고,
    상기 제3 회로 소자의 스트레스 내성은 상기 제1 회로 소자의 스트레스 내성보다 큰 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제2 회로 소자는 단결정 실리콘(single crystal silicon)을 포함하지 않는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 회로 소자는 제1 트랜지스터를 포함하고,
    상기 제2 회로 소자는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 채널 길이는 상기 제2 트랜지스터의 채널 길이보다 긴 반도체 패키지.
  5. 제 1항에 있어서,
    상기 경계 영역 상의 상기 제2 반도체 칩의 일 측면은 제1 방향을 따라 연장되고,
    상기 제2 회로 소자는, 소스 및 드레인이 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 트랜지스터를 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 경계 영역 상의 상기 제2 반도체 칩의 일 측면으로부터 상기 제1 영역까지의 거리는 40μm 내지 60μm이고,
    상기 경계 영역 상의 상기 제2 반도체 칩의 일 측면으로부터 상기 제2 영역까지의 거리는 140μm 내지 160μm인 반도체 패키지.
  7. 제1 소자 영역을 포함하는 제1 반도체 칩으로, 상기 제1 소자 영역은 제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 위치하는 경계 영역을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에, 상기 경계 영역의 일부 및 상기 제1 영역과 중첩되고, 상기 제2 영역과 비중첩되는 제2 반도체 칩을 포함하고,
    상기 경계 영역 상의 상기 제2 반도체 칩의 일 측면은 제1 방향으로 연장되고,
    상기 제1 소자 영역은, 상기 경계 영역에 배치되는 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인은 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 반도체 패키지.
  8. 제1 소자 영역을 포함하는 제1 반도체 칩을 제공하되, 상기 제1 소자 영역은 제1 영역과, 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 위치하는 경계 영역을 포함하고,
    상기 제1 영역에 제1 회로 소자를 형성하고,
    상기 경계 영역에, 상기 제1 회로 소자의 스트레스 내성보다 큰 스트레스 내성을 갖는 제2 회로 소자를 형성하고,
    상기 제1 반도체 칩 상에, 상기 경계 영역의 일부 및 상기 제1 영역과 중첩되고, 상기 제2 영역과 비중첩되는 제2 반도체 칩을 적층하는 것을 포함하는 반도체 패키지의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 반도체 칩을 제공하는 것은, 상기 제2 반도체 칩에 의해 상기 제1 반도체 칩에 인가되는 스트레스를 분석하여, 상기 경계 영역을 정의하는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 회로 소자 및 상기 제2 회로 소자를 형성하기 전에, 상기 제1 회로 소자 및 상기 제2 회로 소자의 스트레스 내성을 각각 평가하는 것을 더 포함하는 반도체 패키지의 제조 방법.
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