KR100818083B1 - 적층형 패키지 - Google Patents

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Abstract

개시된 적층형 패키지는, 리드 프레임 상하에 다수의 칩이 적층되고, 리드 프레임의 이너 리드와 다수의 칩 각각이 와이어 본딩되며, 다수의 칩과 와이어를 외부로부터 보호하기 위하여 리드 프레임 상에 마련된 몰딩층 및 이너 리드가 외부로 노출되도록 몰딩층에 콘택홀이 형성된 서브 스택 패키지와, 콘택홀에 충진된 전도성 부재와, 서브 스택 패키지 상에 실장된 다수의 서브 칩과, 다수의 서브 칩 각각과 전도성 부재를 전기적으로 연결하는 서브 와이어 및 다수의 서브 칩과 서브 와이어를 밀봉하는 서브 몰딩층을 포함함으로써, 칩 스택 적층형 패키지와 패키지 스택 적층형 패키지의 혼합에 의해 전체적인 두께의 소폭 증가와 더불어 높은 칩 덴서티를 얻을 수 있는 효과를 제공한다.

Description

적층형 패키지{Stack type package}
도 1a 및 도 1b는 종래 적층형 패키지를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 서브 스택 패키지를 나타낸 단면도,
도 3은 도 2의 서브 스택 패키지를 이용한 적층형 패키지를 나타낸 단면도,
도 4는 도 2의 서브 스택 패키지를 이용한 또 다른 적층형 패키지를 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
100... 적층형 패키지 110... 서브 스택 패키지
111... 칩 112... 리드 프레임
113... 와이어 114... 몰딩층
115... 콘택홀 116... 전도성 부재
본 발명은 적층형 패키지에 관한 것으로서, 특히 전체 두께가 얇으면서 높은 밀도를 가진 적층형 패키지에 관한 것이다.
반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 다이를 실제 전자 부 품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격으로부터 보호되도록 밀봉 포장한 것을 말하며, 최근 고용량, 고집적, 초소형화된 반도체 제품에 대한 요구에 부응하기 위해 다양한 반도체 패키지들이 개발되고 있다.
이러한 반도체 패키지 중 칩의 덴서티를 높이기 위하여 도 1a와 같이 칩(11)을 다수개 적층하는 적층형 패키지(10)와, 도 1b와 같이 패키지(20a)를 다수개 적층하는 적층형 패키지(20)가 출현하였다.
그런데, 칩(11)을 다수개 적층하는 적층형 패키지(10)의 경우 적층된 칩(11) 각각과 리드 프레임(12) 사이의 와이어(13) 본딩 시, 다수의 와이어(13) 사이에 쇼트 등이 발생되어 적층되는 칩(11)의 수가 제한되어 높은 덴서티(density)를 얻는데 한계가 있는 문제점이 있고, 다수의 패키지(20a)를 적층하여 적층형 패키지(20)의 경우, 덴서티 향상에 한계는 없으나 초소형화되어 가는 추세에 반하게 적층형 패키지(20)의 두께가 증가되어 대형화되는 문제점이 있다.
미설명 부호 14,24는 몰딩층, 21은 칩, 22는 리드 프레임, 23은 와이어이다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 패키지의 두께 증가를 억제하면서, 높은 덴서티를 얻을 수 있는 개선된 적층형 패키지를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 적층형 패키지는, 리드 프레임 상하에 다수의 칩이 적층되고, 상기 리드 프레임의 이너 리드와 상기 다수의 칩 각각이 와이어 본딩되며, 상기 다수의 칩과 상기 와이어를 외부로부터 보호하기 위하여 상기 리드 프레임 상에 마련된 몰딩층 및 상기 이너 리드가 외부로 노출되도록 상기 몰딩층에 콘택홀이 형성된 서브 스택 패키지; 상기 콘택홀에 충진된 전도성 부재;
상기 서브 스택 패키지 상에 실장된 다수의 서브 칩; 상기 다수의 서브 칩 각각과 상기 전도성 부재를 전기적으로 연결하는 서브 와이어; 및 상기 다수의 서브 칩과 상기 서브 와이어를 밀봉하는 서브 몰딩층을 포함한 것이 바람직하다.
여기서, 상기 콘택홀은 상기 몰딩층의 상부 및 하부 중 적어도 어느 한 측에는 형성된 것이 바람직하다.
또한, 상기 다수의 서브 칩은 상기 서브 스택 패키지의 상부 및 하부 중 적어도 어느 한 측에는 적층된 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 서브 스택 패키지를 나타낸 단면도이고, 도 3은 도 2의 서브 스택 패키지를 이용한 적층형 패키지를 나타낸 단면도이고, 도 3은 도 2의 서브 스택 패키지를 이용한 또 다른 적층형 패키지를 나타낸 단면도이다.
도면을 참조하면, 적층형 패키지(100)는 서브 스택 패키지(110)와, 전도성 부재(116)와, 다수의 서브 칩(111a)과 다수의 서브 와이어(113a) 및 서브 몰딩층(114a)을 포함한다.
서브 스택 패키지(110)는 다수의 칩이 리드 프레임 상하에 적층된 칩 적층 패키지의 일종으로, 리드 프레임(112)과, 이 리드 프레임(112) 상하부에 적층된 다수의 칩(111)과, 리드 프레임(112)과 다수의 칩(111) 각각을 연결하는 와이어(113) 및 다수의 칩(111)과 와이어(113)를 외부로부터 보호하기 위하여 리드 프레임(112) 상에 마련된 몰딩층(114)을 포함한다.
여기서, 몰딩층(114)에는 리드 프레임(112)의 이너 리드(112a)가 노출되도록 콘택홀(115)이 형성된다.
이 콘택홀(115)은 리드 프레임(112) 상부의 몰딩층(114)에만 형성될 수도 있고, 상부 및 하부 양 방향에 형성될 수도 있다.
이 콘택홀(115)에는 전도성 부재(116)가 충진된 후, 경화된다.
다수의 서브 칩(111a)은 서브 스택 패키지(110)의 몰딩층(114) 상에 실장되는데, 이때 몰딩층(114) 상부 또는 하부에만 실장될 수도 있고, 상부 및 하부 양측에 모두 실장될 수도 있다.
상하부 양측에 다수의 서브 칩(111a)이 실장되기 위하여는 콘택홀(115)이 몰딩층(114) 상하부에 모두 형성된 후, 이 콘택홀(115) 모두에 전도성 부재(116)가 충진 경화되어야 한다.
그리고 서브 와이어(113a)는 서브 스택 패키지(110) 상에 실장된 다수의 서브 칩(111a)과 콘택홀(115)을 전기적으로 연결하기 위한 것이다.
서브 몰딩층(114a)은 서브 스택 패키지(110) 상에 실장된 다수의 서브 칩(111a)과 다수의 서브 와이어(113a)를 외부 환경으로부터 보호하기 위하여 서브 스택 패키지(110)의 몰딩층(114) 상에 마련된다.
이와 같은 구조의 적층형 패키지(100)에 의하면, 서브 스택 패키지(110)에 포함된 다수의 칩(111)과, 이 서브 스택 패키지(110) 상에 실장된 다수의 서브 칩(111a)에 의하여 칩의 덴서티를 높일 수 있을 뿐만 아니라, 종래와 같이 칩의 덴서티 증가에 비례하여 패키지의 두께가 증가되던 것을, 칩의 덴서티 대비 전체적인 적층형 패키지의 두께를 줄일 수 있게 된다.
상술한 바와 같이 본 발명의 적층형 패키지에 의하면, 이너 리드와 콘택되도록 몰딩층에 콘택홀을 형성한 후, 이 콘택홀에 전도성 부재를 충진시켜 전기적 연결을 함으로써, 칩 스택 적층형 패키지와 패키지 스택 적층형 패키지의 혼합에 의해 전체적인 두께의 소폭 증가와 더불어 높은 칩 덴서티를 얻을 수 있는 효과를 제공한다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (3)

  1. 리드 프레임 상하에 적층 된 칩들, 상기 리드 프레임의 이너 리드와 상기 각 칩들과 와이어 본딩되는 와이어들, 상기 칩들과 상기 와이어들을 보호하기 위하여 상기 리드 프레임, 상기 칩들 및 상기 와이어들을 몰딩하며 상기 이너 리드의 일부를 노출하는 콘택홀이 형성된 몰딩층을 갖는 서브 스택 패키지;
    상기 콘택홀 내에 형성된 전도성 부재;
    상기 서브 스택 패키지의 상기 몰딩층 상에 적층 된 다수의 서브 칩들;
    상기 몰딩층 상에 적층 된 상기 각 서브 칩과 상기 전도성 부재를 전기적으로 직접 연결하는 서브 와이어; 및
    상기 서브 칩과 상기 서브 와이어를 밀봉하는 서브 몰딩층을 포함하는 적층형 패키지.
  2. 제1항에 있어서,
    상기 콘택홀은 상기 리드 프레임의 상부에 대응하는 상기 몰딩층의 상부 및 상기 상부와 대향 하는 상기 몰딩층의 하부 중 적어도 어느 한 측에는 형성된 것을 특징으로 하는 적층형 패키지.
  3. 제1항에 있어서,
    상기 서브 칩들은 상기 서브 스택 패키지의 상기 몰딩층의 상부 및 상기 상부와 대향 하는 하부 중 적어도 어느 한 측에 적층된 것을 특징으로 하는 적층형 패키지.
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