KR20080101209A - 적층 반도체 패키지 - Google Patents

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KR20080101209A
KR20080101209A KR1020070047648A KR20070047648A KR20080101209A KR 20080101209 A KR20080101209 A KR 20080101209A KR 1020070047648 A KR1020070047648 A KR 1020070047648A KR 20070047648 A KR20070047648 A KR 20070047648A KR 20080101209 A KR20080101209 A KR 20080101209A
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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 일면에 제 1본딩 패드들이 배열된 제 1반도체 칩, 일면에 제 2본딩 패드들이 배열되고, 이면이 제 1반도체 칩의 이면에 부착되며, 제 1반도체 칩에 한개이상 적층되는 제 2반도체 칩, 제 1본딩 패드들과 대응하여 윈도우가 형성되고, 윈도우를 통해 제 1본딩 패드들이 노출되도록 상부면에 제 1반도체 칩의 일면이 부착되며, 하부면에 제 1본딩 패드들과 전기적으로 연결되는 제 1전극 단자들 및 제 1전극 단자들과 전기적으로 연결되는 볼 랜드들이 배열되고, 상부면에 제 2본딩 패드들 및 제 1전극 단자들과 전기적으로 연결되는 제 2전극 단자들이 배열되는 기판, 윈도우를 통해 제 1본딩 패드와 제 1전극 단자를 전기적으로 연결시키는 제 1도전성 와이어 및 제 2본딩 패드와 제 2전극 단자를 전기적으로 연결시키는 제 2도전성 와이어를 포함하는 연결부, 제 1반도체 칩, 제 2반도체 칩 및 제 2도전성 와이어를 포함하는 기판의 상부면 및 제 1도전성 와이어, 윈도우 및 제 1전극 단자를 포함하는 기판의 하부면 일부분을 감싸 보호하는 밀봉부를 포함한다.
제 1반도체 칩, 제 2반도체 칩, 기판, 윈도우

Description

적층 반도체 패키지{STACK SEMICONDUCTOR PACKAGE}
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 2는 본 발명에 의한 적층 반도체 패키지의 기판 단면도이다.
도 3은 도 2에 도시된 기판의 상부면에 제 1반도체 칩이 실장된 단면도이다.
도 4는 도 3에 도시된 제 1반도체 칩에 제 2반도체 칩이 적층된 상태를 나타낸 단면도이다.
도 5는 도 4에 도시된 제 2반도체 칩에 제 3반도체 칩이 적층된 상태를 나타낸 단면도이다.
본 발명은 적층 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 두께가 얇으면서 동일한 공간 내에 와이어 본딩되는 도전성 와이어의 수를 감소시켜 도전성 와이어들 간의 쇼트를 방지한 적층 반도체 패키지에 관한 것이다.
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순 히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있으며, 매우 다양한 종류의 반도체 패키지가 개발되고 있다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되고 있으며, 상술한 요구를 만족시키는 방법 중 하나는 여러개의 반도체 칩들을 기판 상에 수직으로 적층하여 적층 반도체 패키지를 만드는 것이다.
그러나, 동일한 크기를 갖는 반도체 칩을 기판 상에 복수개 적층시키고, 도전성 와이어를 이용하여 반도체 칩에 형성된 본딩 패드 및 기판 상에 형성된 전극 단자들을 전기적으로 연결시켜 상술한 적층 반도체 패키지를 제조하는 경우, 상부 반도체 칩이 하부 반도체 칩에 본딩된 도전성 와이어와 접촉되는 것을 방지하기 위해 하부 반도체 칩과 상부 반도체 칩 사이에 이격 공간을 만들어주는 스페이서가 설치된다. 이로 인해 적층 반도체 패키지의 전체 높이가 증가되는 문제점이 있다.
또한, 동일한 공간, 즉 기판 상에 형성된 하나의 전극 단자에 반도체 칩의 적층 개수 만큼의 도전성 와이어가 본딩되기 때문에 위/아래에 위치한 도전성 와이어들 간에 서로 접촉되어 전기적으로 쇼트되는 문제점이 발생된다.
본 발명의 목적은 동일한 공간 내에 본딩되는 도전성 와이어의 수를 감소시키고, 두께를 박형화시킨 적층 반도체 패키지를 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위한 반도체 패키지는 일면에 제 1본딩 패드들이 배열된 제 1반도체 칩, 일면에 제 2본딩 패드들이 배열되고, 이면이 상기 제 1반도체 칩의 이면에 부착되며, 상기 제 1반도체 칩에 한개이상 적층되는 제 2반도체 칩, 상기 제 1본딩 패드들과 대응하여 윈도우가 형성되고, 상기 윈도우를 통해 상기 제 1본딩 패드들이 노출되도록 상부면에 상기 제 1반도체 칩의 일면이 부착되며, 하부면에 상기 제 1본딩 패드들과 전기적으로 연결되는 제 1전극 단자들 및 상기 제 1전극 단자들과 전기적으로 연결되는 볼 랜드들이 배열되고, 상부면에 상기 제 2본딩 패드들 및 상기 제 1전극 단자들과 전기적으로 연결되는 제 2전극 단자들이 배열되는 기판, 상기 윈도우를 통해 상기 제 1본딩 패드와 상기 제 1전극 단자를 전기적으로 연결시키는 제 1도전성 와이어 및 상기 제 2본딩 패드와 상기 제 2전극 단자를 전기적으로 연결시키는 제 2도전성 와이어를 포함하는 연결부, 상기 제 1반도체 칩, 상기 제 2반도체 칩 및 상기 제 2도전성 와이어를 포함하는 상기 기판의 상부면 및 상기 제 1도전성 와이어, 상기 윈도우 및 상기 제 1전극 단자를 포함하는 상기 기판의 하부면 일부분을 감싸 보호하는 밀봉부를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명한다.
적층 반도체 패키지
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명에 의한 적층 반도체 패키지(200)는 일면에 본딩 패드들이 배열된 제 1, 제 2 및 제 3반도체 칩(110, 120, 130), 제 1 내지 제 3반도체 칩(110, 120, 130)들이 적층되는 기판(140), 제 1 내지 제 3반도체 칩(110, 120, 130)들과 기판(140)을 전기적으로 연결시키는 연결부(150), 제 1 내지 제 3반도체 칩(110, 120, 130)들 및 연결부(150)를 포함한 기판(140)의 일부분을 감싸는 밀봉부(160) 및 외부 접속 단자로 사용되는 솔더 볼(170)들을 포함한다.
제 1 내지 제 3반도체 칩(110, 120, 130)은 순도 높은 실리콘 웨이퍼 상에 형성되며, 각각의 반도체 칩(110, 120, 130)의 내부에는 데이터를 저장하고 처리하기 위한 회로부(circuit portion; 도시 안됨)들이 형성된다. 그리고, 각각의 반도체 칩(110, 120, 130)의 일면에는 회로부들과 전기적으로 연결된 본딩 패드(112, 122, 132)들이 배열된다.
바람직하게, 제 1반도체 칩(110)의 크기와 제 2반도체 칩(120)의 크기는 동일하다. 제 1반도체 칩(110)은 접착부재(102)를 매개로 기판(140)의 상부면에 부착되는데, 본딩 패드(112)들이 배열된 제 1반도체 칩(110)의 일면이 기판(140)의 상부면과 마주보도록 부착된다.
그리고, 제 2반도체 칩(120)은 접착부재(104)를 매개로 제 1반도체 칩(110)의 이면, 즉 본딩 패드(112)들이 배열된 일면과 대향되는 면에 부착되는데, 제 2반도체 칩(120)의 이면이 제 1반도체 칩(110)의 이면과 마주보도록 부착된다.
제 3반도체 칩(130)은 접착부재(106)를 매개로 제 2반도체 칩(120)의 일면, 즉 본딩 패드(122)들이 배열된 면에 부착되는데, 제 3반도체 칩(130)의 이면이 제 2반도체 칩(120)의 일면과 마주보도록 부착된다.
상술한 바와 같이 본딩 패드(122)들이 배열된 제 2반도체 칩(120)의 일면에 제 3반도체 칩(130)이 부착되기 때문에 본 발명에 의한 제 3반도체 칩(130)의 크기는 제 2반도체 칩(120)의 크기보다 작아야 한다.
도 2는 본 발명에 의한 적층 반도체 패키지의 기판 단면도이다.
도 1 및 도 2를 참조하면, 제 1 내지 제 3반도체 칩(110, 120, 130)이 부착되는 기판(140)에는 제 1반도체 칩(110)의 본딩 패드(112)들을 기판(140)의 하부면으로 노출시키기 위한 윈도우(142), 연결부(150)에 의해 제 1반도체 칩(110)의 본딩 패드(112)들과 전기적으로 연결되는 제 1전극 단자(144)들, 연결부(150)에 의해 제 2 및 제 3반도체 칩(120, 130)의 본딩 패드(122, 132)들과 전기적으로 연결되는 제 2전극 단자(146) 및 솔더 볼(170)이 접속되고 제 1 및 제 2전극 단자(144, 146)들과 전기적으로 연결되는 볼 랜드(148)들이 형성된다.
윈도우(142)는 제 1반도체 칩(110)의 본딩 패드(112)들과 대응하여 제 1반도체 칩(110)의 본딩 패드(112)들이 배열된 방향으로 길게 형성된다. 제 1전극 단자(144)들 및 볼 랜드(148)들은 기판(140)의 하부면에 배열되는데, 제 1전극 단자(144)들은 윈도우(142)로부터 이격되어 윈도우(142)의 안쪽에 위치하며, 제 1반도체 칩(110)의 본딩 패드(112)들이 배열된 방향으로 배열된다.
볼 랜드(148)들은 제 1전극 단자(144)들과 이격되어 윈도우(142)의 안쪽, 즉 도 1에 도시된 바와 같이 서로 대향되는 방향에 위치한 윈도우(142)들 사이에 복수개의 열과 행으로 배열된다. 바람직하게는 볼 랜드(148)들은 윈도우(142)의 안쪽과 함께 윈도우(142)의 바깥쪽, 즉 기판(140)의 가장자리와 윈도우(142) 사이에 배열될 수도 있다. 볼 랜드(148)들은 기판(140)의 하부면에 형성된 회로 패턴(도시 안됨)들에 의해 제 1전극 단자(144)들과 전기적으로 연결된다.
제 2 전극 단자(146)들은 제 1반도체 칩(110)의 측면으로부터 이격되어 기판(140)의 상부면 가장자리, 즉 윈도우(142)와 기판(140)의 가장자리 사이에 배열되며, 제 2 및 제 3반도체 칩(120, 130)의 본딩 패드(122, 132)들이 배열된 방향으로 배열된다. 제 2전극 단자(146)들은 기판(140)의 하부면과 상부면을 연결시키는 비아홀(도시 안됨) 및 기판(140)의 상부면에 형성된 회로 패턴들에 의해 제 1전극 단자(144)들과 전기적으로 연결된다.
다시 도 1을 참조하면, 연결부(150)는 윈도우(142)를 통해 제 1반도체 칩(110)의 본딩 패드(112)들과 제 1전극 단자(144)들을 전기적으로 연결시키는 제 1도전성 와이어(152), 제 2반도체 칩(120)의 본딩 패드(122)들과 제 2전극 단자(146)들을 전기적으로 연결시키는 제 2도전성 와이어(154) 및 제 3반도체 칩(130)의 본딩 패드(132)들과 제 2전극 단자들을 전기적으로 연결시키는 제 3도전성 와이어(156)를 포함한다.
밀봉부(160)는 제 1 내지 제 3반도체 칩(110, 120, 130), 제 2도전성 와이어(154) 및 제 3도전성 와이어(156)를 포함하는 기판(140)의 상부면 전체 및 제 1도전성 와이어(152), 윈도우(142) 및 제 1전극 단자(144)를 포함하는 기판(140)의 하부면 일부분을 감싸 제 1내지 제 3반도체 칩(110, 120, 130), 제 1내지 제 3도전성 와이어(152, 154, 156), 제 1 및 제 2전극 단자(144, 142)들을 외부 환경으로부 터 보호한다.
솔더 볼(170)는 적층 반도체 패키지(200)가 최종적으로 실장되는 메모리 모듈과 반도체 패키지(200)를 전기적으로 연결시키는 것으로, 구형상의 솔더로 형성되며, 기판(140)의 하부면에 배열된 볼 랜드(148)에 접속된다.
도 1 내지 도 5를 참조하여 본 발명에 의한 적층 반도체 패키지의 제조 방법에 대해 설명하면 다음과 같다.
도 3은 도 2에 도시된 기판의 상부면에 제 1반도체 칩이 실장된 단면도이다.
도 2 및 도 3을 참조하면, 도 2에 도시된 기판(140)의 상부면에 접착부재(102)를 개재하여 제 1반도체 칩(110)을 부착하는데, 본딩 패드(112)들이 배열된 제 1반도체 칩(110)의 일면이 기판(140)의 상부면과 마주보도록 위치시킨다. 그리고, 제 1반도체 칩(110)의 일면에 형성된 본딩 패드(112)들이 윈도우(142)를 통해 기판(110)의 하부면으로 노출될 수 있도록 윈도우(142)와 본딩 패드(112)들을 정렬시킨다.
이후, 연결부(150), 즉 제 1도전성 와이어(152)를 이용하여 제 1반도체 칩(110)과 기판(140)을 전기적으로 연결시키는데, 제 1도전성 와이어(152)의 일단은 제 1반도체 칩(110)의 본딩 패드(112)들에 접속된다. 그리고, 제 1도전성 와이어(152)는 윈도우(142)를 통해 기판(140)의 하부면 쪽으로 노출되어 제 1도전성 와이어(152)의 타단은 기판(140)의 하부면에 형성된 제 1전극 단자(144)에 접속된다.
도 4는 도 3에 도시된 제 1반도체 칩에 제 2반도체 칩이 적층된 상태를 나타낸 단면도이다.
도 4를 참조하면, 이후, 제 1반도체 칩(110)의 이면에 접착부재(104)를 개재하여 제 2반도체 칩(120)을 부착하는데, 본딩 패드(122)들이 배열되지 않은 제 2반도체 칩(120)의 이면이 제 1반도체 칩(110)의 이면과 마주보도록 부착시킨다. 바람직하게, 제 2반도체 칩(120)의 크기는 제 1반도체 칩(110)의 크기와 동일하다.
이어, 제 2도전성 와이어(154)를 이용하여 제 2반도체 칩(120)과 기판(140)을 전기적으로 연결시키는데, 제 2도전성 와이어(154)의 일단은 제 2반도체 칩(120)의 본딩 패드(112)에 접속되고, 제 2도전성 와이어(154)의 타단은 기판(140)의 상부면에 배열된 제 2전극 단자(146)에 접속된다.
이와 같이 제 1반도체 칩(110)은 기판(140)의 하부면에 형성된 제 1전극 패드(144)과 기적으로 연결되고, 제 2반도체 칩(120)은 기판(140)의 상부면에 형성된 제 2전극 패드(146)과 전기적으로 연결되면, 크기가 서로 동일한 제 1반도체 칩(110) 및 제 2반도체 칩(120) 사이에 연결부(150)를 형성할 공간을 마련하는 스페이서를 설치하지 않아도 된다. 따라서, 적층 반도체 패키지(200)의 두께를 줄일 수 있다.
또한, 동일한 공간내에 제 1도전성 와이어(152) 및 제 2도전성 와이어(154)가 존재하지 않기 때문에 제 1 및 제 2도전성 와이어(152, 154)들 간의 전기적 쇼트를 방지할 수 있다.
도 5는 도 4에 도시된 제 2반도체 칩에 제 3반도체 칩이 적층된 상태를 나타낸 단면도이다.
이와 같이 제 1반도체 칩(110)의 이면에 제 2반도체 칩(120)이 적층되면, 접 착부재(106)를 개재하여 제 2반도체 칩(120)보다 크기가 작은 제 3반도체 칩(130)을 본딩 패드(122)들이 배열된 제 2반도체 칩(120)의 일면에 부착시킨다. 이때, 본딩 패드(132)들이 형성되지 않은 제 3반도체 칩(130)의 이면이 제 2반도체 칩(120)의 일면에 접착된다.
이어, 제 3도전성 와이어(156)를 이용하여 제 3반도체 칩(130)과 기판(140)을 전기적으로 연결시키는데, 제 3도전성 와이어(156)의 일단은 제 3반도체 칩(130)의 본딩 패드(132)에 접속되고, 제 3도전성 와이어(156)의 타단은 기판(140)의 상부면에 배열된 제 2전극 단자(146)에 접속된다.
이후, 몰딩 수지를 이용하여 도 1에 도시된 바와 같이 제 1 내지 제 3반도체 칩(110, 120, 130), 제 2도전성 와이어(154) 및 제 3도전성 와이어(156)를 포함하는 기판(140)의 상부면 전체 및 제 1도전성 와이어(152), 윈도우(142) 및 제 1전극 단자(144)를 포함하는 기판(140)의 하부면 일부분을 감싸 제 1내지 제 3반도체 칩(110, 120, 130), 제 1내지 제 3도전성 와이어(152, 154, 156), 제 1 및 제 2전극 단자(144, 142)들을 외부 환경으로부터 보호하는 밀봉부를 형성한다.
이어, 기판(140)의 하부면에 형성된 볼 랜드(148)에 솔더 볼(170)을 접착시켜 적층 반도체 패키지(200)가 최종적으로 실장되는 메모리 모듈과 반도체 패키지(200)를 전기적으로 연결시키는 외부 접속 단자를 형성함으로써, 본 발명에 의한 적층 반도체 패키지(200)를 완성한다.
이상, 본 발명은 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 서로 동일한 크기를 갖는 2개의 반도체 칩들 중 어느 하나의 반도체 칩은 기판에 형성된 윈도우를 통해 기판의 하부면에 형성된 제 1전극 패드에 전기적으로 연결시키고, 나머지 하나의 반도체 칩은 기판의 상부면에 형성된 제 1전극 패드에 전기적으로 연결하면, 서로 적층되는 반도체 칩들 사이에 스페이서가 설치되지 않으므로 적층 반도체 패키지의 두께를 박형화시킬 수 있다.
또한, 동일한 공간 내에 본딩되는 도전성 와이어의 수가 감소되어 위/아래에 위치한 도전성 와이어들 간의 전기적 쇼트를 방지할 수 있어 제품의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 일면에 제 1본딩 패드들이 배열된 제 1반도체 칩;
    일면에 제 2본딩 패드들이 배열되고, 이면이 상기 제 1반도체 칩의 이면에 부착되며, 상기 제 1반도체 칩에 한개이상 적층되는 제 2반도체 칩;
    상기 제 1본딩 패드들과 대응하여 윈도우가 형성되고, 상기 윈도우를 통해 상기 제 1본딩 패드들이 노출되도록 상부면에 상기 제 1반도체 칩의 일면이 부착되며, 하부면에 상기 제 1본딩 패드들과 전기적으로 연결되는 제 1전극 단자들 및 상기 제 1전극 단자들과 전기적으로 연결되는 볼 랜드들이 배열되고, 상부면에 상기 제 2본딩 패드들 및 상기 제 1전극 단자들과 전기적으로 연결되는 제 2전극 단자들이 배열되는 기판;
    상기 윈도우를 통해 상기 제 1본딩 패드와 상기 제 1전극 단자를 전기적으로 연결시키는 제 1도전성 와이어 및 상기 제 2본딩 패드와 상기 제 2전극 단자를 전기적으로 연결시키는 제 2도전성 와이어를 포함하는 연결부;
    상기 제 1반도체 칩, 상기 제 2반도체 칩 및 상기 제 2도전성 와이어를 포함하는 상기 기판의 상부면 및 상기 제 1도전성 와이어, 상기 윈도우 및 상기 제 1전극 단자를 포함하는 상기 기판의 하부면 일부분을 감싸 보호하는 밀봉부를 포함하는 적층 반도체 패키지.
  2. 제 1항에 있어서, 상기 제 1반도체 칩의 크기와 상기 제 2반도체 칩의 크기 는 동일한 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1항에 있어서, 상기 제 2전극 단자는 상기 윈도우와 상기 기판의 가장자리 사이에 배열되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1항에 있어서, 상기 제 2반도체 칩의 일면에는 상기 제 2반도체 칩의 크기보다 크기가 작으며 일면에 제 3본딩 패드들이 배열되는 제 3반도체 칩이 적어도 1개이상 적층되는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 4항에 있어서, 상기 연결부는 상기 제 3본딩 패드 및 상기 제 2전극 단자를 전기적으로 연결시키는 제 3도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1항에 있어서, 상기 볼 랜드에는 외부 접속 단자로 사용되는 솔더 볼이 접속되는 것을 특징으로 하는 반도체 패키지.
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