KR20080114034A - 적층 반도체 패키지 - Google Patents

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KR20080114034A
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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 상부면에 전극 단자들이 배열되고, 하부면에 전극 단자들과 전기적으로 연결된 접속 패드들이 배열된 실장 기판; 실장 기판의 상부에 적층되고, 서로 대향되는 상부면 가장자리에 제 1본딩 패드들이 배열된 홀수 번째 적층 반도체 칩; 제 1본딩 패드들과 대응하여 상부면 가장자리에 제 2본딩 패드들이 배열되고, 서로 대향되는 가장자리에 위치한 제 1 본딩 패드 및 제 2본딩 패드들이 교대로 노출되도록 홀수 번째 반도체 칩들 사이에 기울기를 가지고 홀수 번째 반도체 칩들과 어긋나게 적층되는 짝수 번째 적층 반도체 칩; 홀수 번째 적층 반도체 칩과 짝수 번째 적층 반도체 칩들 사이에 배치되어 홀수 및 짝수 번째 적층 반도체 칩을 접착시키는 접착부재; 홀수 번째 적층 반도체 칩의 제 1본딩 패드들과 짝수 번째 적층 반도체 칩의 제 2본딩 패드들 각각을 상기 전극 단자에 연결시키는 도전성 와이어; 및 홀수 번째 적층 반도체 칩, 짝수 번째 적층 반도체 칩 및 도전성 와이어를 포함하는 실장기판의 상부면을 감싸 보호하는 밀봉부를 포함한다.
실장 기판, 홀수 번째 적층 반도체 칩, 짝수 번째 적층 반도체 칩, 기울기

Description

적층 반도체 패키지{STACK SEMICONDUCTOR PACKAGE}
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 2는 도 1에 도시된 실장기판의 상부면에 제 1반도체 칩이 실장된 단면도이다.
도 3은 도 2에 도시된 제 2접착부재 위에 제 2반도체 칩이 적층된 상태를 나타낸 단면도이다.
도 4는 도 3에 도시된 제 2반도체 칩에 제 2접착부재를 개재하여 제 3반도체 칩을 적층시킨 상태를 나타낸 단면도이다.
도 5는 도 4의 상부면에 밀봉부를 형성한 단면도이다.
본 발명은 적층 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 실장부재 상에 적층되는 반도체 칩들의 경사지게 적층 시킴과 아울러 일측 가장자리가 노출되도록 반도체 칩들을 서로 엇갈리게 배치하여 반도체 칩들의 적층 두께를 줄인 적층 반도체 패키지에 관한 것이다.
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩 을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있으며, 매우 다양한 종류의 반도체 패키지가 개발되고 있다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되고 있으며, 상술한 요구를 만족시키는 방법 중 하나는 여러개의 반도체 칩들을 기판 상에 수직으로 적층하여 적층 반도체 패키지를 만드는 것이다.
그러나, 동일한 크기를 갖는 반도체 칩을 기판 상에 복수개 적층시키고, 도전성 와이어를 이용하여 반도체 칩에 형성된 본딩 패드 및 기판 상에 형성된 전극 단자들을 전기적으로 연결시켜 상술한 적층 반도체 패키지를 제조하는 경우, 상부 반도체 칩이 하부 반도체 칩에 본딩된 도전성 와이어와 접촉되는 것을 방지하기 위해 하부 반도체 칩과 상부 반도체 칩 사이에 이격 공간을 만들어주는 스페이서가 설치된다. 이로 인해 적층 반도체 패키지의 전체 높이가 증가되고, 두께가 얇은 반도체 패키지를 제작할 경우 반도체 칩의 적층이 불가능한 경우도 발생되는 문제점이 있다.
본 발명의 목적은 적층되는 반도체 칩의 전체 높이를 줄여 두께를 박형화시 킨 적층 반도체 패키지를 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위한 적층 반도체 패키지는 상부면에 전극 단자들이 배열되고, 하부면에 상기 전극 단자들과 전기적으로 연결된 접속 패드들이 배열된 실장 기판; 상기 실장 기판의 상부에 적층되고, 서로 대향되는 상부면 가장자리에 제 1본딩 패드들이 배열된 홀수 번째 적층 반도체 칩; 제 1본딩 패드들과 대응하여 상부면 가장자리에 제 2본딩 패드들이 배열되고, 서로 대향되는 가장자리에 위치한 상기 제 1 본딩 패드 및 상기 제 2본딩 패드들이 교대로 노출되도록 상기 홀수 번째 반도체 칩들 사이에 기울기를 가지고 상기 홀수 번째 반도체 칩들과 어긋나게 적층되는 짝수 번째 적층 반도체 칩; 상기 홀수 번째 적층 반도체 칩과 상기 짝수 번째 적층 반도체 칩들 사이에 배치되어 상기 홀수 및 짝수 번째 적층 반도체 칩을 접착시키는 접착부재; 상기 홀수 번째 적층 반도체 칩의 제 1본딩 패드들과 상기 짝수 번째 적층 반도체 칩의 제 2본딩 패드들 각각을 상기 전극 단자에 연결시키는 도전성 와이어; 및 상기 홀수 번째 적층 반도체 칩, 상기 짝수 번째 적층 반도체 칩 및 상기 도전성 와이어를 포함하는 상기 실장기판의 상부면을 감싸 보호하는 밀봉부를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명한다.
적층 반도체 패키지
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명에 의한 적층 반도체 패키지(200)는 실장기판(110), 상부면에 본딩 패드들(120a, 120b)이 배열되고 실장기판(110)의 상부면에 적어도 2개이상 적층되는 반도체 칩들(120), 반도체 칩들(120) 및 실장기판(110)을 상호 접착시키는 제 1접착부재(130), 반도체 칩들(120)을 상호 접착시키는 제 2접착부재(135), 반도체 칩들(120)과 실장기판(110)을 전기적으로 연결시키는 도전성 와이어들(140), 반도체 칩들(120) 및 도전성 와이어들(140)을 감싸 보호하는 밀봉부(150) 및 외부 접속 단자로 사용되는 솔더 볼(160)들을 포함한다.
실장기판(110)은 전극 단자(112)들, 회로배선(도시 안됨)들 및 볼 랜드(114)들이 인쇄된 인쇄회로기판, 또는 반도체 칩(120)들이 부착되는 다이 패드(도시 안됨) 및 다이 패드의 주변에 배열되며 외부 접속 단자로 사용되는 리드(도시 안됨)들을 구비한 리드 프레임(도시 안됨)이다.
이하, 첨부된 도면에 도시된 인쇄회로기판을 예로 들어 실장기판을 설명하기로 한다.
실장기판(110)의 상부면에는 반도체 칩들(120)이 실장되는 칩 실장 영역(도시 안됨)이 마련되고, 칩 실장 영역의 주위에는 본딩 패드와 전기적으로 연결되는 전극 단자(112)들이 본딩 패드들과 대응되는 방향으로 배열된다.
그리고, 실장 기판(110)의 하부면에는 솔더 볼(160)이 접속되는 볼 랜드(114)들이 배열되는데, 볼 랜드(114)들은 실장기판(110)에 형성된 회로패턴들 및 비아홀(도시 안됨)들에 의해 실장기판(110)의 상부면에 형성된 전극 단자(112)들과 전기적으로 연결된다.
반도체 칩(120)들은 순도 높은 실리콘 웨이퍼 상에 형성되며, 각각의 반도체 칩들(120)의 내부에는 데이터를 저장하고 처리하기 위한 회로부(circuit portion; 도시 안됨)들이 형성된다. 그리고, 각각의 반도체 칩(120)의 상부면에는 회로부들과 전기적으로 연결된 본딩 패드들(120a, 120b)이 배열된다. 바람직하게, 본딩 패드(120a, 120b)들은 반도체 칩의 상부면 중 서로 대향되는 가장자리, 예를 들어 좌측 가장자리와 우측 가장자리 각각에 배열된다. 그리고, 기판의 상부면에 적층되는 반도체 칩들(120)의 크기는 모두 동일하다.
설명의 편의상 실장기판(110) 상에 상술한 반도체 칩들(120)이 3개 적층된 것을 도시하고, 이에 대해 설명한다. 그리고, 실장기판(110)을 기준으로 첫번째에 적층된 반도체 칩을 제 1반도체 칩(122), 제 1반도체 칩(122)의 상부면에 적층된 반도체 칩을 제 2반도체 칩(124), 제 2반도체 칩(124)의 상부면에 적층된 반도체 칩을 제 3반도체 칩(126)이라 한다.
제 1반도체 칩(122)은 제 1접착부재(130)를 매개로 실장기판(110)의 상부면에 부착되는데, 본딩 패드(122a, 122b)들이 배열되지 않은 제 1반도체 칩(122)의 하부면이 실장기판(110)과 평행하게 부착된다.
제 2반도체 칩(124)은 제 2접착부재(136)를 매개로 제 1반도체 칩(122)의 상부면에 기울기를 가지고 비스듬하게 부착되는데, 제 2반도체 칩(124)의 우측면이 제 1반도체 칩(122)의 우측 가장자리에 형성된 본딩 패드(122b)들의 안쪽에 위치하도록 부착된다. 따라서, 제 2반도체 칩(124)의 우측면과 대향되는 제 2반도체 칩(124)의 좌측면은 제 1반도체 칩(122)의 좌측면 외부로 돌출되어 제 1반도체 칩(122)의 좌측 가장자리에 배열된 본딩 패드(122a)들을 덮는다.
바람직하게, 제 2반도체 칩(124)의 우측면에서 좌측면으로 갈수록 제 1반도체 칩(122)의 상부면과 제 2반도체 칩(124)의 하부면 사이의 간격이 점점 넓어지도록 제 2반도체 칩(124)이 기울어진다.
제 3반도체 칩(126)은 제 2접착부재(137)를 매개로 제 2반도체 칩(124)의 상부면에 부착되는데, 제 3반도체 칩(126)은 제 1반도체 칩(122)과 대응되는 위치에 제 1반도체 칩(122)과 평행이 되도록 부착된다. 따라서, 제 3반도체 칩(126)의 우측면은 제 2반도체 칩(124)의 우측면 외측으로 돌출되어 제 2반도체 칩(124)의 우측 가장자리에 배열된 본딩 패드(124b)들을 덮고, 제 3반도체 칩(126)의 좌측면은 제 2반도체 칩(124)의 좌측 가장자리에 형성된 본딩 패드(124a)들의 안쪽에 위치한다.
그리고, 상술한 바와 같이 제 2반도체 칩(124)이 기울기를 가지고 제 1반도체 칩(122)의 상부면에 비스듬하게 부착되고 제 3반도체 칩(126)은 제 1반도체 칩(122)과 평행이 되도록 부착되기 때문에 제 3반도체 칩(126)의 우측면에서 좌측면으로 갈수록 제 2반도체 칩(124)의 상부면과 제 3반도체 칩(126)의 하부면 사이의 간격은 점점 좁아진다. 미설명 부호 126a는 제 3반도체 칩(126)의 좌측 가장자리에 형성된 본딩 패드들이고, 미설명 부호 126b는 제 3반도체 칩(126)의 우측 가장자리에 형성된 본딩 패드들이다.
제 2접착부재(135)는 제 1반도체 칩(122), 제 2반도체 칩(124) 및 제 3반도 체 칩(126) 사이에 배치되어 제 1 내지 제 3반도체 칩(122, 124, 126) 각각을 일정간격 이격시킴과 아울러 서로 인접한 제 1 내지 제 3반도체 칩(122, 124, 126)들을 상호 부착시킨다. 바람직하게, 제 2접착부재(135)는 에폭시 계열로, 제 1반도체 칩(122)의 상부면에 제 2반도체 칩(124)을 비스듬하게 부착시키기 위해서 처음에는 액체 상태의 에폭시를 반도체 칩(120)들 상부면에 도포한 후 제 2접착부재(135) 상에 반도체 칩을 적층시킨 다음 경화시켜 형성한다.
바람직하게, 하부에 위치한 반도체 칩(120), 즉 제 1 또는 제 2반도체 칩(122, 124)의 본딩 패드(122a, 124b)들과 상부에 위치한 반도체 칩, 즉 제 2 또는 제 3반도체 칩(124, 126)과 오버랩되는 부분에서 제 2접착부재(136, 137)의 높이는 하부에 위치한 반도체 칩(120)의 상부면에서부터 도전성 와이어(140)의 최고 지점까지의 높이보다 높다. 이는 상부 반도체 칩(124, 126)과 도전성 와이어(140)가 접촉되어 도전성 와이어(140)들이 쇼트되는 것을 방지하기 위해서이다.
도전성 와이어(140)는 제 1 내지 제 3반도체 칩(122, 124, 126)의 본딩 패드(122a, 122b, 124a, 124b, 126a, 126b)들과 전극 단자(112)들을 전기적으로 연결시키는 것으로, 제 1반도체 칩(122)의 본딩 패드들(122a, 122b)과 전극단자(112)들을 전기적으로 연결시키는 제 1도전성 와이어(142), 제 2반도체 칩(124)의 본딩 패드(124a, 124b)들과 전극 단자(112)들을 전기적으로 연결시키는 제 2도전성 와이어(144) 및 제 3반도체 칩(126)의 본딩 패드(126a, 126b)들과 전극 단자(112)들을 전기적으로 연결시키는 제 3도전성 와이어(146)를 포함한다.
밀봉부(150)는 제 1 내지 제 3반도체 칩(122, 124, 126), 도전성 와이 어(140)를 포함하는 실장기판(110)의 상부면 전체를 감싸 제 1 내지 제 3반도체 칩(122, 124, 126), 제 1내지 제 3도전성 와이어(142, 144, 146)들을 외부 환경으로부터 보호한다.
솔더 볼(160)은 적층 반도체 패키지(200)가 최종적으로 실장되는 메모리 모듈과 반도체 패키지(200)를 전기적으로 연결시키는 것으로, 구형상의 솔더로 형성되며, 실장기판(110)의 하부면에 배열된 볼 랜드(114)에 접속된다.
도 1 내지 도 5을 참조하여 본 발명에 의한 적층 반도체 패키지의 제조 방법에 대해 설명하면 다음과 같다.
도 2는 도 1에 도시된 실장기판의 상부면에 제 1반도체 칩이 실장된 단면도이다.
도 2를 참조하면, 도 2에 도시된 실장기판(110)의 상부면 중, 전극 단자(112)들의 안쪽에 위치한 칩 실장 영역에 제 1접착부재(130)를 개재하여 제 1반도체 칩(122)을 부착하는데, 본딩 패드(122a, 122b)들이 배열되지 않은 제 1반도체 칩(122)의 하부면이 실장기판(110)과 평행이 되도록 부착한다.
이후, 제 1도전성 와이어(142)를 이용하여 제 1반도체 칩(122)과 실장기판(110)을 전기적으로 연결시키는데, 제 1도전성 와이어(142)의 일단은 제 1반도체 칩(122)의 본딩 패드(122a, 122b)에 접속되고, 제 1도전성 와이어(142)의 타단은 실장기판(110)의 상부면에 형성된 전극 단자(112)에 접속된다.
이어, 제 1반도체 칩(122)의 상부면에 액체 상태의 제 2접착부재(136a)를 도 포하는데, 제 1반도체 칩(122)의 상부면에 도포된 액체 상태의 제 2접착부재(136a)는 옆으로 퍼져 본딩 패드(122a, 122b)까지 덮게 된다.
도 3은 도 2에 도시된 제 2접착부재 위에 제 2반도체 칩이 적층된 상태를 나타낸 단면도이다.
도 3을 참조하면, 이후, 액체 상태의 제 2접착부재(136a)의 상부면에 제 1반도체 칩(122)과 동일한 크기를 갖는 제 2반도체 칩(124)의 하부면을 올려놓는데, 제 2반도체 칩(124)의 우측면이 제 1반도체 칩(122)의 우측 가장자리에 형성된 본딩 패드(122b)들의 안쪽에 위치하도록 제 2반도체 칩(124)을 올려놓는다. 그러면, 제 2반도체 칩(124)의 좌측면이 제 1반도체 칩(122)의 좌측면 외부로 돌출되어 제 1반도체 칩(122)의 좌측 가장자리에 배열된 본딩 패드(122a)들 및 본딩 패드(122a)들과 접속된 제 1도전성 와이어(142)의 일부분을 덮는다.
이후, 제 2반도체 칩(124)의 상부면에서 소정의 압력을 가하여 제 2반도체 칩(124)을 원하는 형태로 적층시키는데, 제 2반도체 칩(124)의 좌측면으로부터 우측면쪽으로 갈수록 가해지는 압력의 세기를 강하게 한다. 그러면, 액체 상태의 제 2접착부재(136a)가 압력에 의해 눌리면서 제 2반도체 칩(124)의 우측면에서 좌측면으로 갈수록 제 1반도체 칩(122)의 상부면과 제 2반도체 칩(124)의 하부면 사이의 간격이 점점 넓어지도록 제 2반도체 칩(124)이 일정 기울기를 가지고 비스듬하게 부착된다.
바람직하게, 제 2반도체 칩(124)을 액체상태의 제 2접착부재(136a) 위에 올려놓고 제 2반도체 칩(124)을 비스듬하게 부착할 때 제 1반도체 칩(122)의 본딩 패 드(122a)들과 제 2반도체 칩(124)이 오버랩되는 부분에서 제 2반도체 칩(124)의 하부면이 제 1도전성 와이어(142)와 접촉되지 않아야 한다. 즉, 본딩 패드(122a)들과 제 2반도체 칩(124)이 오버랩되는 부분에서 액체상태의 제 2접착부재(136a)의 높이는 제 1반도체 칩(122)의 상부면에서부터 제 1도전성 와이어(142)의 최고 지점까지의 높이보다 높아야한다.
이와 같이 제 2반도체 칩(124)이 액체 상태의 제 2접착부재(136a) 상에 비스듬하게 놓여지면, 고온의 열을 가하여 액체 상태의 제 2접착부재(136a)를 경화시킴으로써, 제 1반도체 칩(122)과 제 2반도체 칩(124)을 완전히 접착시킨다.
이후, 제 2도전성 와이어(144)를 이용하여 제 2반도체 칩(124)과 실장기판(110)을 전기적으로 연결시키는데, 제 2도전성 와이어(144)의 일단은 제 2반도체 칩(124)의 본딩 패드(122a, 122b)들에 접속되고, 제 2도전성 와이어(144)의 타단은 실장기판(110)의 상부면에 형성된 전극 단자(112)에 접속된다.
도 4는 도 3에 도시된 제 2반도체 칩에 제 2접착부재를 개재하여 제 3반도체 칩을 적층시킨 상태를 나타낸 단면도이다.
제 2접착부재(136)에 의해 제 1반도체 칩(122)과 제 2반도체 칩(124)이 부착되면, 제 2반도체 칩(124)의 상부면에 액체 상태의 제 2접착부재(도시 안됨)를 도포한 후 제 3반도체 칩(126)의 좌측면이 제 2반도체 칩(124)의 좌측 가장자리에 형성된 본딩 패드(124a)들의 안쪽에 위치하도록 제 3반도체 칩(126)을 액체 상태의 제 2접착부재 위에 올려놓는다. 그러면, 제 3반도체 칩(126)의 우측면이 제 2반도체 칩(124)의 우측면 외부로 돌출되어 제 2반도체 칩(124)의 우측 가장자리에 배열 된 본딩 패드(124b)들을 덮는다.
이후, 제 3반도체 칩(126)의 상부면 전체에 동일한 세기의 압력을 가하여 제 3반도체 칩(126)을 제 1반도체 칩(122)과 평행이 되도록 액체 상태의 제 2접착부재 상에 올려놓는다.
그러면, 상술한 바와 같이 제 2반도체 칩(124)이 기울기를 가지고 제 1반도체 칩(122)의 상부면에 비스듬하게 부착되기 때문에 제 3반도체 칩(126)의 우측면에서 좌측면으로 갈수록 제 2반도체 칩(124)의 상부면과 제 3반도체 칩(126)의 하부면 사이의 간격은 점점 좁아진다. 여기서도, 제 3반도체 칩(126)에 압력을 가할 때 제 2반도체 칩(124)의 본딩 패드(124b)들과 제 3반도체 칩(126)이 오버랩되는 부분에서 제 3반도체 칩(136)의 하부면이 제 2도전성 와이어(144)와 접촉되지 않아야 한다.
이와 같이 제 3반도체 칩(126)이 액체 상태의 제 2접착부재 상에 제 1반도체 칩(122)과 평행이 되도록 놓여지면, 고온의 열을 가하여 액체 상태의 제 2접착부재를 경화시킴으로써, 제 2반도체 칩(124)과 제 3반도체 칩(126)을 완전히 접착시킨다.
이후, 제 3도전성 와이어(146)를 이용하여 제 3반도체 칩(126)과 실장기판(110)을 전기적으로 연결시키는데, 제 3도전성 와이어(146)의 일단은 제 3반도체 칩(126)의 본딩 패드(122a, 122b)들에 접속되고, 제 3도전성 와이어(146)의 타단은 실장기판(110)의 상부면에 형성된 전극 단자(112)에 접속된다.
도 5는 도 4의 상부면에 밀봉부를 형성한 단면도이다.
이후, 몰딩 수지를 이용하여 도 5에 도시된 바와 같이 제 1 내지 제 3반도체 칩(122, 124, 126) 및 제 1 내지 제 3도전성 와이어(142, 144, 146)를 포함하는 실장기판(110)의 상부면 전체를 감싸 제 1내지 제 3반도체 칩(122, 124, 126) 및 제 1내지 제 3도전성 와이어(142, 144, 146)들을 외부 환경으로부터 보호하는 밀봉부(150)를 형성한다.
이어, 도 1에 도시된 바와 같이 실장 기판(110)의 하부면에 형성된 볼 랜드(114)에 솔더 볼(160)을 접속시켜 본 발명에 의한 적층 반도체 패키지(200)를 완성한다.
이상에서 설명한 바와 같이 실장기판의 상부면에 홀수 번째 적층되는 반도체 칩들은 실장기판과 평행하게 적층시키고, 실장기판을 기준으로 짝수 번째 적층되는 반도체 칩들은 홀수 번째 적층되는 반도체 칩들의 일측 본딩 패드들이 외부로 노출되도록 기울기를 가지고 홀수 번째 반도체 칩들과 어긋나게 적층시키면, 반도체 칩들 사이에 도전성 와이어의 본딩 공간을 형성하기 위한 스페이서를 설치하지 않아도 된다. 그러면, 적층 반도체 패키지의 전체 높이가 종래에 비해 줄어들어 박형화되거나, 또는 적층 반도체 패키지에 종래보다 많은 개수의 반도체 칩이 실장될 수 있어 적층 반도체 패키지의 용량을 배가시킬 수 있다.
이상, 본 발명은 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 서로 대향되는 방향에 위치한 일측 본딩 패드들이 외부로 노출되도록 홀수 번째 적층 반도체 칩들과 짝수 번째 적층 반도체 칩들을 서로 엇갈리게 배치하고, 짝수 번째 적층 반도체 칩을 비스듬히 적층시키면, 적층 반도체 패키지를 박형화시킬 수 있는 효과가 있다.
또한, 적층 반도체 패키지를 박형화시키는 대신 적층 반도체 패키지의 내부에 많은 개수의 반도체 칩을 적층시킬 경우 적층 반도체 패키지의 용량을 배가시킬 수 있는 효과가 있다.

Claims (5)

  1. 상부면에 전극 단자들이 배열되고, 하부면에 상기 전극 단자들과 전기적으로 연결된 접속 패드들이 배열된 실장 기판;
    상기 실장 기판의 상부에 적층되고, 서로 대향되는 상부면 가장자리에 제 1본딩 패드들이 배열된 홀수 번째 적층 반도체 칩;
    상기 제 1본딩 패드들과 대응하여 상부면 가장자리에 제 2본딩 패드들이 배열되고, 서로 대향되는 가장자리에 위치한 상기 제 1 본딩 패드 및 상기 제 2본딩 패드들이 교대로 노출되도록 상기 홀수 번째 반도체 칩들 사이에 기울기를 가지고 상기 홀수 번째 반도체 칩들과 어긋나게 적층되는 짝수 번째 적층 반도체 칩;
    상기 홀수 번째 적층 반도체 칩과 상기 짝수 번째 적층 반도체 칩들 사이에 배치되어 상기 홀수 및 짝수 번째 적층 반도체 칩을 접착시키는 접착부재;
    상기 홀수 번째 적층 반도체 칩의 제 1본딩 패드들과 상기 짝수 번째 적층 반도체 칩의 제 2본딩 패드들 각각을 상기 전극 단자에 연결시키는 도전성 와이어; 및
    상기 홀수 번째 적층 반도체 칩, 상기 짝수 번째 적층 반도체 칩 및 상기 도전성 와이어를 포함하는 상기 실장기판의 상부면을 감싸 보호하는 밀봉부를 포함하는 적층 반도체 패키지.
  2. 제 1항에 있어서, 상기 홀수 번째 적층 반도체 칩의 일측 가장자리에 배열된 제 1본딩 패드들 및 상기 홀수 번째 적층 반도체 칩의 일측 가장자리와 대향되는 상기 짝수 번째 적층 반도체 칩의 타측 가장자리에 배열된 제 2본딩 패드들은 외부로 노출되고, 상기 홀수 번째 적층 반도체 칩의 타측 가장자리에 배열된 제 1본딩 패드들 및 상기 짝수 번째 적층 반도체 칩의 일측 가장자리에 배열된 제 2본딩 패드들은 상기 홀수 및 짝수 번째 적층 반도체 칩들과 오버랩되는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 2항에 있어서, 오버랩된 상기 홀수 및 짝수 번째 반도체 칩들과 상기 제 1 및 제 2본딩 패드들 사이의 상기 접착부재의 높이는 상기 홀수 및 짝수 번째 반도체 칩의 일면에서부터 상기 도전성 와이어의 최고 높은 지점의 높이보다 높은 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1항에 있어서, 상기 홀수 및 짝수 번째 적층 반도체 칩들의 크기는 모두 동일한 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 1항에 있어서, 상기 접착부재는 액체 상태의 에폭시 수지가 상기 홀수 및 짝수 번째 적층 반도체 칩의 적층 후 경화된 것을 특징으로 하는 적층 반도체 패키지.
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* Cited by examiner, † Cited by third party
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