KR20080076092A - 적층 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

적층 반도체 패키지 및 적층 반도체 패키지의 제조 방법이 개시되어 있다. 적층 반도체 패키지의 제조 방법은 제 1 및 제 2본딩부들이 배열된 제 1반도체 칩의 제 1면과 제 3본딩부가 배열된 제 2반도체 칩의 제 2면을 마주보도록 위치시키고, 제 1본딩부에 제 3본딩부가 접속되도록 제 1 및 제 2반도체 칩을 부착하는 단계, 제 2반도체 칩을 포함한 제 1반도체 칩의 제 1면을 몰딩 수지로 감싸 예비 몰딩부를 형성하는 단계, 제 1반도체 칩의 제 1면과 대향되는 면을 그라인딩하고, 예비 몰딩부를 포함한 제 2반도체 칩의 제 1면과 대향되는 면을 그라인딩하여 제 2본딩부를 외부로 노출시키는 제 1몰딩부를 형성함으로써 적층 반도체 칩을 형성하는 단계, 접속 패드들이 배열된 기판의 상부면에 적층 반도체 칩을 부착하고 제 2본딩부들 및 접속 패드들을 전기적으로 연결시키는 단계, 적층 반도체 칩을 포함한 기판의 상부면을 몰딩 수지로 감싸 제 2몰딩부를 형성하는 단계 및 기판의 하부면에 외부 접속 단자를 형성하는 단계를 포함한다.

Description

적층 반도체 패키지 및 이의 제조 방법{STACK SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도.
도 2a는 본 발명의 제 1반도체 칩이 나타난 웨이퍼의 평면도.
도 2b는 도 2a에 도시된 제 1반도체 칩의 상부면에 제 2반도체 칩이 부착된 웨이퍼의 평면도.
도 3은 도 2b를 I-I'선으로 절단한 단면도.
도 4는 제 1반도체 칩의 상부면에 적층된 제 2반도체 칩을 제 1반도체 칩에 고정시키기 위한 예비 몰딩부가 형성된 단면도.
도 5는 도 4에 도시된 예비 몰딩부, 제 1 및 제 2반도체 칩을 그라인딩한 단면도.
도 6은 그라인딩 공정으로 인해 제 1몰딩부의 외부로 노출된 제 2본딩부에 솔더 볼을 접속한 단면도.
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다. 보다 구체 적으로, 본 발명은 두께가 얇은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있으며, 매우 다양한 종류의 반도체 패키지가 개발되고 있다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되고 있으며, 상술한 요구를 만족시키는 방법 중 하나는 여러개의 반도체 칩들을 수직으로 적층하여 적층 반도체 패키지를 만드는 것이다.
이와 같이 반도체 칩들을 수직으로 적층시키면, 적층 반도체 패키지의 높이가 하나의 반도체 칩을 수용하는 반도체 패키지의 높이에 비해 크게 증가될 수밖에 없다. 이를 해결하기 위해서 최근에는 반도체 칩들이 형성되는 웨이퍼의 후면을 일정 두께로 그라인딩하여 반도체 칩의 두께를 얇게 형성하고, 그라인딩 공정이 완료된 반도체 칩들을 적층시켜 박형화된 적층 반도체 패키지를 형성한다.
그러나, 종래에는 반도체 칩을 이동시키거나, 반도체 칩들을 적층시키고, 반도체 칩이 부착되는 부재와 반도체 칩을 전기적으로 연결시키는 와이어 본딩 공정 등에서 반도체 칩에 크랙이 발생되는 것을 방지하기 위해 웨이퍼의 후면을 일정 두 께까지만 그라인딩한다. 즉, 그라인딩 공정으로 반도체 칩의 두께를 더욱 얇게 형성할 수 있지만 상술한 공정 등에서 반도체 칩의 핸들링 문제로 인해 반도체 칩의 두께를 핸들링하기에 적당한 두께, 즉 50㎛이하로 줄이지 못했다. 따라서, 적층 반도체 패키지의 두께가 증가되는 문제점이 발생된다.
또한, 웨이퍼 후면의 그라인딩으로 인해 반도체 칩의 두께가 얇기 때문에 반도체 칩이 외부에서 가해지는 충격에 약해 상술한 이동, 반도체 칩의 적층 및 와이어 본딩 공정 등에서 쉽게 크랙이 발생되는 문제점이 있다.
본 발명은 반도체 취급이 용이하도록 반도체 칩들을 적층한 후에 반도체 칩의 후면을 그라인딩하여 반도체 칩의 크랙을 방지하고 두께를 박형화시킨 적층 반도체 패키지 및 이의 제조 방법을 제공한다.
본 발명의 적층 반도체 패키지는, 제 1면의 중앙에 배열된 제 1본딩부들 및 상기 제 1본딩부들과 연결되고 상기 제 1면의 가장자리에 배열된 제 2본딩부들을 포함하는 제 1반도체 칩, 상기 제 1반도체 칩과 전기적으로 연결되도록 상기 제 1면에 부착되고, 상기 제 1면과 마주보는 제 2면에 상기 제 1본딩부들과 대응하여 배열되고 상기 제 1본딩부에 접속되는 제 3본딩부를 포함하는 제 2반도체 칩, 상기 제 2본딩부들의 일부분이 외부로 노출되도록 상기 제 2반도체 칩을 포함한 상기 제 1반도체 칩의 제 1면을 감싸 상기 제 2반도체 칩을 상기 제 1반도체 칩에 고정시키는 제 1몰딩부를 포함하는 적층 반도체 칩, 상기 적층 반도체 칩이 실장되고, 상기 적층 반도체 칩이 실장되는 상부면에 상기 제 2본딩부와 전기적으로 연결되는 접속 패드들이 형성된 기판, 상기 적층 반도체 칩을 포함한 상기 기판의 상부면을 감싸는 제 2몰딩부 및 상기 기판의 하부면에 배열되고, 상기 적층 반도체 칩과 전기적으로 연결된 외부 접속 단자들을 포함한다.
또한, 본 발명의 적층 반도체 패키지의 제조 방법은, 제 1 및 제 2본딩부들이 배열된 제 1반도체 칩의 제 1면과 제 3본딩부가 배열된 제 2반도체 칩의 제 2면을 마주보도록 위치시키고, 상기 제 1본딩부에 상기 제 3본딩부가 접속되도록 상기 제 1 및 제 2반도체 칩을 부착하는 단계, 상기 제 2반도체 칩을 포함한 상기 제 1반도체 칩의 제 1면을 몰딩 수지로 감싸 예비 몰딩부를 형성하는 단계, 상기 제 1반도체 칩의 제 1면과 대향되는 면을 그라인딩하고, 상기 예비 몰딩부를 포함한 상기 제 2반도체 칩의 제 1면과 대향되는 면을 그라인딩하여 상기 제 2본딩부를 외부로 노출시키는 제 1몰딩부를 형성함으로써 적층 반도체 칩을 형성하는 단계, 접속 패드들이 배열된 기판의 상부면에 상기 적층 반도체 칩을 부착하고 상기 제 2본딩부들 및 상기 접속 패드들을 전기적으로 연결시키는 단계, 상기 적층 반도체 칩을 포함한 상기 기판의 상부면을 몰딩 수지로 감싸 제 2몰딩부를 형성하는 단계, 상기 기판의 하부면에 외부 접속 단자를 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명한다.
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(1)는 제 1 및 제 2반도체 칩(110, 120)이 수직으로 적층되고, 제 1몰딩부(130)에 의해 제 2반도체 칩(120)이 제 1반도체 칩(110)에 고정된 적층 반도체 칩(100), 적층 반도체 칩(100)이 실장되는 기판(200), 적층 반도체 칩을 감싸는 제 2몰딩부(210) 및 외부 접속 단자(220)를 포함한다.
도 2a는 본 발명의 제 1반도체 칩이 나타난 웨이퍼의 평면도이다.
도 1 및 도 2a를 참조하면, 적층 반도체 칩(100)의 제 1반도체 칩(110)은 순도 높은 실리콘 웨이퍼(110a) 상에 복수개의 열과 행으로 배열되는 것으로, 제 1반도체 칩(110)의 크기는 제 2반도체 칩(120)의 크기보다 크게 형성된다. 실리콘 웨이퍼(110a) 상에 배열된 각각의 제 1반도체 칩(110)의 내부에는 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되고, 제 2반도체 칩(120)이 부착되는 제 1반도체 칩(110)의 상부면에는 제 1본딩부(112) 및 제 2본딩부(114)가 형성된다.
제 1본딩부(112)는 제 1본딩 패드로, 제 1반도체 칩의 상부면 중앙에 배열되고, 연결배선(도시 안됨)에 의해 회로부와 전기적으로 연결되며, 제 1반도체 칩(110) 및 제 2반도체 칩(120)을 전기적으로 연결시킨다. 바람직하게 제 1본딩 패드는 제 2본딩부(114)로부터 재배열된 패드이다. 설명의 편의상 이하, 제 1본딩부와 동일한 제 1본딩 패드에 제 1본딩부와 동일한 도면 번호 112를 부여하기로 한다.
제 2본딩부(114)는 제 2본딩 패드(114a) 및 제 1범프 볼(114b)을 포함하는 범프로, 제 1반도체 칩(110)의 상부면 가장자리에 배열된다. 여기서, 제 2본딩 패 드(114a)는 재배열 배선(113)에 의해 제 1본딩 패드(112)와 전기적으로 연결되고, 제 1범프 볼(114b)은 제 2본딩 패드(114a)의 상부면에 접속된다. 바람직하게, 제 1범프 볼(114b)은 솔더로 형성된다.
도 2b는 도 2a에 도시된 제 1반도체 칩의 상부면에 제 2반도체 칩이 부착된 웨이퍼의 평면도이고, 도 3은 도 2b를 I-I'선으로 절단한 단면도이다.
도 2b 및 도 3을 참조하면, 적층 반도체 칩(100)의 제 2반도체 칩(120)은 순도 높은 실리콘 웨이퍼(도시 안됨) 상에 복수개의 열과 행으로 형성된 후 실리콘 웨이퍼의 절단으로 낱개로 분리된 것으로, 제 1반도체 칩(110)의 상부면 중앙에 부착된다. 바람직하게, 제 2반도체 칩(120)의 크기는 서로 대향되는 가장자리에 배치된 제 2본딩 패드(114)들 사이의 거리보다 작게 형성된다.
여기서, 제 1반도체 칩(110)의 상부면에 부착되는 제 2반도체 칩(120)의 내부에는 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되고, 제 1반도체 칩(110)의 상부면과 마주보는 제 2반도체 칩(120)의 하부면에는 제 1본딩 패드(112)에 접속되는 제 3본딩부(122)가 형성된다.
제 3본딩부(121)는 제 3본딩 패드(122) 및 제 2범프 볼(124)를 포함하는 범프로, 제 3본딩 패드(122)는 제 2반도체 칩(120)의 하부면 중앙에 제 1본딩 패드(112)와 대응되도록 형성되고, 제 2범프 볼(124)은 제 3본딩 패드(122)의 상부면에 접속되며 제 2반도체 칩(120)이 제 1반도체 칩(110)에 부착될 경우 제 1본딩 패드(112)에 접속되어 제 1본딩 패드(112) 및 제 3본딩 패드(122) 사이에 위치한다.
제 1몰딩부(130)는 처음에 제 2반도체 칩(120)을 완전히 감싸도록 제 1반도 체 칩(110)의 상부면에 형성되지만, 제 1 및 제 2반도체 칩(110, 120)의 두께를 얇게 만드는 그라인딩 공정이 진행되면 제 1몰딩부(130)의 외부로 제 2본딩부(114)의 제 1범프 볼(114b)이 노출된다. 따라서, 그라인딩 공정 이후의 제 1몰딩부(130)의 두께는 제 1반도체 칩(110)의 상부면으로부터 그라인딩된 제 2반도체 칩(120)의 상부면까지의 두께와 동일하게 된다.
바람직하게, 제 1 반도체 칩(110)의 하부면 및 제 2반도체 칩(120)의 상부면이 그라인딩된 후 제 1반도체 칩(110)의 하부면으로부터 그라인딩된 제 2반도체 칩(120)의 상부면까지의 두께는 종래의 반도체 칩 한개의 두께와 동일하거나 이보다 약간 얇다. 바람직하게, 제 1반도체 칩(110)의 상부면으로부터 그라인딩된 하부면까지의 두께는 25㎛이고, 그라인딩된 제 2반도체 칩(120)의 상부면으로부터 하부면까지의 두께도 25㎛이며, 제 1반도체 칩(110)의 하부면으로부터 제 2반도체 칩(120)의 상부면까지의 두께는 50㎛이다.
상술한 적층 반도체 칩(100)을 플립 칩 본딩 방법으로 기판(200)의 상부면에 실장할 경우, 적층 반도체 칩(100)은 솔더 볼(140)들을 더 포함한다. 솔더 볼(140)들은 적층 반도체 칩(100)과 기판(200)을 전기적으로 연결시키는 매개체로, 제 1몰딩부(130)의 외부로 노출된 제 1범프 볼(114b)들을 통해 제 2본딩부(114)에 접속된다. 이를 좀더 상세히 설명하면, 제 1몰딩부(130)의 외부로 노출된 제 1범프 볼(114b)의 상부면에 구형상의 솔더 볼(140)을 위치시키고, 솔더가 녹는 온도에서 리플로우 공정을 진행하면, 솔더로 형성된 제 1범프 볼(114b) 및 솔더 볼(140)이 녹으면서 하나로 합쳐지면서 도 1에 도시된 바와 같이 제 2본딩 패드(114a)에 접속 된 솔더 볼(140)이 형성된다.
한편, 적층 반도체 칩이 실장되는 기판(220)은 접속 패드(202)들, 볼 랜드9204)들, 회로 패턴(도시 안됨) 및 비아 홀(도시 안됨)들이 인쇄된 인쇄회로기판으로, 기판(200)의 상부면 중앙에는 적층 반도체 칩(100)이 부착되는 칩 부착 영역이 마련된다.
여기서, 접속 패드(202)들은 기판(200)의 상부면에 배열되고 제 1반도체 칩(110)에 형성된 제 2본딩부(114)와 전기적으로 연결되는 것으로, 적층 반도체 칩(100)이 기판(200)의 상부면에 플립칩 본딩 방식으로 실장될 경우, 접속 패드(202)들은 칩 실장 영역 내에 제 2본딩부(114)와 대응하여 형성되며, 솔더 볼(140)들과 접속된다.
도시되지는 않았지만, 도전성 와이어에 의해 적층 반도체 칩과 기판이 전기적으로 연결되는 경우, 접속 패드들은 칩 실장 영역의 외측에 제 2본딩부들이 배열된 방향과 동일한 방향으로 배열된다. 여기서, 도전성 와이어에 의해 적층 반도체 칩과 기판이 전기적으로 연결되는 경우 제 2본딩부에는 솔더 볼이 형성되지 않고, 제 1몰딩부의 외부로 노출된 제 1범프 볼에 도전성 와이어가 본딩된다.
볼 랜드(204)들은 외부 접속 단자(220)들이 접속되는 것으로, 기판(200)의 하부면에는 배열되고, 회로 패턴들 및 비아 홀들에 의해서 기판(200)의 상부면에 형성된 접속 패드(202)들과 전기적으로 연결된다.
제 2몰딩부(210)는 적층 반도체 칩(100) 외부 환경으로부터 보호하기 위한 것으로, 제 2몰딩부(210)는 적층 반도체 칩(100)을 포함한 기판(200)의 상부면 전 체를 감싼다. 바람직하게, 제 2몰딩부(210)는 제 1몰딩부(130)와 동일한 몰딩 수지로 형성되며, 일예로 몰딩 수지는 에폭시 몰딩 컴파운드이다.
마지막으로, 외부 접속 단자(220)는 적층 반도체 패키지(1)가 최종적으로 실장되는 메모리 모듈과 적층 반도체 패키지(1)를 전기적으로 연결시키는 것으로, 구형상의 솔더로 형성되며, 기판(200)의 하부면에 형성될 볼 랜드(202)에 접속된다.
도 1 내지 도 6을 참조하며 본 발명에 의한 적층 반도체 패키지의 제조 방법을 설명하면 다음과 같다.
도 2a 내지 도 6을 참조하며 적층 반도체 칩을 제조하는 방법에 대해 먼저 설명하면 다음과 같다.
먼저, 도 2a 및 도 2b에 도시된 바와 같이 제 1반도체 칩(110)들이 복수개의 열과 행으로 배열된 실리콘 웨이퍼(110a) 상태에서 각각의 제 1반도체 칩(110)의 상부면 중앙에 제 2반도체 칩(120)을 부착한다.
이를 좀더 상세히 설명하면, 제 1본딩부(112) 및 제 2본딩부(114)가 형성된 제 1반도체 칩(110)의 상부면에 제 1본딩부(112)와 대응하여 제 3본딩부(121)가 형성된 제 2반도체 칩(120)의 하부면이 마주보도록 위치시킨다. 그리고, 제 3본딩부(121)의 제 2범프 볼(124)이 녹는 온도에서 제 2반도체 칩(120)을 제 1반도체 칩(110)의 상부면 중앙에 적층시킨다. 그러면, 제 2범프 볼(124)이 녹으면서 도 3에 도시된 바와 같이 제 1본딩부(112), 즉 제 1본딩 패드에 제 2범프 볼(124)이 부착되어 제 1반도체 칩(110) 및 제 2반도체 칩(120)이 전기적으로 연결된다.
도 4는 제 1반도체 칩의 상부면에 적층된 제 2반도체 칩을 제 1반도체 칩에 고정시키기 위한 예비 몰딩부가 형성된 단면도이다.
이후, 제 1반도체 칩(110)과 제 2반도체 칩(120)을 서로 고정시키기 위해서, 도 4에 도시된 바와 같이 제 2반도체 칩(120)을 포함한 제 1반도체 칩(110)의 상부면 전체에 예비 몰딩부(130a)를 형성한다. 여기서, 예비 몰딩부(130a)의 두께는 제 1반도체 칩(110)의 상부면에서부터 제 2반도체 칩(120)의 상부면까지의 두께보다 더 두껍게 형성되어 예비 몰딩부(130a)는 도 4에 도시된 바와 같이 제 2반도체 칩(120)을 완전히 덮는다.
도 5는 도 4에 도시된 예비 몰딩부, 제 1 및 제 2반도체 칩을 그라인딩한 단면도이다.
제 1반도체 칩(110)의 상부면에 예비 몰딩부(130a)가 형성되면, 도 5에 도시된 바와 같이 제 1 반도체 칩(110)의 하부면으로부터 상부면 쪽으로 회로부, 제 1 및 제 2본딩부(112, 114) 형성되지 않은 비 활성 영역을 일정 두께만큼 제거하는 그라인딩 공정을 진행하여 제 1반도체 칩(110)의 두께를 얇게 만든다.
이와 함께, 예비 몰딩부(130a)의 상부면에서부터 제 2반도체 칩(120)의 상부면까지 그라인딩한 후, 다시 제 2반도체 칩(120)의 상부면으로부터 하부면 쪽으로 회로부 및 제 3본딩부(121)들이 형성되지 않은 비 활성 영역을 일정 두께만큼 제거하는 그라인딩 공정을 진행하여 제 1몰딩부(130)를 형성함과 아울러 제 2반도체 칩(120)을 얇게 만든다. 제 1몰딩부(130)를 형성하고 제 2반도체 칩(120)을 일정 두께만큼 제거하는 그라인딩 공정이 진행되면, 제 1몰딩부(130)의 두께는 그라인딩되기 전의 제 1범프 볼(114b; 도 4참조)의 직경보다 낮아진다. 따라서, 그라인딩된 후 제 2본딩부(114)의 제 1범프 볼(114b)은 도 5에 도시된 바와 같이 제 1몰딩부(130)의 상부면으로 노출된다.
바람직하게, 그라인딩 공정이 완료된 후 제 1반도체 칩(110)의 하부면으로부터 제 2반도체 칩(120)의 상부면까지의 두께는 종래의 반도체 칩 한개의 두께와 동일하거나 이보다 약간 얇다. 바람직하게, 제 1반도체 칩(110)의 상부면으로부터 그라인딩된 제 1반도체 칩(110)의 하부면까지의 두께는 25㎛이고, 그라인딩된 제 2반도체 칩(120)의 상부면으로부터 제 2반도체 칩(120)의 하부면까지의 두께도 25㎛이다. 따라서, 제 1반도체 칩(110)의 하부면으로부터 제 2반도체 칩(120)의 상부면까지의 두께는 50㎛이다.
상술한 바와 같이 제 1반도체 칩(110) 및 제 2반도체 칩(120)을 수직으로 부착한 상태에서 그라인딩 공정을 진행하면, 제 1 및 제 2반도체 칩(110, 120)을 종래보다 더 얇게 가공할 수 있다.
그리고, 그라인딩 공정에 의해 제 1반도체 칩(110) 및 제 2반도체 칩(120) 각각의 두께는 종래의 반도체 칩 두께보다 1/2 정도 얇지만, 제 1 및 제 2반도체 칩(110, 120)이 서로 부착되기 때문에 제 1 및 제 2반도체 칩(110, 120)의 두께가 얇음에도 불구하고 취급(handling)이 용이하며, 후속 공정에서 제 1 및 제 2반도체 칩(110, 120)에 크랙이 발생되는 것을 최소화할 수 있다.
도 6은 그라인딩 공정으로 인해 제 1몰딩부의 외부로 노출된 제 2본딩부에 솔더 볼을 접속한 단면도이다.
도 6을 참조하면, 그라인딩 공정이 완료된 후 제 1몰딩부(130)의 상부면으로 노출된 제 1범프 볼(114b)에 구 형상의 솔더를 올려놓고, 솔더가 녹는 온도에서 리플로우 공정을 진행한다. 그러면, 솔더로 형성된 제 1범프 볼(114b) 및 구형상의 솔더가 녹으면서 하나로 합쳐져 도 6에 도시된 바와 같이 제 2본딩 패드(114a)에 접속된 솔더 볼(140)이 형성된다.
여기서, 솔더 볼(140)은 적층 반도체 칩(110)을 도 1에 도시된 기판(200)의 상부면에 플립 칩 본딩 방식으로 실장할 경우에만 형성하고, 와이어 본딩 방식에 의해 적층 반도체 칩 및 기판을 전기적으로 연결할 경우에는 솔더 볼을 형성하지 않는다.
한편, 솔더 볼(140)들이 형성되면, 제 1반도체 칩(110)들이 형성된 실리콘 웨이퍼(110a)를 절단하여 적층 반도체 칩(100)들을 개별화시킨다.
실리콘 웨이퍼(110a)의 절단으로 도 6에 도시된 것과 같은 적층 반도체 칩(100)이 개별화되면, 도 1에 도시된 바와 같이 기판(200)의 상부면에 플립 칩 본딩 방법으로 적층 반도체 칩(100)을 실장하고, 적층 반도체 칩(100)을 제 2몰딩부(210)로 감싸며, 기판(200)의 하부면에 외부 접속 단자(220)를 접속시켜 적층 반도체 패키지(1)를 형성한다.
이를 좀더 상세히 설명하면, 칩 부착 영역이 마련되고 솔더 볼(140)들과 대응하여 접속 패드(202)들이 형성된 기판(200)의 상부면에 제 1반도체 칩(110)의 상부면이 마주보도록 적층 반도체 칩(100)을 위치시킨다. 그리고, 솔더가 녹는 온도에서 적층 반도체 칩(100)을 기판(200)의 칩 실장 영역에 올려놓는다. 그러면, 솔더 볼(140)이 녹으면서 도 1에 도시된 바와 같이 솔더 볼(140)이 접속 패드(202)에 접속되어 적층 반도체 칩(100) 및 기판(200)이 전기적으로 연결된다.
이후, 적층 반도체 칩(100)을 포함한 기판(200)의 상부면 전체를 몰딩 수지로 감싸 기판(200)의 상부면에 제 2몰딩부(210)를 형성한다. 바람직하게, 제 1몰딩부(130) 및 제 2몰딩부(210)는 동일한 종류의 몰딩 수지, 예를 들어 에폭시 몰딩 컴파운드로 형성된다.
이어, 기판(200)의 하부면에 형성된 각각의 볼 랜드(204)에 외부 접속 단자(220), 즉 솔더 볼을 접속시킴으로써, 적층 반도체 패키지(1)의 제조를 완료한다.
이상, 본 발명은 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 상술한 바와 같이 제 1반도체 칩 및 제 2반도체 칩이 수직으로 부착된 상태에서 그라인딩 공정을 진행하면, 제 1 및 제 2반도체 칩을 얇게 가공할 수 있어 적층 반도체 패키지의 두께를 감소시킬 수 있는 효과가 있다.
그리고, 제 1반도체 칩 및 제 2반도체 칩 각각의 두께는 얇지만, 제 1 및 제 2반도체 칩이 수직으로 적층되어 적층 반도체 칩의 전체 두께는 두껍기 때문에 적층 반도체 칩의 취급이 용이하고, 적층 반도체 칩을 기판에 실장하고, 제 2몰딩부 로 감싸는 몰딩 공정에서 크랙이 발생되는 것을 최소화할 수 있어 제품의 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 제 1면의 중앙에 배열된 제 1본딩부들 및 상기 제 1본딩부들과 연결되고 상기 제 1면의 가장자리에 배열된 제 2본딩부들을 포함하는 제 1반도체 칩,
    상기 제 1반도체 칩과 전기적으로 연결되도록 상기 제 1면에 부착되고, 상기 제 1면과 마주보는 제 2면에 상기 제 1본딩부들과 대응하여 배열되고 상기 제 1본딩부에 접속되는 제 3본딩부를 포함하는 제 2반도체 칩,
    상기 제 2본딩부들의 일부분이 외부로 노출되도록 상기 제 2반도체 칩을 포함한 상기 제 1반도체 칩의 제 1면을 감싸 상기 제 2반도체 칩을 상기 제 1반도체 칩에 고정시키는 제 1몰딩부를 포함하는 적층 반도체 칩;
    상기 적층 반도체 칩이 실장되고, 상기 적층 반도체 칩이 실장되는 상부면에 상기 제 2본딩부와 전기적으로 연결되는 접속 패드들이 형성된 기판;
    상기 적층 반도체 칩을 포함한 상기 기판의 상부면을 감싸는 제 2몰딩부; 및
    상기 기판의 하부면에 배열되고, 상기 적층 반도체 칩과 전기적으로 연결된 외부 접속 단자들;
    을 포함하는 적층 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1본딩부는 제 1본딩 패드를 갖고,
    상기 제 2본딩부는 상기 제 1본딩 패드와 연결되는 제 2본딩 패드 및 상기 제 2본딩 패드 상에 형성되고 상기 제 1몰딩부의 외부로 노출되는 제 1범프 볼을 가지며,
    상기 제 3본딩부는 제 3본딩 패드 및 상기 제 3본딩 패드 상에 형성되고 상기 제 1본딩 패드에 접속되는 제 2범프 볼을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1몰딩부의 외부로 노출된 상기 제 2본딩부에 상기 접속 패드와 접속되는 솔더 볼이 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1 및 제 2본딩부들이 배열된 제 1반도체 칩의 제 1면과 제 3본딩부가 배열된 제 2반도체 칩의 제 2면을 마주보도록 위치시키고, 상기 제 1본딩부에 상기 제 3본딩부가 접속되도록 상기 제 1 및 제 2반도체 칩을 부착하는 단계;
    상기 제 2반도체 칩을 포함한 상기 제 1반도체 칩의 제 1면을 몰딩 수지로 감싸 예비 몰딩부를 형성하는 단계;
    상기 제 1반도체 칩의 제 1면과 대향되는 면을 그라인딩하고, 상기 예비 몰딩부를 포함한 상기 제 2반도체 칩의 제 1면과 대향되는 면을 그라인딩하여 상기 제 2본딩부를 외부로 노출시키는 제 1몰딩부를 형성함으로써 적층 반도체 칩을 형성하는 단계;
    접속 패드들이 배열된 기판의 상부면에 상기 적층 반도체 칩을 부착하고 상 기 제 2본딩부들 및 상기 접속 패드들을 전기적으로 연결시키는 단계;
    상기 적층 반도체 칩을 포함한 상기 기판의 상부면을 몰딩 수지로 감싸 제 2몰딩부를 형성하는 단계;
    상기 기판의 하부면에 외부 접속 단자를 형성하는 단계;
    를 포함하는 적층 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1본딩부는 제 1본딩 패드를 갖고,
    상기 제 2본딩부는 상기 제 1본딩 패드와 연결되는 제 2본딩 패드 및 상기 제 2본딩 패드 상에 형성되고 상기 그라인딩 공정에서 상기 제 1몰딩부의 외부로 노출되는 제 1범프 볼을 가지며,
    상기 제 3본딩부는 제 3본딩 패드 및 상기 제 3본딩 패드 상에 형성되고 상기 제 1본딩 패드에 접속되는 제 2범프 볼을 갖는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1범프 볼은 상기 제 1 및 제 2반도체 칩이 부착된 후에 상기 제 2본딩 패드 상에 형성되고, 상기 제 2범프 볼은 상기 제 2반도체 칩의 제 2면과 대향되는 면보다 낮게 형성되는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  7. 제 4 항에 있어서,
    상기 제 1 및 제 2반도체 칩을 그라인딩하는 공정 및 상기 적층 반도체 칩을 상기 기판 상에 부착하는 공정 사이에 상기 제 1몰딩부의 외부로 노출된 상기 제 2본딩부 상에 솔더 볼을 형성하는 단계가 더 포함되는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  8. 제 7 항에 있어서,
    상기 솔더 볼들이 상기 접속 패드들과 마주보도록 상기 적층 반도체 칩을 상기 기판의 상부면에 플립칩 본딩 방법으로 부착하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  9. 제 4 항에 있어서,
    상기 제 2반도체 칩의 제 2면과 대향되는 면이 상기 기판의 상부면과 마주보도록 상기 적층 반도체 칩을 상기 기판 상에 부착하고, 상기 제 1몰딩부의 외부로 노출된 상기 제 2본딩부와 상기 접속 패드를 도전성 와이어로 연결하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  10. 제 4 항에 있어서,
    상기 제 1몰딩부를 형성하는 몰딩 수지와 상기 제 2몰딩부를 형성하는 몰딩 수지는 서로 동일한 물질인 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
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