JP2002231859A - 半導体装置、及び、半導体装置の製造方法 - Google Patents
半導体装置、及び、半導体装置の製造方法Info
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Abstract
導体チップの角部の破損の防止が可能なCSPの半導体
装置を提供する。 【解決手段】 半導体チップのパットと配線回路基板の
第1の開口部を一致させて、半導体チップの第1の表面
と配線回路基板の上面を接着する。パッドと配線回路基
板の配線を電気的に接続する。第1の開口部を第1の樹
脂で埋め、パットを封止する。第2の樹脂を配線回路基
板の上面に形成し、半導体チップの第1の表面の方形の
角部から離れた場所で、第2の樹脂の上面を半導体チッ
プの第2の表面と同程度の高さにする。
Description
ケージ(CSP:Chip Scale Package)の半導体装置
に関し、特に、半導体チップの表面が外部に露出してい
る半導体装置に関する。
られ、集積度が高められている。特に、ダイナミックラ
ンダムアクセスメモリ(DRAM)においては、数10
0MHzレベルの高速動作が要求されている。このた
め、半導体チップの表面が外部に露出したフリップチッ
プ型半導体装置が使用されている。また、この半導体装
置では、小型化と薄型化が要求されている。このため、
チップスケールのパッケージが可能なボールグリッドア
レイ(BGA:Ball Grid Array)タイプの半導体装
置が製品化されている。これらの半導体装置は、より小
型化と薄型化のため、半導体チップの一部のみを保護樹
脂で覆っており、半導体チップの表面が外部に露出して
いる。
ップの角部が破損する場合があった。この破損により、
半導体装置が電気的不良を起こす場合があった。この破
損の原因は、半導体装置のいわゆる強度が低いためと考
えられた。
鑑みてなされたものであり、その目的とするところは、
半導体チップの表面が外部に露出しても、半導体チップ
の角部の破損の防止が可能なCSPの半導体装置を提供
することにある。
が外部に露出しても、半導体チップの角部の破損の防止
が可能なCSPの半導体装置の製造方法を提供すること
にある。
めの本発明の特徴は、パッドが方形の第1の表面に設け
られる半導体チップと、この半導体チップの第1の表面
に上面が接し、パッドの下に配置された第1の開口部を
有し、下面に配置されパットと電気的に接続する配線を
有する配線回路基板と、第1の開口部に設けられパッド
を被覆する第1の樹脂と、配線回路基板の上面に設けら
れる第2の樹脂とを有し、この第2の樹脂の上面が半導
体チップの方形の角部から離れた場所で半導体チップの
第2の表面と同程度の高さである半導体装置にある。
実施の形態について説明する。以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。また、図面は模式的なものであり、厚みと平面
寸法との関係、各層の厚みの比率等は現実のものとは異
なることに留意すべきである。
は、図1(a)に示すように、パッド52が、半導体チ
ップ51の方形の第1の表面24に設けられる。半導体
チップ51の第1の表面24に配線回路基板54の上面
が接する。配線回路基板54はパッド52の下に開口部
を有している。配線56は、配線回路基板54の下面に
配置され、パット52と電気的に接続する。第1の樹脂
57は、配線回路基板54の開口部に埋め込まれ、パッ
ド52を被覆する。バンプ58は配線56の下に配置さ
れ、配線56に電気的に接続する。配線回路基板54
は、積層構造を有している。上層にエラストマ55が設
けられている。エラストマ55の下に絶縁性基材59が
設けられている。絶縁性基材59の下には部分的に配線
56が設けられている。絶縁性基材59と配線56の下
には、絶縁性保護膜60が設けられている。
面に設けられる。第2の樹脂53の上面が半導体チップ
51の方形の角部から離れた場所でも半導体チップ51
の第2の表面25と同程度の高さである。第2の樹脂5
3の上面と、半導体チップ51の第2の表面25は、同
一平面上に配置されている。第2の樹脂53が、半導体
チップ51の第2の表面25の外周部に接する。
半導体チップ51の角部は検査装置やトレイにほとんど
接触しない。そして、半導体チップ51の角部の破損が
防止できる。また、第2の樹脂53の接する基板54の
上面は狭くできる。従って、第2の樹脂53の量を減ら
すことができる。
構造Aを有する半導体装置に比べて、図1(b)に示す
ように、第2の樹脂63の構造のみが異なる。第2の樹
脂63は、配線回路基板54の上面に設けられる。第2
の樹脂63の上面が半導体チップ51の方形の角部から
離れた場所でも半導体チップ51の第2の表面25と同
程度の高さである。第2の樹脂63の上面と、半導体チ
ップ51の第2の表面25は、同一平面上に配置されて
いる。第2の樹脂63は、半導体チップ51に接しな
い。特に、第2の表面25の外周部に接しない。
51の角部は検査装置やトレイにほとんど接触しない。
そして、半導体チップ51の角部の破損が防止できる。
は、構造Aを有する半導体装置について詳細に説明す
る。
(a)(b)(c)に示すように、パッド2が半導体チ
ップ1の方形の第1の表面24に設けられている。図2
(a)は、第1の実施の形態の半導体装置の上面図であ
る。図2(b)は、下方からの透視図である。図2
(c)は、図2(a)(b)のI−I方向の断面図であ
る。
路基板4の上面が接している。パッド2の下に配線回路
基板4は第1の開口部12を有する。配線6は配線回路
基板4の下面に配置され、パット2と電気的に接続す
る。第1の樹脂7は、第1の開口部12に設けられ、パ
ッド2とワイヤー21を被覆する。第2の樹脂10は、
配線回路基板4の上面に設けられる。第2の樹脂10の
上面が半導体チップ1の方形の角部から離れた場所で半
導体チップ1の第2の表面25と同程度の高さである。
半導体チップ1の第1の表面24の方形の角部の付近の
配線回路基板4に第2の開口部3が設けられる。第2の
樹脂10は、第2の開口部3にも埋め込まれている。第
2の樹脂10の上面と、半導体チップ1の第2の表面2
5は、同一平面上に配置されている。第2の樹脂10
が、半導体チップ1の第2の表面25の外周部に接す
る。第2の開口部3の上に半導体チップ1の第1の表面
24の方形の角部が配置されている。パッド2が半導体
チップ1の第1の表面24の方形の辺と垂直なこの方形
の中心線の付近に設けられる。第2の開口部3の開口面
の形状は、方形であるが、円又は多角形であってもかま
わない。開口部ごとに形状が異なっていても良い。バン
プ8は、配線6の下に配置され、配線6に電気的に接続
する。パット2と配線6は、ワイヤ21を介して電気的
に接続される。配線6とワイヤー21はボンディングパ
ッド22で接続される。
る方形である。半導体チップ1には、その方形の長手方
向に垂直の中心線付近の領域の表面上にセンターパッド
2が複数個設けられている。センターパッド2が、2列
に直線的に配置されている。
半導体チップ1の角部は検査装置やトレイにほとんど接
触しない。そして、半導体チップ1の角部の破損が防止
できる。ここで、半導体チップ1の角部を保護する上
で、半導体チップの第2の表面25と、角部の第2の樹
脂10の上面が同一平面であることが好ましい。さら
に、半導体チップ1の第2の表面25よりも角部の第2
の樹脂10の表面が突出することが、好ましい。しか
し、半導体装置が厚くなるので、この厚みの許容される
範囲で、第2の樹脂10の表面を突出させればよい。あ
まり突出しすぎると半導体装置をソケットに搭載する場
合に、搭載の障害となる。突出の程度には制限があるこ
とが好ましい。
中のメモリセルは高集積化に伴い、半導体基板の中心線
付近以外の領域に形成され、周辺回路が半導体基板の中
心線に沿って設けられているため、周辺回路からもっと
も近い領域にパッドを設けるセンターパッド方式が配線
長を短くする上で好適である。
の表面に回路素子が形成される。半導体チップ1の回路
素子が形成される第1の表面24の反対側の第2の表面
25が上になる。パッド2は、配線回路基板4の裏面に
設けられたボールバンプ8に電気的に接続される。半導
体チップ1の4つの角部付近の配線回路基板4に開口部
3が設けられている。センターパッド2とボールバンプ
8とを、配線6は接続する。配線6とセンターパッド2
とを第1の樹脂7が被覆している。
と半導体チップ1の4つの角部を半導体チップ1の第2
の表面25まで第2の樹脂10が被覆している。半導体
チップ1の4つの角部周囲を第2の樹脂10が被覆して
いる。開口部3の開口面の四角形の一辺の大きさは、例
えば1.6mm程度である。また、半導体チップ1の厚
さは例えば約380μmである。
造方法を説明する。なお、第1の実施の形態の半導体装
置は、上下逆さまに配置することにより、その製造方法
が理解しやすくなる。
導体チップ1のパット2と配線回路基板4の第1の開口
部12を一致させる。半導体チップ1の第1あるいは第
2の表面24、25の方形の角部の付近に配線回路基板
4の第2の開口部3を配置する。そして、半導体チップ
1の第1の表面24と配線回路基板4の上面を接着す
る。あらかじめ、半導体チップ1の角部が配置される配
線回路基板4の部分に開口部3を形成する。配線回路基
板4と半導体チップ1を、エラストマ(接着剤)5により
接合する。
ッド2と配線回路基板4の配線6を電気的に接続する。
パッド2と配線回路基板4の配線6をワイヤー21を介
して接続する。半導体チップ1のセンターパッド2と配
線回路基板4とをビームリード又は金属ワイヤなどのワ
イヤー21により接続する。
口部12を第1の樹脂7で埋める。そして、パット2、
ワイヤー21とボンディングパット22を封止する。同
時に、配線回路基板4の上面に、第2の樹脂10を形成
する。第2の樹脂10で第2の開口部3を埋める。配線
回路基板4の絶縁性保護膜9の側から、第1の樹脂7を
配線接合部4の開口部12に、第2の樹脂10を開口部
3に埋め込む。第2の樹脂10の上面の高さを、半導体
チップ1の第1の表面24の方形の角部から離れた場所
で、半導体チップ1の第2の表面25の高さと同程度の
高さにする。このために、平面を有する金型26を用い
る。金型26の平面を、半導体チップ1の第2の表面2
5に密着させる。この密着の後に、第2の樹脂10を、
第2の開口部3に上方である基板4の下面から注入す
る。注入された第2の樹脂10の一部は、半導体チップ
1の側面と金型26の平面に達する。第2の樹脂10が
金型26に達することによって、第2の樹脂10の上面
を、半導体チップ1の第2の表面25の方形の角部から
離れた場所でも半導体チップ1の第2の表面25と同程
度の高さにできる。第1の樹脂7を埋め込むことと、第
2の樹脂10を埋め込むことは、基板4の下面から上面
方向に埋め込む点で同じであるので、同時に埋め込むこ
とができる。
上にボールバンプ8を接着する。そして、ボールバンプ
8を電気的に接続する。外部接続端子であるボール8を
配線回路基板4の配線6の上に形成する。なお、この
(4)の工程は、(1)、(2)と(3)の工程に前後
して行うことができる。
チップ1の角部では、非導電性樹脂10が十分に半導体
チップ1の側面を覆う。このことにより、樹脂10によ
り半導体チップ1が保護され、破損することはない。な
お、第2の樹脂の封止方法は、(3)の工程とは異な
り、半導体チップ1の第2の表面の側からの方向、特に
半導体チップ1の側面に向かう方向から樹脂を封止する
こともできる。
置において、配線回路基板4の半導体チップ1に覆われ
ない部分に、半導体チップ1に全面を覆われない開口部
3を設ける。このことにより、外部配線への接続部(ボ
ールバンプ)8に側から保護樹脂10を形成することが
できる。
ように設ける。ことにより、半導体チップ1の側面に保
護樹脂10が形成される。この保護樹脂10は、半導体
チップ1の破損を防ぎ、半導体装置の強度・信頼性を向
上することができる。また、半導体チップ1の側面より
離れた配線回路基板4の部分に開口部3を設けた場合で
も、半導体チップ1が外部と接触しにくくなり半導体チ
ップ1の角部の破損を防ぐことができる。
保護樹脂10を形成する事が出来る。このことにより、
樹脂10の形成を、配線接続部2、21、22の樹脂7
による封止と同一工程で行える。配線6とパット2の接
続のために開口部12が形成されている配線回路基板4
においては、従来と同一の工程で開口部3を配線回路基
板4に形成することができる。
においては、パッド2を半導体チップ1の中央にまとめ
て配置する。実装基板4と半導体チップ1との電気的に
接続する部分が半導体チップ1の中央のみとなる。この
ような半導体チップ1のパッド2の保護と、半導体チッ
プ1の角部の保護とを、同一面側から樹脂7、10を封
入することで、工程数を増やすことなく達成できる。
の真下方向に全て収まっているファンイン型の例を示し
た。しかし、ボール8が半導体チップ1の真下方向の外
側にも設けられているファンアウト型の半導体装置にも
第1の実施の形態は適用できる。その場合、配線回路基
板4に設けられる開口部3はボール8が設けられていな
い位置に設けられる。あるいは、ボール8は開口部3が
設けられていない位置に設けられる。
の形態の変形例では、構造Aを有する半導体装置につい
て説明する。第1の実施の形態の変形例の半導体装置で
は、図4(a)(b)(c)に示すように、半導体チッ
プ1の主表面24は4辺を有する方形である。半導体チ
ップ1には、その方形の長手方向に垂直の中心線付近の
領域の表面上にセンターパッド2が複数個設けられてい
る。第1の実施の形態の変形例の半導体装置は、第1の
実施の形態の半導体装置とは異なり、センターパッド2
が、1列に直線的に配置されている。センターパッド方
式は、周辺回路からもっとも近い領域にパッドを設ける
ことができる。センターパッド方式が配線長を短くする
上で好適である。
は、構造Aを有する半導体装置について詳細に説明す
る。
(a)(b)に示すように、第1の実施の形態の半導体
装置とは異なり、第2の開口部3の開口面が円である。
さらに、第2の樹脂10の半導体チップ1の側面に接し
ない配線回路基板4の上の側面が、半導体チップ1の第
2の表面25に対して垂直である点が異なっている。図
5(a)は、第2の実施の形態の半導体装置の上面図で
ある。図5(b)は、図5(a)のI−I方向の断面図
である。
半導体チップ1の角部は検査装置やトレイにほとんど接
触しない。そして、半導体チップ1の角部の破損が防止
できる。また、第2の樹脂10の接する基板4の上面は
狭くできる。従って、基板4の面積と半導体装置の面積
を小さくできる。また、開口部3の開口面の形状を円形
にすることで、第2の樹脂10の埋め込みの際に気泡が
発生しにくい。
造方法を説明する。第2の実施の形態の半導体装置の製
造方法は、次の2点を変更することにより、第1の実施
の形態の製造方法と同様に行うことができる。まず、1
点目として、(1)の工程で、開口部3の開口面の形状
を円形に変更する。2点目として、(3)の工程で、図
6(a)(b)に示すように、金型26の形状を変更
し、配置する。ここで、図6(a)は、金型26を配置
した第2の実施の形態の半導体装置の上方からの透視図
である。図6(b)は、図6(a)のI−I方向の断面
図である。金型26に新たに側面28を設ける。側面2
8は、半導体チップ1の第2の表面25に対して垂直に
配置可能である。このために、側面28は、半導体チッ
プ1の第2の表面25に接する金型26の平面に対して
垂直に配置する。側面28の一端は基板4に接すること
が可能である。このために、側面28の高さは、半導体
チップ1の厚さと同じ大きさにする。
10の厚さを任意の厚さに設定することができる。この
ことにより、第2の樹脂10の厚さを、半導体チップ1
の角部の破損が防止可能な最小膜厚に設定できる。そし
て、第2の樹脂10の接する基板4の上面は狭くでき
る。さらには、基板4の面積と半導体装置の面積を小さ
くできる。
は、構造Aを有する半導体装置について詳細に説明す
る。
(a)(b)に示すように、第1の実施の形態の半導体
装置とは異なり、半導体チップ1の角部の第2の表面2
5の上に第2の樹脂10が設けられる。図7(a)は、
第3の実施の形態の半導体装置の上面図である。図7
(b)は、図7(a)のI−I方向の断面図である。
表面25の上にも配置されることにより、半導体チップ
1の角部は第2の樹脂10により完全に覆われ、検査装
置やトレイに接触することはない。そして、半導体チッ
プ1の角部の破損が防止できる。
造方法を説明する。第3の実施の形態の半導体装置の製
造方法は、(3)の工程で、図8(a)(b)に示すよ
うに、金型26の形状を変更し配置することにより、第
1の実施の形態の製造方法と同様に行うことができる。
ここで、図8(a)は、金型26を配置した第3の実施
の形態の半導体装置の上方からの透視図である。図8
(b)は、図8(a)のI−I方向の断面図である。金
型26に新たに側面28を設ける。側面28の一端は、
半導体チップ1の第2の表面25の上で、第2の表面2
5の角部の近くに配置することが可能である。すなわ
ち、金型26は、半導体チップ1の第2の表面25に、
第2の表面25の角部の近くでは接することなく、第2
の表面25の角部から離れると接することが可能であ
る。
体チップ1の第2の表面25の上の第2の樹脂10の厚
さを任意の厚さに設定することができる。このことによ
り、半導体チップ1の第2の表面25の上の第2の樹脂
10の厚さを、半導体装置をソケットに搭載する場合に
搭載の障害とならない最大膜厚に設定できる。そして、
半導体チップ1の角部の破損をより確実に防止できる。
は、構造Aを有する半導体装置について詳細に説明す
る。
(a)(b)(c)に示すように、第1の実施の形態の
半導体装置とは異なり、第1の開口部29の長さが、半
導体チップ1の長さより長い。このことにより、第1の
開口部29の上に半導体チップ1の第1の表面24の方
形の辺を配置することが可能である。第1の樹脂7は、
第1の開口部29に設けられる。そして、第1の樹脂7
は、半導体チップ1の側面に配置される。
1の第1及び第2の表面24、25の方形の辺の付近の
配線回路基板4の上に設けられる点が異なっている。第
3の樹脂30は、第3の開口部13に設けられる。そし
て、第3の樹脂30は、半導体チップ1の側面に配置さ
れる。図9(a)は、第4の実施の形態の半導体装置の
上面図である。図9(b)は、下方からの透視図であ
る。図9(c)は、図9(a)(b)のI−I方向の断
面図である。
側面部に対応した第3の開口部13を配線回路基板4中
に設けることにより、封止樹脂30を施す。この樹脂3
0は、第1の実施の形態の第1と第2の樹脂7、10の
埋め込みと同様の工程により開口部13に埋め込まれ
る。なお、センターパッド2付近の配線6、第1の樹脂
7の構成は第1の実施の形態と同様である。第1乃至第
3の各開口部29、3、13に設けられる第1乃至第3
の樹脂7、10、30の上面が、半導体チップ1の第2
の表面25の方形の角部から離れた場所で、半導体チッ
プ1の第2の表面25と同程度の高さである。すなわ
ち、半導体チップ1の厚さに相当する厚さを有する第1
乃至第3の樹脂7、10、30が第1乃至第3の開口部
29、3、13に設けられている。
の形態の効果に加えて、半導体チップ1の側面部からの
応力に基づいた破損も保護できる。さらに、配線回路基
板4と半導体チップ1のハガレ強度もより強くすること
ができる。また、半導体チップ1の第2の表面25に荷
重を掛けても、側面部と角部に複数個設けられた樹脂
7、10、30により、荷重により生じる応力が分散さ
れる。このことにより、半導体チップ1の破壊を防止す
ることができる。
造方法を説明する。第4の実施の形態の半導体装置の製
造方法は、(1)の工程で、配線回路基板4に、開口部
13と29を配置することにより、第1の実施の形態の
製造方法と同様に行うことができる。(3)の工程で
も、第1の実施の形態と同じ金型26を使用することが
できる。
は、構造Bを有する半導体装置について詳細に説明す
る。
(a)(b)(c)に示すように、第1の実施の形態の
半導体装置とは異なり、第2の樹脂17が、半導体チッ
プ1に接しない。特に、第2の樹脂17が、第2の表面
25の外周部に接しない。このことは、第2の開口部1
5の上に半導体チップ1の第1の表面24の方形の角部
が配置されていないことに起因している。このことによ
っても、半導体チップ1の角部の破損を防止することが
可能である。また、第2の開口部15が、2つの開口部
を有する点で異なっている。このことにより、配線回路
基板1の強度の低下を少なくすることができる。図10
(a)は、第5の実施の形態の半導体装置の上面図であ
る。図10(b)は、下方からの透視図である。図10
(c)は、図10(a)(b)のI−I方向の断面図で
ある。
17の上面は、半導体チップ1の第2の表面25の方形
の角部から離れた場所で、半導体チップ1の第2の表面
25と同程度の高さである。すなわち、半導体チップ1
の厚さに相当する厚さを有する第2の樹脂17が第2の
開口部15に設けられている。
にひとつずつ設けるのではなく、各角部に複数の開口部
を設ける。各角部ごとに設けられた第2の開口部15の
面積の和は、第1の実施の形態において設けられた各角
部の開口部の面積に近い。
路基板14に第2の開口部15が設けられる。この第2
の開口部15中に第2の樹脂17が封止されている。半
導体チップ1の角部は第2の樹脂17に接していない。
第2の樹脂17の高さは、半導体チップ1の第2の表面
25の高さと同じ高さである。第2の樹脂17は、配線
回路基板14の半導体チップ1が搭載される面と反対側
の面から第1の樹脂7と同時に注入される。このため、
配線回路基板14の半導体チップ1が搭載される面の上
には、第2の樹脂17が、底面が第2の開口部15より
も大きい突起となっている。なお、センターパッド2付
近の配線6、第1の樹脂7の構成は第1の実施の形態と
同様である。
体チップ1が搭載されている。配線回路基板14の周囲
には、半導体チップ1から離間して4つの突起17が設
けられている。第2の樹脂17は半導体チップ1の厚み
と同等もしくはそれに近い高さの突起17を有する。こ
の突起17により、半導体チップ1が外部と接触しにく
くなり、半導体チップ1の破損を防ぐことができる。
造方法を説明する。第5の実施の形態の半導体装置の製
造方法は、(1)の工程で、配線回路基板14に、開口
部15を配置することにより、第1の実施の形態の製造
方法と同様に行うことができる。(3)の工程でも、第
1の実施の形態と同じ金型26を使用することができ
る。
は、構造Aと構造Bの中間の構造を有する半導体装置に
ついて詳細に説明する。
(a)(b)に示すように、第1の実施の形態の半導体
装置とは異なり、第2の樹脂17が、半導体チップ1に
接するが、第2の表面25の外周部には接しない。この
ことは、第2の開口部15の上に半導体チップ1の第1
の表面24の方形の角部が配置されていないことに起因
している。このことによっても、半導体チップ1の角部
の破損を防止することが可能である。図11(a)は、
第6の実施の形態の半導体装置の上面図である。図11
(b)は、図11(a)のI−I方向の断面図である。
の第2の表面25の方形の角部から離れた場所で、半導
体チップ1の第2の表面25と同程度の高さである。す
なわち、半導体チップ1の厚さに相当する厚さを第2の
樹脂17が有する。この第2の樹脂17により、半導体
チップ1が外部と接触しにくくなり、半導体チップ1の
破損を防ぐことができる。
造方法を説明する。第6の実施の形態の半導体装置の製
造方法は、次の2点を変更することにより、第1の実施
の形態の製造方法と同様に行うことができる。まず、1
点目として、(1)の工程で、配線回路基板14に、開
口部15を配置する。2点目として、(3)の工程で、
図12(a)(b)に示すように、金型26の形状を変
更し、配置する。ここで、図12(a)は、金型26を
配置した第6の実施の形態の半導体装置の上方からの透
視図である。図12(b)は、図12(a)の金型26
を配置した第6の実施の形態の半導体装置の断面図であ
る。金型26に新たに側面28を設ける。側面28は、
半導体チップ1の第2の表面25に対して垂直に配置可
能である。このために、側面28は、半導体チップ1の
第2の表面25に接する金型26の平面に対して垂直に
配置する。側面28の一端は第2の開口部15の下に配
置することが可能である。このことにより、側面28に
第2の樹脂17を配置することができる。側面28の一
端は基板4に接することが可能である。このために、側
面28の高さは、半導体チップ1の厚さと同じ大きさに
する。
は、構造Aを有する半導体装置について詳細に説明す
る。
(a)(b)と図14(a)(b)(c)に示すよう
に、第1の実施の形態の半導体装置とは異なり、半導体
チップ100のパッド101が、半導体チップ100の
第1の表面24の方形の辺の付近に設けられている。そ
して、第1の開口部103が、第1の開口部12と第2
の開口部3を兼ねている。また、第3の開口部104
が、半導体チップ100の第1の表面24の方形の辺の
付近の配線回路基板102に設けられている点が異なっ
ている。第1の樹脂107が、第1の開口部103と第
3の開口部104に設けられる。第1の樹脂107が半
導体チップ100の側面に配置される。第3の開口部1
04の開口面の形状は、円、方形、又は多角形であって
もよい。第3の開口部104は複数の開口部を有してい
てもよい。
態の半導体装置の上面図である。図13(b)は、下方
からの透視図である。図14(a)は、図13(a)
(b)のI−I方向の断面図である。図14(b)は、
図13(a)(b)のII−II方向の断面図である。
図14(c)は、図13(a)(b)のIII−III
方向の断面図である。
り、半導体チップ1の角部は検査装置やトレイにほとん
ど接触しない。そして、半導体チップ1の角部の破損が
防止できる。
の第1の表面24の上の周辺に設けられている。半導体
チップ100は、配線回路基板102に搭載されてい
る。半導体チップ100の4辺に対応して配線回路基板
102中に開口部103と104が設けられている。半
導体チップ100と配線回路基板102上の接続ボール
108との間の配線108を樹脂107で被覆して保護
している。
と絶縁性基材105の積層構造を有している。配線回路
基板102は、半導体チップ100の対向する一対の辺
のそれぞれの下方に配置可能な第1の開口部103を有
している。そして、この第1の開口部103の上方に
は、電極パッド101が配置可能である。配線回路基板
102は、半導体チップ100の対向する他の一対の辺
のそれぞれの付近に配置可能な第3の開口部104を有
している。
3と封止用開口部104を介して、封止樹脂107を塗
布する。このように、半導体チップ100の4つの側面
特に角部を封止樹脂107にて覆っている。
線108が接続されている。この配線108は半導体基
板100と配線回路基板102を電気的に接続する。配
線108は、エラストマ109の下に設けられ、ハンダ
バンプ110に電気的に接続される。半導体チップ10
0の第2の表面25が上になるように、半導体チップ1
00は配線回路基板102の上に配置されている。半導
体チップ100の第1の表面24に回路素子が形成され
ている。
造方法を説明する。第7の実施の形態の半導体装置の製
造方法は、(1)の工程で、配線回路基板102に、開
口部103と104を配置することにより、第1の実施
の形態の製造方法と同様に行うことができる。(3)の
工程でも、図15(a)(b)に示すように、第1の実
施の形態と同じ金型26を使用することができる。ここ
で、図15(a)は、金型26を配置した第7の実施の
形態の半導体装置の上方からの透視図である。図15
(b)は、図15(a)の金型26を配置した第7の実
施の形態の半導体装置の断面図である。
半導体チップの表面が外部に露出しても、半導体チップ
の角部の破損の防止が可能なCSPの半導体装置を提供
できる。
面が外部に露出しても、半導体チップの角部の破損の防
止が可能なCSPの半導体装置の製造方法を提供でき
る。
置の断面図である。
面図と断面図である。
断面図である。
面図、下面図と断面図である。
面図である。
下方からの透視図と断面図である。
面図である。
下方からの透視図と断面図である。
面図と断面図である。
下面図と断面図である。
断面図である。
の下方からの透視図と断面図である。
下面図である。
ある。
の下方からの透視図と断面図である。
開口部 4、11、14、44、54、102 配線回路基板 5、45、55、109 エラストマ 6、46、56、108 配線 7、47、57、107 第1の樹脂 8、48、58、110 ボール 9、50、60 絶縁性保護膜 10、30、43 第2の樹脂 17 突起(第2の樹脂) 21 ワイヤー 22 ボンディングパッド 23、49、59、105 絶縁性基材 24 半導体チップの第1の表面 25 半導体チップの第2の表面 26 金型 27 空気抜き穴 28 金型の側面 101 周辺パット
Claims (20)
- 【請求項1】 パッドが方形の第1の表面に設けられる
半導体チップと、 前記半導体チップの前記第1の表面に上面が接し、前記
パッドの下に配置された第1の開口部を有し、下面に配
置され前記パットと電気的に接続する配線を有する配線
回路基板と、 前記第1の開口部に設けられ前記パッドを被覆する第1
の樹脂と、 前記配線回路基板の前記上面に設けられ、上面が前記半
導体チップの前記方形の角部から離れた場所で前記半導
体チップの第2の表面と同程度の高さである第2の樹脂
とを有することを特徴とする半導体装置。 - 【請求項2】 前記半導体チップの前記方形の角部の付
近の前記配線回路基板に第2の開口部が設けられ、 前記第2の樹脂が、前記第2の開口部に設けられること
を特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記第2の樹脂の前記上面と、前記半導
体チップの前記第2の表面は、同一平面上に配置されて
いることを特徴とする請求項1又は請求項2に記載の半
導体装置。 - 【請求項4】 前記第2の樹脂が、前記半導体チップの
前記第2の表面の外周部に接することを特徴とする請求
項1乃至3のいずれか1つに記載の半導体装置。 - 【請求項5】 前記第2の開口部の上に前記半導体チッ
プの前記方形の前記角部が配置されていることを特徴と
する請求項2乃至4のいずれか1つに記載の半導体装
置。 - 【請求項6】 前記第1の開口部の上に前記半導体チッ
プの前記方形の辺が配置されていることを特徴とする請
求項1乃至5のいずれか1つに記載の半導体装置。 - 【請求項7】 前記パッドが前記方形の辺と平行な中心
線の付近に設けられることを特徴とする請求項1乃至6
のいずれか1つに記載の半導体装置。 - 【請求項8】 前記パッドが前記方形の辺の付近に設け
られ、前記第1の開口部が前記第2の開口部を兼ねるこ
とを特徴とする請求項2乃至7のいずれか1つに記載の
半導体装置。 - 【請求項9】 第3の開口部が前記方形の辺の付近の前
記配線回路基板に設けられ、第3の樹脂が前記第3の開
口部に設けられ、前記第3の樹脂が前記半導体チップの
側面に配置されることを特徴とする請求項1乃至8のい
ずれか1つに記載の半導体装置。 - 【請求項10】 前記第3の開口部の開口面の形状は、
円、方形、又は多角形であることを特徴とする請求項9
に記載の半導体装置。 - 【請求項11】 前記第3の開口部は複数の開口部を有
することを特徴とする請求項9または請求項10に記載
の半導体装置。 - 【請求項12】 前記第2の開口部の開口面の形状は、
円、方形、又は多角形であることを特徴とする請求項2
乃至9のいずれか1つに記載の半導体装置。 - 【請求項13】 前記第2の開口部は複数の開口部を有
することを特徴とする請求項2乃至12のいずれか1つ
に記載の半導体装置。 - 【請求項14】 前記配線の下に配置され、前記配線に
電気的に接続するバンプを有することを特徴とする請求
項1乃至13のいずれか1つに記載の半導体装置。 - 【請求項15】 前記パットと前記配線が、ワイヤを介
して電気的に接続されることを特徴とする請求項1乃至
14のいずれか1つに記載の半導体装置。 - 【請求項16】 半導体チップのパットと配線回路基板
の第1の開口部を一致させて前記半導体チップの第1の
表面と前記配線回路基板の上面を接着することと、 前記パッドと前記配線回路基板の配線を電気的に接続す
ることと、 前記第1の開口部を第1の樹脂で埋め、前記パットを封
止することと、 前記配線回路基板の前記上面に、上面が前記半導体チッ
プの前記第1の表面の方形の角部から離れた場所で前記
半導体チップの第2の表面と同程度の高さである第2の
樹脂を形成することとを有することを特徴とする半導体
装置の製造方法。 - 【請求項17】 前記パットを前記封止することと、前
記第2の樹脂を前記形成することを同時に行うことを特
徴とする請求項16に記載の半導体装置の製造方法。 - 【請求項18】 前記接着することにおいて、前記半導
体チップの前記方形の前記角部の付近に前記配線回路基
板の第2の開口部を配置し、 前記第2の樹脂を前記形成することにおいて、前記第2
の樹脂で前記第2の開口部を埋めることを特徴とする請
求項16又は請求項17に記載の半導体装置の製造方
法。 - 【請求項19】 前記接続することは、前記パッドと前
記配線回路基板の前記配線をワイヤを介して接続するこ
とであることを特徴とする請求項16乃至18のいずれ
か1つに記載の半導体装置の製造方法。 - 【請求項20】 前記配線の下に、前記配線に電気的に
接続するバンプを形成することをさらに有することを特
徴とする請求項16乃至19のいずれか1つに記載の半
導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200210A (ja) * | 2008-02-21 | 2009-09-03 | Powertech Technology Inc | 半導体パッケージ及びそれに用いる基板 |
JP2010114388A (ja) * | 2008-11-10 | 2010-05-20 | Powertech Technology Inc | ウインドウ型半導体パッケージ |
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Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6583413B1 (en) * | 1999-09-01 | 2003-06-24 | Hitachi, Ltd. | Method of inspecting a circuit pattern and inspecting instrument |
AU2001243285A1 (en) * | 2000-03-02 | 2001-09-12 | Donnelly Corporation | Video mirror systems incorporating an accessory module |
SG103832A1 (en) * | 2001-05-08 | 2004-05-26 | Micron Technology Inc | Interposer, packages including the interposer, and methods |
BR0102842A (pt) * | 2001-05-22 | 2003-03-05 | Brasil Compressores Sa | Lâmina e arranjo de lâminas para motor linear |
DE10127009A1 (de) * | 2001-06-05 | 2002-12-12 | Infineon Technologies Ag | Kunststoffgehäuse mit mehreren Halbleiterchips und einer Umverdrahtungsplatte sowie ein Verfahren zur Herstellung des Kunststoffgehäuses in einer Spritzgußform |
EP1423876B1 (en) * | 2001-09-07 | 2013-07-10 | Ricoh Company, Ltd. | Semiconductor device and voltage regulator |
SG127684A1 (en) * | 2002-08-19 | 2006-12-29 | Micron Technology Inc | Packaged microelectronic component assemblies |
US20040036171A1 (en) * | 2002-08-22 | 2004-02-26 | Farnworth Warren M. | Method and apparatus for enabling a stitch wire bond in the absence of discrete bump formation, semiconductor device assemblies and electronic systems including same |
US7205656B2 (en) * | 2005-02-22 | 2007-04-17 | Micron Technology, Inc. | Stacked device package for peripheral and center device pad layout device |
US20060261498A1 (en) * | 2005-05-17 | 2006-11-23 | Micron Technology, Inc. | Methods and apparatuses for encapsulating microelectronic devices |
US7833456B2 (en) * | 2007-02-23 | 2010-11-16 | Micron Technology, Inc. | Systems and methods for compressing an encapsulant adjacent a semiconductor workpiece |
KR101539402B1 (ko) * | 2008-10-23 | 2015-07-27 | 삼성전자주식회사 | 반도체 패키지 |
US8384228B1 (en) * | 2009-04-29 | 2013-02-26 | Triquint Semiconductor, Inc. | Package including wires contacting lead frame edge |
US20120199960A1 (en) * | 2011-02-07 | 2012-08-09 | Texas Instruments Incorporated | Wire bonding for interconnection between interposer and flip chip die |
DE102013207677A1 (de) * | 2013-04-26 | 2014-10-30 | Continental Automotive Gmbh | Abgasturbolader mit verschleißfreier Verbindung von Komponenten seines Wastegatesystems |
JP2021148653A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体装置、検査用部品、および検査装置 |
KR20230023834A (ko) * | 2020-12-09 | 2023-02-20 | 주식회사 솔루엠 | 에어포켓 방지 기판, 에어포켓 방지 기판 모듈, 이를 포함하는 전기기기 및 이를 포함하는 전기기기의 제조 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2891665B2 (ja) * | 1996-03-22 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
JP2843315B1 (ja) | 1997-07-11 | 1999-01-06 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
KR100248792B1 (ko) | 1996-12-18 | 2000-03-15 | 김영환 | 단일층 세라믹 기판을 이용한 칩사이즈 패키지 반도체 |
JPH11186449A (ja) | 1997-12-25 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6285203B1 (en) * | 1999-06-14 | 2001-09-04 | Micron Technology, Inc. | Test system having alignment member for aligning semiconductor components |
KR100298828B1 (ko) * | 1999-07-12 | 2001-11-01 | 윤종용 | 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200210A (ja) * | 2008-02-21 | 2009-09-03 | Powertech Technology Inc | 半導体パッケージ及びそれに用いる基板 |
JP2010114388A (ja) * | 2008-11-10 | 2010-05-20 | Powertech Technology Inc | ウインドウ型半導体パッケージ |
JP2011155203A (ja) * | 2010-01-28 | 2011-08-11 | Elpida Memory Inc | 半導体装置 |
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