KR20080074654A - 적층 반도체 패키지 - Google Patents

적층 반도체 패키지 Download PDF

Info

Publication number
KR20080074654A
KR20080074654A KR1020070014048A KR20070014048A KR20080074654A KR 20080074654 A KR20080074654 A KR 20080074654A KR 1020070014048 A KR1020070014048 A KR 1020070014048A KR 20070014048 A KR20070014048 A KR 20070014048A KR 20080074654 A KR20080074654 A KR 20080074654A
Authority
KR
South Korea
Prior art keywords
semiconductor package
substrate
chip
semiconductor chip
connection
Prior art date
Application number
KR1020070014048A
Other languages
English (en)
Inventor
이승호
황찬기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070014048A priority Critical patent/KR20080074654A/ko
Publication of KR20080074654A publication Critical patent/KR20080074654A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 일면에 범프들이 배열된 제 1반도체 칩, 상기 반도체 칩이 부착되는 하부면에 상기 반도체 칩을 수납하기 위한 칩 수납 홈이 형성되고, 상기 하부면 중 상기 칩 수납 홈의 외측에 본딩 패드들이 배열되고, 상기 하부면의 가장자리를 따라 상기 본딩 패드들과 연결된 볼 랜드들이 배열되며, 상부면에 상기 볼 랜드들과 전기적으로 연결되는 접속 패드들이 배열된 제 1기판, 상기 제 1반도체 칩의 범프와 상기 본딩 패드를 연결하는 제 1도전성 와이어들, 상기 제 1반도체 칩, 상기 도전성 와이어 및 상기 본딩 패드들을 포함한 상기 제 1기판의 하부면 일부분을 감싸는 제 1몰딩부 및 상기 볼 랜드에 접속되는 솔더 볼들을 포함하는 하부 반도체 패키지; 및 상부면에 범프들이 배열된 제 2반도체 칩, 상부면에 상기 반도체 칩이 부착되는 칩 부착 영역이 마련되고, 상기 부착 영역의 외측에 본딩 패드들이 배열되는 제 2기판, 일측단부가 상기 본딩 패드들에 접속되고, 타측단부가 상기 하부 반도체 패키지 쪽으로 절곡되어 상기 제 1기판의 접속 패드에 접속되는 연결 리드들, 상기 제 2반도체 칩의 범프 및 상기 연결 리드를 연결시키는 제 2도전성 와이어들 및 상기 제 2기판의 상부면 전면을 감싸는 제 2몰딩부를 포함하며, 상기 하부 반도체 패키지의 상부에 적층되는 상부 반도체 패키지를 포함한다.

Description

적층 반도체 패키지{Stack semiconductor package}
도 1은 종래의 BGA 반도체 패키지를 적층시킨 적층 반도체 패키지의 단면도이다.
도 2는 본 발명의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다.
도 3a 내지 도 3c는 상부 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 제 2실시예에 의한 하부 반도체 패키지의 단면도이다.
도 5는 본 발명의 제 3실시예에 의한 적층 반도체 패키지의 단면도이다.
본 발명은 적층 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 하부 반도체 패키지 및 상부 반도체 패키지의 접속 불량을 방지하고 두께를 박형화시킨 적층 반도체 패키지에 관한 것이다.
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순 히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있으며, 매우 다양한 종류의 반도체 패키지가 개발되고 있다.있다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되고 있으며, 이들의 요구를 만족시키기 위해 BGA(Ball Grid Array)형태의 반도체 패키지가 개발되었다. 이러한, BGA 형태의 반도체 패키지(이하, BGA 반도체 패키지라 한다.)는 외부 접속 단자로 사용되는 솔더 볼(solder ball)을 BGA 반도체 패키지의 하부면에 배열하기 때문에 리드 프레임을 이용한 반도체 패키지에 비해 많은 개수의 외부 접속 단자를 형성할 수 있다. 또한, 반도체 패키지의 크기도 반도체 칩과 거의 동일한 크기를 가진다.
최근에는 BGA 반도체 패키지의 메모리 용량을 배가시켜 다기능화 추세에 대응하기 위해서 반도체 칩 또는 반도체 패키지를 적어도 2개이상 적층시킨 적층형 반도체 패키지가 제조되고 있다.
도 1은 종래의 BGA 반도체 패키지를 적층시킨 적층 반도체 패키지의 단면도이다.
도 1을 참조하면, 종래의 적층 반도체 패키지(100)는 제 1반도체 패키지(10) 및 제 1반도체 패키지(10)의 상부에 적층된 제 2반도체 패키지(50)를 포함하며, 제 1 및 제 2반도체 패키지(10, 50)는 BGA 반도체 패키지이다.
제 1 및 제 2반도체 패키지(10, 50)는 패드(22, 24, 62)들 및 볼 랜 드(26,66)들 포함한 회로 패턴들이 인쇄된 기판(20, 60), 기판(20, 60)의 상부면에 부착되고 기판(20, 60)과 전기적으로 연결되는 반도체 칩(30, 70), 반도체 칩(30, 70)을 감싸는 몰딩부(40, 80) 및 볼 랜드(26,66)에 접속되고 반도체 칩(30, 70)과 전기적으로 연결되는 솔더 볼(45, 85)들을 포함한다.
여기서, 제 1반도체 패키지(10)를 구성하는 몰딩부(40)는 기판(20)의 상부면 전체를 덮지 않고, 반도체 칩(30) 및 패드, 즉 본딩 패드(22)를 포함한 일부분만을 덮는다. 그리고, 몰딩부(40)의 외측으로 노출된 기판(20)의 상부면에는 제 2반도체 패키지(50)의 솔더 볼(85)들이 접속되는 패드, 즉 볼 접속 패드(24)들이 형성된다.
한편, 제 2반도체 패키지(50)를 구성하는 몰딩부(80)는 반도체 칩(70) 및 본딩 패드(62)를 포함한 기판(60)의 상부면 전체를 덮는다. 그리고, 제 2반도체 패키지(50)를 제 1반도체 패키지(10)의 상부면에 적층시켰을 때 제 1반도체 패키지(10)의 몰딩부(40)에 제 2반도체 패키지(50)의 솔더 볼(85)들이 위치하지 않도록, 제 2반도체 패키지(50)의 솔더 볼(85)들은 제 1반도체 패키지(10)의 볼 접속 패드(24)들과 대응하여 기판(60)의 하부면 가장자리를 따라 배열된다.
미설명 부호 35 및 75는 반도체 칩(30, 70)과 기판(20, 60)을 전기적으로 연결시키는 도전성 와이어들이고, 85는 기판(60)의 상부면에 형성된 본딩 패드(62)들 및 기판(60)의 하부면에 형성된 볼 랜드(66)들을 전기적으로 연결시키는 비아 홀이다.
그러나, 상술한 바와 같이 BGA 반도체 패키지를 2개 이상 적층시켜 적층 반도체 패키지(100)를 제조할 경우, 제 1반도체 패키지(10)의 몰딩부(40) 및 제 2반 도체 패키지(50)의 기판(60)이 접촉되어 쇼트되는 것을 방지하기 위해 제 2반도체 패키지(50)의 솔더 볼(85) 직경을 제 1반도체 패키지(10)의 몰딩부(40) 높이보다 더 크게 형성해야하기 때문에 적층 반도체 패키지(100)의 높이가 증가되는 문제점이 있다.
또한, 제 2반도체 패키지(50)의 솔더 볼(85) 직경이 커질 경우 볼 랜드(66)에 솔더 볼(85)을 부착시키는 공정 및 제 1반도체 패키지(10)의 상부면에 형성된 볼 접속 패드(24)에 제 2반도체 패키지(50)의 솔더 볼(85)을 부착시키는 공정 등에서 제 2반도체 패키지(50)의 솔더 볼(85)들이 인접한 다른 솔더 볼(85)들과 접속되고, 제 1 및 제 2반도체 패키지(10, 50)를 구성하는 재료들의 열팽창 계수의 차이로 인해 제 1 및 제 2반도체 패키지(10, 50)에 휨이 발생될 경우 솔더 볼(85) 및 볼 접속 패드(24)의 계면에서 크랙이 발생되는 등의 솔더볼 접속 불량이 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 하부 반도체 패키지 및 상부 반도체 패키지의 접속 불량을 방지하고, 두께를 감소시킨 적층 반도체 패키지를 제공한다.
이와 같은 본 발명의 목적을 구현하기 위한 적층 반도체 패키지는 일면에 범프들이 배열된 제 1반도체 칩, 상부면에 상기 반도체 칩이 부착되는 칩 부착 영역이 마련되고, 상기 칩 부착 영역과 이격되어 상부면 가장자리에 배열되는 접속 패드들 및 하부면에 배열되고 상기 접속 패드들과 전기적으로 연결되는 볼 랜드들을 포함하며 제 1반도체 칩과 전기적으로 연결되는 제 1기판, 상기 제 1기판의 상부면 중 상기 제 1반도체 칩을 포함한 일부분을 감싸는 제 1몰딩부 및 상기 볼 랜드에 접속되는 솔더 볼들을 포함하는 하부 반도체 패키지; 및
상부면에 범프들이 배열된 제 2반도체 칩, 상부면에 상기 반도체 칩이 부착되는 칩 부착 영역이 마련되고, 상기 부착 영역의 외측에 본딩 패드들이 배열되는 제 2기판, 일측단부가 상기 본딩 패드들에 접속되고, 타측단부가 상기 하부 반도체 패키지 쪽으로 절곡되어 상기 제 1기판의 접속 패드에 접속되는 연결 리드들, 상기 제 2반도체 칩의 범프 및 상기 본딩 패드를 연결시키는 도전성 와이어들 및 상기 제 2기판의 상부면 전면을 감싸는 제 2몰딩부를 포함하며, 상기 하부 반도체 패키지의 상부에 적층되고 상기 연결 리드에 의해 상기 하부 반도체 패키지와 전기적으로 연결되는 상부 반도체 패키지를 포함한다.
또한, 적층 반도체 패키지는 일면에 범프들이 배열된 제 1반도체 칩, 상기 반도체 칩이 부착되는 하부면에 상기 반도체 칩을 수납하기 위한 칩 수납 홈이 형성되고, 상기 하부면 중 상기 칩 수납 홈의 외측에 본딩 패드들이 배열되고, 상기 하부면의 가장자리를 따라 상기 본딩 패드들과 연결된 볼 랜드들이 배열되며, 상부면에 상기 볼 랜드들과 전기적으로 연결되는 접속 패드들이 배열된 제 1기판, 상기 제 1반도체 칩의 범프와 상기 본딩 패드를 연결하는 제 1도전성 와이어들, 상기 제 1반도체 칩, 상기 도전성 와이어 및 상기 본딩 패드들을 포함한 상기 제 1기판의 하부면 일부분을 감싸는 제 1몰딩부 및 상기 볼 랜드에 접속되는 솔더 볼들을 포함하는 하부 반도체 패키지; 및
상부면에 범프들이 배열된 제 2반도체 칩, 상부면에 상기 반도체 칩이 부착되는 칩 부착 영역이 마련되고, 상기 부착 영역의 외측에 본딩 패드들이 배열되는 제 2기판, 일측단부가 상기 본딩 패드들에 접속되고, 타측단부가 상기 하부 반도체 패키지 쪽으로 절곡되어 상기 제 1기판의 접속 패드에 접속되는 연결 리드들, 상기 제 2반도체 칩의 범프 및 상기 연결 리드를 연결시키는 제 2도전성 와이어들 및 상기 제 2기판의 상부면 전면을 감싸는 제 2몰딩부를 포함하며, 상기 하부 반도체 패키지의 상부에 적층되고 상기 연결 리드에 의해 상기 하부 반도체 패키지와 전기적으로 연결되는 상부 반도체 패키지를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명한다.
실시예 1
도 2는 본 발명의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다.
도 2를 참조하면, 실시예 1에 의한 적층 반도체 패키지(400)는 하부 반도체 패키지(200) 및 하부 반도체 패키지(200)의 상부에 적층되고 연결 리드(330)에 의해 하부 반도체 패키지(200)와 전기적으로 연결되는 상부 반도체 패키지(300)를 포함한다.
하부 반도체 패키지(200)는 다시 제 1반도체 칩(210), 제 1기판(220), 제 1도전성 와이어(230)들, 제 1몰딩부(240) 및 하부 반도체 패키지(200)의 외부 접속 단자로 사용되는 솔더 볼(250)들을 포함한다.
제 1반도체 칩(210)은 순도 높은 실리콘 웨이퍼 상에 형성되는 것으로, 내부에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되며, 제 1반도체 칩(210)의 상부면에는 회로부와 전기적으로 연결된 범프(212)들이 일정간격으로 배열된다. 바람직하게, 범프(212)들은 제 1반도체 칩(210)의 상부면 가장자리 쪽에 배열된다.
제 1기판(220)은 제 1반도체 칩(210)을 실장하기 위한 것으로, 제 1기판(210)의 상부면 중앙에는 제 1반도체 칩(210)이 부착되는 칩 부착 영역이 마련된다. 제 1반도체 칩(210)이 부착되는 제 1기판(220)의 상부면에는 본딩 패드(222)들 및 접속 패드(224)들이 형성된다.
본딩 패드(222)는 제 1반도체 칩(210)과 제 1기판(220)을 전기적으로 연결시키는 것으로, 본딩 패드(222)들은 칩 부착 영역의 외측에 배열된다. 좀더 상세하게는, 칩 부착 영역의 외측 중 범프(212)들이 배열된 방향과 동일한 방향으로 본딩 패드(222)들이 배열된다.
도시되지는 않았지만, 반도체 칩의 범프들과 본딩 패드들을 직접적으로 연결하는 플립칩 본딩 방식에 의해 반도체 칩을 제 1기판에 실장할 경우 본딩 패드들은 칩 부착 영역 내에 본딩 패드들과 대응되도록 배열된다.
접속 패드(224)들은 연결 리드(330)와의 접속으로 하부 반도체 패키지(200) 및 상부 반도체 패키지(300)를 전기적으로 연결시키는 것으로, 접속 패드(224)들은 본딩 패드(222)들과 이격되어 제 1기판(220)의 상부면 가장자리에 배열된다. 여기서, 접속 패드(224)의 상부면에는 접속 패드(224)와 연결 리드(330)를 접속시키기 위한 솔더(224a)가 도포되어 있다.
한편, 제 1기판(220)의 하부면에는 솔더 볼(250)들이 접속되는 볼 랜드(226)들이 형성되며, 볼 랜드(226)들은 비아 홀(228)에 의해 제 1기판(220)의 상부면에 형성된 본딩 패드(222)들 및 접속 패드(224)들과 전기적으로 연결된다. 여기서, 비아 홀(228)은 제 1기판(220)의 상부면으로부터 하부면까지 관통하는 관통공의 내부에 도전성 물질을 증착시켜 형성한 것이다.
제 1도전성 와이어(230)는 제 1반도체 칩(210)과 제 1기판(220)을 전기적으로 연결시키는 매개체로 사용되는 것으로, 제 1도전성 와이어(230)의 일측단부는 제 1반도체 칩(210)의 상부면에 형성된 범프(212)에 접합되고, 제 1도전성 와이어(230)의 타측단부는 본딩 패드(222)에 접합된다.
제 1몰딩부(240)는 제 1반도체 칩(210) 및 제 1도전성 와이어(230)를 외부 환경으로부터 보호하기 위한 것으로, 제 1몰딩부(240)는 제 1반도체 칩(210), 제 1도전성 와이어(230) 및 본딩 패드(222)를 포함한 제 1기판(220)의 상부면 일부분만을 감싼다. 따라서, 상술한 접속 패드(224)들은 제 1몰딩부(240)의 외부로 노출된다.
미설명 부호 205는 제 1기판(220) 상에 제 1반도체 칩(210)을 부착하기 위한 접착제이다.
한편, 상부 반도체 패키지(300)는 제 2반도체 칩(310), 제 2기판(320), 연결 리드(330)들, 제 2도전성 와이어(340) 및 제 2몰딩부(350)를 포함한다.
제 2반도체 칩(310)은 순도 높은 실리콘 웨이퍼 상에 형성되는 것으로, 내부 에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되며, 제 2반도체 칩(310)의 상부면에는 회로부와 전기적으로 연결된 범프(312)들이 일정간격으로 배열된다. 바람직하게, 범프(312)들은 제 2반도체 칩(310)의 상부면 가장자리 쪽에 배열된다.
제 2기판(320)은 제 2반도체 칩(310)을 실장하기 위한 것으로, 제 2기판(310)의 상부면 중앙에는 제 2반도체 칩(310)이 부착되는 칩 부착 영역이 마련되고, 칩 부착 영역의 외측에는 제 2반도체 칩(310)과 제 2기판(320)을 전기적으로 연결시키기 위한 본딩 패드(322)들이 배열된다. 본딩 패드(322)들은 칩 부착 영역의 외측 중 범프(312)들이 배열된 방향과 동일한 방향에 배열된다.
상부 반도체 패키지(300)를 하부 반도체 패키지(200)의 상부면에 적층시켰을 때 하부 반도체 패키지(200)의 접속 패드(224)들이 제 2기판(320)의 외부로 노출되도록 제 2기판(320)의 크기를 제 1기판(220)의 크기보다 작게 형성한다. 바람직하게, 제 2기판(320)의 크기는 서로 대향되는 제 1기판(220)의 가장자리에 형성된 접속 패드(224)들 사이의 거리보다 약간 크게 형성되는데, 상부 반도체 패키지(300)를 하부 반도체 패키지(200)의 상부에 적층시켰을 때 제 2기판(320)이 접속 패드(224)의 전면을 덮지 않을 정도의 크기를 가진다.
연결 리드(330)들은 상부 반도체 패키지(300)와 하부 반도체 패키지(200)를 전기적으로 연결시키는 것으로, "ㄱ"자 형상으로 절곡된다. 이를 좀더 상세히 설명하면, 연결 리드(330)의 일측 단부에서부터 연결 리드(330)의 타측 단부 쪽으로 일정부분까지는 본딩 패드(322)의 상부면에 위치하고 접착부재(도시 안됨), 예를 들 어 솔더에 의해 본딩 패드(322)에 접속된다. 그리고, 연결 리드(330) 중 본딩 패드(322)에 접속되지 않고 제 2기판(320)의 외측으로 노출된 부분은 제 2기판(320)의 측면을 따라 하부 반도체 패키지(200) 쪽으로 절곡되고, 연결 리드(330)의 타측 단부는 솔더(224a)에 의해 하부 반도체 패키지(200)의 접속 패드(224)들과 접속된다.
여기서, 상부 반도체 패키지(300)를 하부 반도체 패키지(200)의 상부면에 적층시켰을 때 제 1몰딩부(240)의 상부면이 제 2기판(320)의 하부면에 접촉되지 않도록 연결 리드 중 제 2기판의 하부면과 대응되는 부분에서부터 연결 리드의 타측 단부까지의 높이(h)는 제 1몰딩부의 높이보다 높다.
제 2도전성 와이어(340)는 제 2반도체 칩(310)과 연결 리드(330)을 전기적으로 연결시키는 매개체로 사용되는 것으로, 제 2도전성 와이어(340)의 일측단부는 제 2반도체 칩(310)의 상부면에 형성된 범프(312)에 접합되고, 제 2도전성 와이어(340)의 타측단부는 본딩 패드와 접속된 연결 리드(330)에 접합된다.
제 2몰딩부(350)는 제 1반도체 칩(210) 및 제 1도전성 와이어(230)를 외부 환경으로부터 보호하기 위한 것으로, 제 2기판(220)의 상부면 전체를 감싼다.
상부 반도체 패키지를 제조하는 과정에 대해 도 3a 내지 도 3c를 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3c는 상부 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 3a는 제 2기판에 연결 리드들이 결합된 단면도로, 도 3a를 참조하면, 솔 더를 이용하여 제 2기판(320)의 상부면에 연결 리드(330)들을 부착한다. 그러면, 각 연결 리드(330)들이 제 2기판(320)에 형성된 본딩 패드(322)들 상에 접속된다. 여기서, 연결 리드(330)들은 본딩 패드(322)들과 대응하여 배열되고, 직사각 형상의 프레임에 의해 인접한 연결 리드들과 서로 연결되어 있다.
도 3b는 상부 반도체 패키지의 단면도로, 도 3b를 참조하면, 먼저, 연결 리드(330)들이 접속된 제 2기판(320)의 상부면 중 칩 부착 영역에 접착제(305)를 부착하고, 접착제(305)의 상부면에 제 2반도체 칩(310)을 위치시켜 제 2반도체 칩(310)을 제 2기판(320)의 상부면에 부착한다.
이후, 제 2도선성 와이어(340)를 이용하여 제 2반도체 칩(310)의 상부면에 배열된 범프(312)와 본딩 패드(322)를 전기적으로 연결한다.
이어, 제 2반도체 칩(310) 및 제 2도선성 와이어(340)들을 포함한 제 2기판(320)의 상부면 전체를 몰딩 수지로 감싸 제 2기판(320)의 상부면에 제 2몰딩부(350)를 형성한다.
도 3c는 연결 리드를 절곡한 단면도로, 도 3c를 참조하면, 제 2기판(320)의 상부면에 제 2몰딩부(350)가 형성된 후 각각의 연결 리드(330)를 연결하는 프레임을 절단하여 연결 리드(330)들을 개별화시킨다. 이어, 제 2몰딩부(350)의 외측으로 노출된 연결 리드(330)들을 제 2기판(320)의 측면을 따라 제 2기판(320)의 하부쪽으로 절곡하여 연결 리드(330)를 "ㄱ"자 형상으로 만든다.
이와 같은 방법에 의해 제조된 상부 반도체 패키지(300)를 하부 반도체 패키지(200)의 상부면에 적층시키고, "ㄱ"자 형상으로 절곡된 각 연결 리드(330)들의 단부를 하부 반도체 패키지(200)의 접속 패드(224)들에 접속시키면, 도 2에 도시된 적층 반도체 패키지(400)가 제조된다.
본 실시예에서 설명한 바와 같이 상부 반도체 패키지(300)의 본딩 패드(222)에 연결 리드(330)를 접속시키고, 연결 리드(330)를 직각으로 절곡하여 상부 반도체 패키지(300)와 하부 반도체 패키지(200)를 전기적으로 연결시키면, 인접한 연결 리드(330)들이 서로 부착되는 접속 불량을 방지할 수 있다.
실시예 2
도 4는 본 발명의 제 2실시예에 의한 하부 반도체 패키지의 단면도이다.
본 발명의 실시예 2에 의한 하부 반도체 패키지의 제 1기판을 제외하면 앞에서 설명한 실시예 1의 하부 반도체 패키지와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 하고, 실시예 1과 다른 제 1기판에 대해서만 설명하기로 한다.
도 4를 참조하면, 제 1기판(220)은 제 1반도체 칩(210)을 실장하기 위한 것으로, 제 1기판(210)의 상부면 중앙에는 제 1반도체 칩(210)이 부착되는 칩 부착 영역이 마련된다. 제 1반도체 칩(210)이 부착되는 제 1기판(220)의 상부면에는 본딩 패드(222)들, 리드 수납 홈(220a) 및 접속 패드(224)들이 형성된다.
본딩 패드(222)는 제 1반도체 칩(210)과 제 1기판(220)을 전기적으로 연결시키는 것으로, 본딩 패드(222)들은 칩 부착 영역의 외측에 배열된다. 좀더 상세하게는, 칩 부착 영역의 외측 중 범프(212)들이 배열된 방향과 동일한 방향으로 본딩 패드(222)들이 배열된다.
도시되지는 않았지만, 반도체 칩의 범프들과 본딩 패드들을 직접적으로 연결하는 플립칩 본딩 방식에 의해 반도체 칩을 제 1기판에 실장할 경우 본딩 패드들은 칩 부착 영역 내에 본딩 패드들과 대응되도록 배열된다.
리드 수납 홈(224)들은 접속 패드(224) 및 연결 리드(330)의 타측 단부를 수용하여 상부 반도체 패키지(300)와 하부 반도체 패키지(220)가 서로 다른 방향으로 휘어지게 될 때 접속 패드(224)와 연결 리드(330)의 연결부분에 크랙이 발생되는 것을 방지한다. 리드 수납 홈(224)은 본딩 패드(222)들과 이격되며 제 1기판(220)의 상부면 가장자리, 즉 상부 반도체 패키지(300)의 연결 리드(330)와 대응하여 소정 깊이로 형성된다.
바람직하게, 리드 수납 홈(220a)의 깊이는 접속 패드(224)의 두께보다 깊게 형성된다.
접속 패드(224)들은 연결 리드(330)와의 접속으로 하부 반도체 패키지(200) 및 상부 반도체 패키지(300)를 전기적으로 연결시키는 것으로, 접속 패드(224)들은 리드 수납 홈(220a)의 내부에 형성된다. 여기서, 접속 패드(224)의 상부면에는 접속 패드(224)와 연결 리드(330)를 접속시키기 위한 솔더(224a)가 도포되어 있다.
한편, 제 1기판(220)의 하부면에는 솔더 볼(250)들이 접속되는 볼 랜드(226)들이 형성되며, 볼 랜드(226)들은 비아 홀(228)에 의해 제 1기판(220)의 상부면에 형성된 본딩 패드(222)들 및 접속 패드(224)들과 전기적으로 연결된다. 여기서, 비아 홀(228)은 제 1기판(220)의 상부면으로부터 하부면까지 관통하는 관통공의 내부 에 도전성 물질을 증착시켜 형성한 것이다.
본 실시예에서 설명한 바와 같이 하부 반도체 패키지(200)의 제 1기판(220) 중 연결 리드(330)들과 대응되는 부분에 리드 수납 홈(220a)을 형성하면, 상부 반도체 패키지(300)와 하부 반도체 패키지(220)가 서로 다른 방향으로 휘어지게 될 때 접속 패드(224)와 연결 리드(330)의 연결부분에 크랙이 발생되는 접속 불량을 방지할 수 있다.
또한, 리드 수납 홈(220a)으로 인해 본 실시예에 의한 적층 반도체 패키지의 두께는 실시예 1에서보다 줄어들 수 있다.
실시예 3
도 5는 본 발명의 제 3실시예에 의한 적층 반도체 패키지의 단면도이다.
본 발명의 실시예 3에 의한 적층 반도체 패키지는 하부 반도체 패키지를 제외하면 앞에서 설명한 실시예 1의 적층 반도체 패키지와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 하고, 실시예 1과 다른 하부 반도체 패키지에 대해서만 설명하기로 한다.
도 5를 참조하면, 하부 반도체 패키지(200)는 제 1반도체 칩(210), 제 1기판(220), 제 1도전성 와이어(230)들, 제 1몰딩부(240) 및 하부 반도체 패키지(200)의 외부 접속 단자로 사용되는 솔더 볼(250)들을 포함한다.
제 1반도체 칩(210)은 순도 높은 실리콘 웨이퍼 상에 형성되는 것으로, 내부 에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되며, 제 1반도체 칩(210)의 상부면에는 회로부와 전기적으로 연결된 범프(212)들이 일정간격으로 배열된다. 바람직하게, 범프(212)들은 제 1반도체 칩(210)의 상부면 가장자리 쪽에 배열된다.
제 1기판(220)은 제 1반도체 칩(210)을 실장하기 위한 것으로, 제 1기판(210)의 하부면 중앙에는 제 1반도체 칩(210)을 수용하기 위한 칩 수납 홈(220b)이 소정 깊이로 형성된다. 바람직하게, 칩 수납 홈(220b)의 깊이는 접착제(205)를 포함한 제 1반도체 칩(210)의 두께와 동일하게 형성하거나, 접착제(205)를 포함한 제 1반도체 칩(210)의 두께보다 약간 깊게 형성한다.
이와 같이 제 1기판(220)의 하부면에 칩 수납 홈(220b)을 형성하고, 제 1반도체 칩(210)을 칩 수납 홈(220b)의 내부에 부착할 경우, 실시예 1 및 실시예 2에서 설명한 하부 반도체 패키지(200)의 두께보다 얇은 하부 반도체 패키지(200)를 제조할 수 있다. 따라서, 본 실시예에 의한 적층 반도체 패키지(500)의 두께도 실시예 1에서 설명한 적층 반도체 패키지(400)의 두께보다 얇게 형성할 수 있다.
한편, 칩 수납 홈이 형성된 제 1기판(220)의 하부면에는 본딩 패드(222)들 및 볼 랜드(226)들이 형성된다.
본딩 패드(222)는 제 1반도체 칩(210)과 제 1기판(220)을 전기적으로 연결시키는 것으로, 본딩 패드(222)들은 칩 수납 홈(220b)의 외측에 형성되며, 칩 수납 홈(220b)의 가장자리를 따라 배열된다.
볼 랜드(226)들은 본딩 패드(222)와 이격되어 제 1기판(220)의 하부면 가장 자리에 배열되며, 본딩 패드(222)들과 볼 랜드(226)들은 연결 배선에 의해 상호 연결된다.
한편, 제 1기판의 상부면에는 상부 반도체 패키지의 연결 리드(330)들이 접속되어 하부 반도체 패키지(200) 및 상부 반도체 패키지(300)를 전기적으로 연결시키는 접속 패드들이 형성된다. 접속 패드(224)들은 연결 리드들과 대응하여 제 1기판(220)의 상부면 가장자리에 배열된다. 여기서, 접속 패드(224)의 상부면에는 접속 패드(224)와 연결 리드(330)를 접속시키기 위한 솔더(224a)가 도포되고, 접속 패드(224)들은 비아 홀(228)에 의해 제 1기판(220)의 하부면에 형성된 볼 랜드(226)들과 전기적으로 연결된다.
제 1도전성 와이어(230)는 제 1반도체 칩(210)과 제 1기판(220)을 전기적으로 연결시키는 매개체로 사용되는 것으로, 제 1도전성 와이어(230)의 일측단부는 제 1반도체 칩(210)의 상부면에 형성된 범프(212)에 접합되고, 제 1도전성 와이어(230)의 타측단부는 본딩 패드(222)에 접합된다.
제 1몰딩부(240)는 제 1반도체 칩(210) 및 제 1도전성 와이어(230)를 외부 환경으로부터 보호하기 위한 것으로, 제 1반도체 칩(210), 제 1도전성 와이어(230) 및 본딩 패드(222)를 포함한 제 1기판(220)의 하부면 일부분만을 감싼다. 따라서, 상술한 볼 랜드(226)들은 제 1몰딩부(240)의 외부로 노출된다.
솔더 볼(250)은 제 1몰딩부(240)의 외부로 노출된 볼 랜드(226)에 접속되어 적층 반도체 패키지(500)의 외부 접속 단자로 사용된다.
바람직하게, 솔더 볼(250)의 직경은 제 1반도체 칩(210)의 하부면과 마주보 는 제 1몰딩부(240)의 하부면으로부터 제 1기판(220)의 하부면까지의 거리보다 크다.
본 실시예에서 설명한 하부 반도체 패키지(200)를 이용하여 적층 반도체 패키지(500)를 형성할 경우, 제 1몰딩부(240)가 하부 반도체 패키지(200)의 하부면에 위치하기 때문에 제 1기판(220)의 상부면에 상부 반도체 패키지(300)의 하부면, 즉, 제 2기판(320)의 하부면이 직접 부착된다. 따라서, 하부 반도체 패키지(200)의 상부면과 상부 반도체 패키지(300)의 하부면 사이에 갭이 발생되지 않는다. 이로 인해, 상부 반도체 패키지(300)에서 제 2몰딩부(350)의 외부로 노출된 연결 리드(330)들의 길이는 상부 반도체 패키지(300)의 제 2기판(320)의 두께와 동일하다.
도시되지는 않았지만, 제 1기판(220)의 상부면 중 접속 패드(224)들이 형성될 부분에 실시예 2에서 설명한 바와 같이 리드 수납 홈을 형성할 경우에, 제 2몰딩부(350)의 외부로 노출된 연결 리드(330)들의 길이는 상부 반도체 패키지(300)의 제 2기판(320)의 두께보다 약간 길게 형성한다.
본 실시예에서 설명한 바와 같이 상부 반도체 패키지(300)의 본딩 패드(222)에 연결 리드(330)를 접속시키고, 연결 리드(330)를 직각으로 절곡하여 상부 반도체 패키지(300)와 하부 반도체 패키지(200)를 전기적으로 연결시키면, 인접한 연결 리드(330)들이 서로 부착되는 접속 불량을 방지할 수 있다.
또한, 제 1기판(220)의 하부면에 칩 수납 홈(220b)을 형성되고, 칩 수납 홈(220b)의 내부에 제 1반도체 칩(210)이 부착되며, 제 1기판(220)의 하부면에 제 1몰딩부(240)가 형성된 하부 반도체 패키지(200)를 이용하여 적층 반도체 패키 지(500)를 형성할 경우, 실시예 1에 비해 하부 반도체 패키지(200)의 두께 및 연결 리드(330)들의 길이가 줄어들기 때문에 실시예 1의 적층 반도체 패키지(400) 보다 더욱 얇은 적층 반도체 패키지(500)를 제조할 수 있다.
이상, 본 발명은 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 하부 반도체 패키지와 상부 반도체 패키지를 전기적으로 연결시키는 매개체로 연결 리드들을 사용하면, 접속 불량을 방지할 수 있고, 적층 반도체 패키지의 두께를 박형화시킬 수 있는 효가가 있다.

Claims (7)

  1. 일면에 범프들이 배열된 제 1반도체 칩,
    상부면에 상기 반도체 칩이 부착되는 칩 부착 영역이 마련되고, 상기 칩 부착 영역과 이격되어 상부면 가장자리에 배열되는 접속 패드들 및 하부면에 배열되고 상기 접속 패드들과 전기적으로 연결되는 볼 랜드들을 포함하며 제 1반도체 칩과 전기적으로 연결되는 제 1기판,
    상기 제 1기판의 상부면 중 상기 제 1반도체 칩을 포함한 일부분을 감싸는 제 1몰딩부 및
    상기 볼 랜드에 접속되는 솔더 볼들을 포함하는 하부 반도체 패키지;
    상부면에 범프들이 배열된 제 2반도체 칩,
    상부면에 상기 반도체 칩이 부착되는 칩 부착 영역이 마련되고, 상기 부착 영역의 외측에 본딩 패드들이 배열되는 제 2기판,
    일측단부가 상기 본딩 패드들에 접속되고, 타측단부가 상기 하부 반도체 패키지 쪽으로 절곡되어 상기 제 1기판의 접속 패드에 접속되는 연결 리드들,
    상기 제 2반도체 칩의 범프 및 상기 본딩 패드를 연결시키는 도전성 와이어들 및
    상기 제 2기판의 상부면 전면을 감싸는 제 2몰딩부를 포함하며, 상기 하부 반도체 패키지의 상부에 적층되고 상기 연결 리드에 의해 상기 하부 반도체 패키지와 전기적으로 연결되는 상부 반도체 패키지를 포함하는 적층 반도체 패키지.
  2. 제 1항에 있어서, 상기 제 1기판의 상부면 중 상기 연결 리드들의 타측단부와 대응되는 부분에 리드 수납 홈이 형성되고, 상기 리드 수납 홈의 내부에 상기 접속 패드들이 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 2항에 있어서, 상기 리드 수납 홈의 깊이는 상기 접속 패드의 높이보다 깊어 상기 연결 리드의 타측단부 일부분이 삽입되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 일면에 범프들이 배열된 제 1반도체 칩,
    상기 반도체 칩이 부착되는 하부면에 상기 반도체 칩을 수납하기 위한 칩 수납 홈이 형성되고, 상기 하부면 중 상기 칩 수납 홈의 외측에 본딩 패드들이 배열되고, 상기 하부면의 가장자리를 따라 상기 본딩 패드들과 연결된 볼 랜드들이 배열되며, 상부면에 상기 볼 랜드들과 전기적으로 연결되는 접속 패드들이 배열된 제 1기판,
    상기 제 1반도체 칩의 범프와 상기 본딩 패드를 연결하는 제 1도전성 와이어들,
    상기 제 1반도체 칩, 상기 도전성 와이어 및 상기 본딩 패드들을 포함한 상기 제 1기판의 하부면 일부분을 감싸는 제 1몰딩부 및
    상기 볼 랜드에 접속되는 솔더 볼들을 포함하는 하부 반도체 패키지;
    상부면에 범프들이 배열된 제 2반도체 칩,
    상부면에 상기 반도체 칩이 부착되는 칩 부착 영역이 마련되고, 상기 부착 영역의 외측에 본딩 패드들이 배열되는 제 2기판,
    일측단부가 상기 본딩 패드들에 접속되고, 타측단부가 상기 하부 반도체 패키지 쪽으로 절곡되어 상기 제 1기판의 접속 패드에 접속되는 연결 리드들,
    상기 제 2반도체 칩의 범프 및 상기 연결 리드를 연결시키는 제 2도전성 와이어들 및
    상기 제 2기판의 상부면 전면을 감싸는 제 2몰딩부를 포함하며, 상기 하부 반도체 패키지의 상부에 적층되고 상기 연결 리드에 의해 상기 하부 반도체 패키지와 전기적으로 연결되는 상부 반도체 패키지를 포함하는 적층 반도체 패키지.
  5. 제 4항에 있어서, 상기 제 1기판의 상부면 중 상기 연결 리드들의 타측단부와 대응되는 부분에 리드 수납 홈이 형성되고, 상기 리드 수납 홈의 내부에 상기 접속 패드들이 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 4항에 있어서, 상기 리드 수납 홈의 깊이는 상기 접속 패드의 높이보다 깊어 상기 연결 리드의 타측단부 일부분이 삽입되는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 4항에 있어서, 상기 칩 수납 홈의 깊이는 상기 반도체 칩의 높이보다 깊 게 형성되고, 상기 제 1반도체 칩과 대향되는 상기 제 1몰딩부의 하부면으로부터 상기 제 1기판의 하부면까지의 높이는 상기 솔더 볼의 직경보다 낮은 것을 특징으로 하는 적층 반도체 패키지.
KR1020070014048A 2007-02-09 2007-02-09 적층 반도체 패키지 KR20080074654A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070014048A KR20080074654A (ko) 2007-02-09 2007-02-09 적층 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014048A KR20080074654A (ko) 2007-02-09 2007-02-09 적층 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20080074654A true KR20080074654A (ko) 2008-08-13

Family

ID=39883951

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014048A KR20080074654A (ko) 2007-02-09 2007-02-09 적층 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20080074654A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417556A (zh) * 2018-05-23 2018-08-17 奥肯思（北京）科技有限公司 多芯片堆叠封装结构
CN113517253A (zh) * 2020-04-09 2021-10-19 南亚科技股份有限公司 半导体封装件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417556A (zh) * 2018-05-23 2018-08-17 奥肯思（北京）科技有限公司 多芯片堆叠封装结构
CN113517253A (zh) * 2020-04-09 2021-10-19 南亚科技股份有限公司 半导体封装件

Similar Documents

Publication Publication Date Title
KR100618892B1 (ko) 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
KR100621991B1 (ko) 칩 스케일 적층 패키지
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
US7902650B2 (en) Semiconductor package and method for manufacturing the same
JP6728363B2 (ja) 改良された補剛材を有する積層シリコンパッケージアセンブリ
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
US6781240B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
JP2011101044A (ja) スタックパッケージ及びその製造方法
KR20030018642A (ko) 스택 칩 모듈
KR100825784B1 (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
US7902664B2 (en) Semiconductor package having passive component and semiconductor memory module including the same
KR20080074654A (ko) 적층 반도체 패키지
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
KR100400826B1 (ko) 반도체패키지
CN107492527B (zh) 具有顺应性角的堆叠半导体封装体
TW201330220A (zh) 具凹槽之封裝結構及其製造方法
US20200212005A1 (en) Semiconductor package device and method of manufacturing the same
KR100592784B1 (ko) 멀티 칩 패키지
KR20080084075A (ko) 적층 반도체 패키지
KR20080061963A (ko) 반도체 패키지 및 이의 제조 방법
US20200381400A1 (en) Semiconductor package and semiconductor device including the same
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR100788340B1 (ko) 반도체 패키지
KR100370851B1 (ko) 반도체패키지
KR20080101209A (ko) 적층 반도체 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid