KR101455749B1 - 반도체 칩 적층형 패키지 및 그 제조 방법 - Google Patents

반도체 칩 적층형 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101455749B1
KR101455749B1 KR1020070085021A KR20070085021A KR101455749B1 KR 101455749 B1 KR101455749 B1 KR 101455749B1 KR 1020070085021 A KR1020070085021 A KR 1020070085021A KR 20070085021 A KR20070085021 A KR 20070085021A KR 101455749 B1 KR101455749 B1 KR 101455749B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip group
lead
delete delete
wiring board
Prior art date
Application number
KR1020070085021A
Other languages
English (en)
Other versions
KR20090020331A (ko
Inventor
윤성환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070085021A priority Critical patent/KR101455749B1/ko
Priority to US12/196,088 priority patent/US7847396B2/en
Publication of KR20090020331A publication Critical patent/KR20090020331A/ko
Application granted granted Critical
Publication of KR101455749B1 publication Critical patent/KR101455749B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

반도체 칩 적층형 패키지를 제공한다. 이 패키지는 다이 패들부 및 리드부를 포함하는 리드 프레임, 다이 패들부의 일면 상에 차례로 적층되어 실장된 제 1 반도체 칩군 및 제 2 반도체 칩군, 제 1 반도체 칩군과 제 2 반도체 칩군 사이에 개재된 배선 기판, 및 제 2 반도체 칩군과 배선 기판을 전기적으로 연결하는 제 2 반도체 칩군용 본딩 와이어들을 포함한다. 배선 기판의 말단부는 다이 패들부에 인접하는 리드부의 내부 리드와 전기적으로 연결되는 것을 특징으로 한다.
Figure R1020070085021
패키지, 칩, 적층형, 리드 프레임, 배선 기판

Description

반도체 칩 적층형 패키지 및 그 제조 방법{Semiconductor Chip Stack Type Package and Method of Fabricating the Same}
도 1은 종래기술에 따른 반도체 칩 적층형 패키지를 설명하기 위한 단면도;
도 2는 본 발명의 실시예에 따른 반도체 칩 적층형 패키지를 설명하기 위한 단면도;
도 3a 및 도 3b는 각각 도 2의 A 부분을 확대한 단면도들;
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 칩 적층형 패키지의 제조 방법을 설명하기 위한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
10ℓa, 10ℓb, 10ℓc, 10ℓd, 10ua, 10ub, 10uc, 10ud, 110ℓa, 110ℓb,
110ℓc, 110ℓd, 110ua, 110ub, 110uc, 110ud : 반도체 칩
15ℓa, 15ℓb, 15ℓc, 15ua, 15ub, 15uc, 115ℓa, 115ℓc,
115ua, 115uc : 칩간 물질막
115ℓb, 115ub : 스페이서 물질막
20p, 120p : 다이 패들부 20ℓ, 120ℓ : 리드부
25ℓa, 25ℓb, 25ℓc, 25ℓd, 25ua, 25ub, 25uc, 25ud, 125ℓa, 125ℓb,
125ℓc, 125ℓd, 125ua, 125ub, 125uc, 125ud, 132u, 132ℓ : 본딩 와이어
130ℓ, 130u : 배선 기판
131ℓ, 131u, 131ℓa, 131ua : 접착 부재
132ℓ, 132u : 배선 기판용 본딩 와이어 40, 140 : 몰딩부
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더 구체적으로 반도체 칩 적층형 패키지 및 그 제조 방법에 관한 것이다.
전자기기들의 경박단소화 추세에 따라, 전자기기들의 핵심 소자인 패키지(package)의 고밀도 및 고실장화 등이 중요한 요인으로 대두하고 있다. 또한, 컴퓨터(computer)의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory : RAM) 및 플래시 메모리(flash memory) 등과 같은 반도체 소자의 크기는 자연적으로 증대되는 반면에, 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안, 예를 들면, 복수의 반도체 칩(chip) 또는 반도체 소자 패키지(semiconductor device package)가 적층된 적층형(stack type) 반도체 패키지와, 인쇄 회로 기판(Printed Circuit Board : PCB)의 적어도 일면에 복수의 반도체 칩, 복수의 반도체 소자 패키지 또는/및 적층형 반도체 패키지가 평면적으로 실장된 반도체 모듈(module) 등이 있다.
이러한 패키지는 서로 다른 기능을 담당하는 복수의 반도체 칩들이 탑재(또 는 적층)되는 멀티 칩 패키지(Multi-Chip Package : MCP), 또는 동일한 복수의 반도체 칩들이 적층되어 고용량을 구현하는 4칩 적층 패키지(Quad Die Package : QDP) 및 8칩 적층 패키지(Octad Die Package : ODP) 등과 같은 반도체 칩 적층형 패키지로 구분될 수 있다. 이에 더하여, 상기한 2가지의 특징들을 병합한 패키지에 대한 연구도 시도되고 있다.
도 1은 종래기술에 따른 반도체 칩 적층형 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 칩 적층형 패키지는 리드 프레임(lead frame), 반도체 칩들(10ua, 10ub, 10uc, 10ud, 10ℓa, 10ℓb, 10ℓc 및 10ℓd), 본딩 와이어들(bonding wire, 25ua, 25ub, 25uc, 25ud, 25ℓa, 25ℓb, 25ℓc 및 25ℓd) 및 몰딩부(molding part, 40)를 포함할 수 있다.
리드 프레임은 다이 패들부(die paddle, 20p) 및 리드부(lead, 20ℓ)를 포함할 수 있다. 다이 패들부(20p)는 반도체 칩을 실장하기 위한 실장 영역을 제공할 수 있다. 반도체 칩은 다이 패들부(20p)의 상부면 또는/및 하부면에 실장될 수 있다. 리드부(20ℓ)는 다이 패들부(20p)에 실장되는 반도체 칩들과 본딩 와이어들에 의해 전기적으로 연결되어, 인쇄 회로 기판 등과 같은 외부 회로(미도시)와 반도체 칩들 사이에 전기적 연결을 제공할 수 있다.
반도체 칩들(10ua, 10ub, 10uc, 10ud, 10ℓa, 10ℓb, 10ℓc 및 10ℓd)은 리드 프레임의 다이 패들부(120p)의 상부면에 차례로 적층되어 실장된 상부 반도체 칩들(10ua, 10ub, 10uc, 및 10ud) 및 하부면에 차례로 적층되어 실장된 하부 반도 체 칩들(10ℓa, 10ℓb, 10ℓc 및 10ℓd)을 포함할 수 있다.
상부 반도체 칩들(10ua, 10ub, 10uc, 및 10ud) 및 하부 반도체 칩들(10ℓa, 10ℓb, 10ℓc 및 10ℓd)과 리드 프레임의 다이 패들부(20p) 각각의 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 또한, 각각의 반도체 칩들(10ua, 10ub, 10uc, 10ud, 10ℓa, 10ℓb, 10ℓc 및 10ℓd) 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 접착 물질막을 매개로 상부 반도체 칩들(10ua, 10ub, 10uc, 및 10ud) 및 하부 반도체 칩들(10ℓa, 10ℓb, 10ℓc 및 10ℓd)은 각각 다이 패들부(120)의 상부면 및 하부면에 실장될 수 있다.
반도체 칩들(10ua, 10ub, 10uc, 10ud, 10ℓa, 10ℓb, 10ℓc 및 10ℓd)에 포함된 서로 인접하는 반도체 칩들 사이에는 칩간 물질막들(15ua, 15ub, 15uc, 15ℓa, 15ℓb 및 15ℓc)이 개재될 수 있다. 이러한 칩간 물질막들(15ua, 15ub, 15uc, 15ℓa, 15ℓb 및 15ℓc)은 반도체 칩들(10ua, 10ub, 10uc, 10ud, 10ℓa, 10ℓb, 10ℓc 및 10ℓd)과 리드부(20ℓ)를 각각 전기적으로 연결하는 본딩 와이어들(25ua, 25ub, 25uc, 25ud, 25ℓa, 25ℓb, 25ℓc 및 25ℓd)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
본딩 와이어들(25ua, 25ub, 25uc, 25ud, 25ℓa, 25ℓb, 25ℓc 및 25ℓd)은 반도체 칩들(10ua, 10ub, 10uc, 10ud, 10ℓa, 10ℓb, 10ℓc 및 10ℓd) 각각의 본딩 패드들(bonding pad, 미도시)과 리드 프레임의 리드부(20ℓ)를 전기적으로 연결할 수 있다.
몰딩부(40)는 다이 패들부(20p), 다이 패들부(20p)에 인접하는 리드부(20ℓ) 의 내부 리드(inner lead), 반도체 칩들(10ua, 10ub, 10uc, 10ud, 10ℓa, 10ℓb, 10ℓc 및 10ℓd) 및 본딩 와이어들(25ua, 25ub, 25uc, 25ud, 25ℓa, 25ℓb, 25ℓc 및 25ℓd)을 봉지할 수 있다. 몰딩부(40)의 바깥에 있는 리드부(20ℓ)의 외부 리드(outer)는 반도체 칩 적층형 패키지를 외부 회로와 전기적으로 연결하기 위한 단자 역할을 할 수 있다.
상기와 같은 반도체 칩 적층형 패키지는, 전자기기의 고용량화 추세에 따라 크기가 큰 반도체 칩들을 적층하는 경우, 한정된 패키지 공간 내에서 짧아지는 길이를 갖는 내부 리드를 포함하게 된다. 이에 따라, 반도체 칩들과 리드부를 각각 전기적으로 연결하는 본딩 와이어들을 형성하기 위한 와이어 본딩(wire bonding) 공간을 확보하기가 점차 어려워지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 고용량을 구현할 수 있는 반도체 칩 적층형 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고용량을 구현할 수 있는 반도체 칩 적층형 패키지의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 칩 적층형 패키지를 제공한다. 이 패키지는 다이 패들부 및 리드부를 포함하는 리드 프레임, 다이 패들부의 일면 상에 차례로 적층되어 실장된 제 1 반도체 칩군 및 제 2 반도체 칩군, 제 1 반도체 칩군과 제 2 반도체 칩군 사이에 개재된 배선 기판, 및 제 2 반도 체 칩군과 배선 기판을 전기적으로 연결하는 제 2 반도체 칩군용 본딩 와이어들을 포함할 수 있다. 배선 기판의 말단부는 다이 패들부에 인접하는 리드부의 내부 리드와 전기적으로 연결되는 것을 특징으로 할 수 있다.
배선 기판의 말단부와 리드부의 내부 리드 사이에 제공된 접착 부재를 더 포함할 수 있다. 접착 부재는 전도성 물질을 포함할 수 있다.
배선 기판의 말단부와 리드부의 내부 리드 사이를 전기적으로 연결하는 배선 기판용 본딩 와이어들을 더 포함하되, 접착 부재는 비전도성 물질을 포함할 수 있다.
제 1 반도체 칩군과 리드부를 전기적으로 연결하는 제 1 반도체 칩군용 본딩 와이어들을 더 포함할 수 있다.
제 1 반도체 칩군과 제 1 배선 기판 사이에 제공된 스페이서 물질막을 더 포함할 수 있다.
제 1 반도체 칩군 및 제 2 반도체 칩군은 각각 적어도 하나의 반도체 칩을 포함할 수 있다.
다이 패들부의 일면에 대향된 타면 상에 차례로 적층되어 실장된 제 3 반도체 칩군 및 제 4 반도체 칩군, 제 3 반도체 칩군과 제 4 반도체 칩군 사이에 개재된 제 2 배선 기판, 및 제 4 반도체 칩군과 제 2 배선 기판을 전기적으로 연결하는 제 4 반도체 칩군용 본딩 와이어들을 더 포함하되, 제 2 배선 기판의 말단부는 리드부의 내부 리드와 전기적으로 연결될 수 있다.
제 2 배선 기판의 말단부와 리드부의 내부 리드 사이에 제공된 제 2 접착 부 재를 더 포함할 수 있다. 제 2 접착 부재는 전도성 물질을 포함할 수 있다.
제 2 배선 기판의 말단부와 리드부의 내부 리드 사이를 전기적으로 연결하는 제 2 배선 기판용 본딩 와이어들을 더 포함하되, 제 2 접착 부재는 비전도성 물질을 포함할 수 있다.
제 3 반도체 칩군과 리드부를 전기적으로 연결하는 제 3 반도체 칩군용 본딩 와이어들을 더 포함할 수 있다.
제 3 반도체 칩군과 제 2 배선 기판 사이에 제공된 제 2 스페이서 물질막을 더 포함할 수 있다.
제 3 반도체 칩군 및 제 4 반도체 칩군은 각각 적어도 하나의 반도체 칩을 포함할 수 있다.
다이 패들부, 리드부의 내부 리드, 제 1 반도체 칩군, 제 2 반도체 칩군, 배선 기판 및 제 2 반도체 칩군용 본딩 와이어들을 봉지하는 몰딩부를 더 포함할 수 있다.
또한, 상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 칩 적층형 패키지의 제조 방법을 제공한다. 이 방법은 다이 패들부 및 리드부를 포함하는 리드 프레임을 준비하는 것, 다이 패들부의 일면 상에 제 1 반도체 칩군을 실장하는 것, 제 1 반도체 칩군 상에 배선 기판을 배치하는 것, 배선 기판 상에 제 2 반도체 칩군을 실장하는 것, 및 제 2 반도체 칩군과 배선 기판을 전기적으로 연결하는 제 2 반도체 칩군용 본딩 와이어들을 형성하는 것을 포함할 수 있다. 배선 기판의 말단부는 다이 패들부에 인접하는 리드부의 내부 리드와 전기적으로 연결되는 것을 특징으로 할 수 있다.
배선 기판을 배치하는 것은 배선 기판의 말단부와 리드부의 내부 리드 사이에 개재되는 접착 부재를 형성하는 것을 포함할 수 있다. 접착 부재는 전도성 물질을 포함할 수 있다.
배선 기판의 말단부와 리드부의 내부 리드 사이를 전기적으로 연결하는 배선 기판용 본딩 와이어들을 형성하는 것을 더 포함하되, 접착 부재는 비전도성 물질을 포함할 수 있다.
제 1 반도체 칩군과 리드부를 전기적으로 연결하는 제 1 반도체 칩군용 본딩 와이어들을 형성하는 것을 더 포함할 수 있다.
배선 기판을 배치하는 것은 제 1 반도체 칩군과 배선 기판 사이에 개재되는 스페이서 물질막을 형성하는 것을 더 포함할 수 있다.
제 1 반도체 칩군 및 제 2 반도체 칩군은 각각 적어도 하나의 반도체 칩을 포함할 수 있다.
다이 패들부의 일면에 대향된 타면 상에 제 3 반도체 칩군을 실장하는 것, 제 3 반도체 칩군 상에 제 2 배선 기판을 배치하는 것, 제 2 배선 기판 상에 제 4 반도체 칩군을 실장하는 것 및 제 4 반도체 칩군과 제 2 배선 기판을 전기적으로 연결하는 제 4 반도체 칩군용 본딩 와이어들을 형성하는 것을 포함하되, 제 2 배선 기판의 말단부는 리드부의 내부 리드와 전기적으로 연결될 수 있다.
제 2 배선 기판을 배치하는 것은 제 2 배선 기판의 말단부와 리드부의 내부 리드 사이에 개재되는 제 2 접착 부재를 형성하는 것을 포함할 수 있다. 제 2 접착 부재는 전도성 물질을 포함할 수 있다.
제 2 배선 기판의 말단부와 리드부의 내부 리드 사이를 전기적으로 연결하는 제 2 배선 기판용 본딩 와이어들을 형성하는 것을 더 포함하되, 제 2 접착 부재는 비전도성 물질을 포함할 수 있다.
제 3 반도체 칩군과 리드부를 전기적으로 연결하는 제 3 반도체 칩군용 본딩 와이어들을 형성하는 것을 더 포함할 수 있다.
제 2 배선 기판을 배치하는 것은 제 3 반도체 칩군과 제 2 배선 기판 사이에 개재되는 제 2 스페이서 물질막을 형성하는 것을 더 포함할 수 있다.
제 3 반도체 칩군 및 제 4 반도체 칩군은 각각 적어도 하나의 반도체 칩을 포함할 수 있다.
다이 패들부, 리드부의 내부 리드, 제 1 반도체 칩군, 제 2 반도체 칩군, 배선 기판 및 제 2 반도체 칩군용 본딩 와이어들을 봉지하는 몰딩부를 형성하는 것을 더 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 2는 본 발명의 실시예에 따른 반도체 칩 적층형 패키지를 설명하기 위한 단면도이고, 도 3a 및 도 3b는 각각 도 2의 A 부분을 확대한 단면도들이다.
도 2를 참조하면, 반도체 칩 적층형 패키지는 리드 프레임, 반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ), 배선 기판들(130u 및 130ℓ), 본딩 와이어들(125ua, 125ub, 125uc, 125ud, 125ℓa, 125ℓb, 125ℓc 및 125ℓd) 및 몰딩부(140)를 포함할 수 있다.
리드 프레임은 다이 패들부(120p) 및 리드부(120ℓ)를 포함할 수 있다. 다이 패들부(120p)는 반도체 칩을 실장하기 위한 실장 영역을 제공할 수 있다. 반도체 칩은 다이 패들부(120p)의 상부면 또는/및 하부면에 실장될 수 있다. 리드부(120ℓ)는 다이 패들부(120p)에 실장되는 반도체 칩들과 본딩 와이어들에 의해 전기적으로 연결되어, 인쇄 회로 기판 등과 같은 외부 회로(미도시)와 반도체 칩들 사이에 전기적 연결을 제공할 수 있다.
반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ)은 각각 적어도 하나의 반도체 칩을 포함할 수 있다. 제 1 반도체 칩군(Ⅰ)은 리드 프레임의 다이 패들부(120p)의 상부면에 차례로 적층되어 실장된 제 1 상부 반도체 칩(110ua) 및 제 2 상부 반도체 칩(110ub)을 포함할 수 있다. 제 2 반도체 칩군(Ⅱ)은 제 1 반도체 칩군(Ⅰ)과의 사이에 개재된 상부 배선 기판(130u) 상에 차례로 적층되어 실장된 제 3 상부 반도체 칩(110uc) 및 제 4 상부 반도체 칩(110ud)을 포함할 수 있다. 제 3 반도체 칩군(Ⅲ)은 리드 프레임의 다이 패들부(120p)의 하부면에 차례로 적층되어 실장된 제 1 하부 반도체 칩(110ℓa) 및 제 2 하부 반도체 칩(110ℓb)을 포함할 수 있다. 제 4 반도체 칩군(Ⅳ)은 제 3 반도체 칩군(Ⅲ)과의 사이에 개재된 하부 배선 기판(130ℓ) 상에 차례로 적층되어 실장된 제 3 상부 반도체 칩(110ℓc) 및 제 4 상부 반도체 칩(110ℓd)을 포함할 수 있다.
제 1 반도체 칩군(Ⅰ) 및 제 3 반도체 칩군(Ⅲ)과 리드 프레임의 다이 패들부(120p) 각각의 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 또한, 제 2 반도체 칩군(Ⅱ) 및 제 4 반도체 칩군(Ⅳ)과 배선 기판들(130u 및 130ℓ) 각각의 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 접착 물질막을 매개로 제 1 반도체 칩군(Ⅰ) 및 제 3 반도체 칩군(Ⅲ)은 각각 다이 패들부(120)의 상부면 및 하부면에 실장될 수 있으며, 제 2 반도체 칩군(Ⅱ) 및 제 4 반도체 칩군(Ⅳ)은 각각 배선 기판들(130u 및 130ℓ) 상에 실장될 수 있다.
배선 기판들(130u 및 130ℓ)은 제 1 반도체 칩군(Ⅰ)과 제 2 반도체 칩군(Ⅱ) 사이에 개재된 상부 배선 기판(130u) 및 제 3 반도체 칩군(Ⅲ)과 제 4 반도체 칩군(Ⅳ) 사이에 개재된 하부 배선 기판(130ℓ)을 포함할 수 있다. 배선 기판들(130u 및 130ℓ)은 리드 프레임의 리드부(120ℓ)와 전기적으로 연결되기 위한 굴곡진 말단부를 가질 수 있다. 배선 기판들(130u 및 130ℓ)은 연성(flexible) 회로 기판, 경성(rigid) 회로 기판 또는 연성과 경성이 혼합된 회로 기판 중에서 선택된 하나를 포함할 수 있다. 배선 기판들(130u 및 130ℓ)의 굴곡진 말단부는 상기한 회 로 기판들을 절곡(forming)하여 형성된 것일 수 있다. 배선 기판들(130u 및 130ℓ)의 말단부는 일반적인 리드 프레임의 리드부(120ℓ)의 외부 리드의 형태와 유사한 걸윙(gullwing) 형태를 가질 수 있다.
배선 기판들(130u 및 130ℓ)은 배선 기판들(130u 및 130ℓ)의 말단부와 리드부(120ℓ) 사이에 각각 개재된 접착 부재들(미도시)에 의해 배치될 수 있다. 배선 기판들(130u 및 130ℓ)과 리드부(120ℓ)의 물리적/전기적 연결에 대한 자세한 설명은 도 3a 또는/및 도 3b에 대한 설명에서 세부적으로 기술된다.
도시된 것처럼, 반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ)이 각각 복수의 반도체 칩들을 포함한다면, 반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ)에 포함된 서로 인접하는 반도체 칩들 사이에는 칩간 물질막들(115ua, 115uc, 115ℓa 및 115ℓc)이 개재될 수 있다. 또한, 제 1 반도체 칩군(Ⅰ) 및 제 3 반도체 칩군(Ⅲ)과 배선 기판들(130u 및 130ℓ) 사이에는 각각 스페이서(spacer) 물질막들(115ub 및 115ℓb)이 개재될 수 있다. 칩간 물질막들(115ua, 115uc, 115ℓa 및 115ℓc) 및 스페이서 물질막(115ub 및 115ℓb)은 비전도성 물질을 포함할 수 있다. 또한, 칩간 물질막들(115ua, 115uc, 115ℓa 및 115ℓc) 및 스페이서 물질막(115ub 및 115ℓb)은 접착성을 가질 수 있다. 이러한 칩간 물질막들(115ua, 115uc, 115ℓa 및 115ℓc) 및 스페이서 물질막(115ub 및 115ℓb)은 반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ)과 리드부(120ℓ) 및 배선 기판들(130u 및 130ℓ)을 각각 전기적으로 연결하는 본딩 와이어들(125ua, 125ub, 125uc, 125ud, 125ℓa, 125ℓb, 125ℓc 및 125ℓd)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
본딩 와이어들(125ua, 125ub, 125uc, 125ud, 125ℓa, 125ℓb, 125ℓc 및 125ℓd)은 제 1 반도체 칩군용 본딩 와이어들(125ua 및 125ub), 제 2 반도체 칩군용 본딩 와이어들(125uc 및 125ud), 제 3 반도체 칩군용 본딩 와이어들(125ℓa 및 125ℓb) 및 제 4 반도체 칩군용 본딩 와이어들(125ℓc 및 125ℓd)을 포함할 수 있다.
제 1 반도체 칩군용 본딩 와이어들(125ua 및 125ub)은 제 1 반도체 칩군(Ⅰ)의 제 1 상부 반도체 칩(110ua) 및 제 2 상부 반도체 칩(110ub) 각각의 본딩 패드들(미도시)과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결할 수 있다. 제 2 반도체 칩군용 본딩 와이어들(125uc 및 125ud)은 제 2 반도체 칩군(Ⅱ)의 제 3 상부 반도체 칩(110uc) 및 제 4 상부 반도체 칩(110ud) 각각의 본딩 패드들과 상부 배선 기판(130u)을 전기적으로 연결할 수 있다. 제 3 반도체 칩군용 본딩 와이어들(125ℓa 및 125ℓb)은 제 3 반도체 칩군(Ⅲ)의 제 1 하부 반도체 칩(110ℓa) 및 제 2 하부 반도체 칩(110ℓb) 각각의 본딩 패드들과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결할 수 있다. 제 4 반도체 칩군용 본딩 와이어들(125ℓc 및 125ℓd)은 제 4 반도체 칩군(Ⅳ)의 제 3 상부 반도체 칩(110ℓc) 및 제 4 상부 반도체 칩(110ℓd) 각각의 본딩 패드들과 하부 배선 기판(130ℓ)을 전기적으로 연결할 수 있다.
몰딩부(140)는 다이 패들부(120p), 다이 패들부(120p)에 인접하는 리드부(120ℓ)의 내부 리드, 반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ), 배선 기판들(130u 및 130ℓ) 및 본딩 와이어들(125ua, 125ub, 125uc, 125ud, 125ℓa, 125ℓb, 125ℓc 및 125ℓd)을 봉지할 수 있다. 몰딩부(140)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다. 몰딩부(140)의 바깥에 있는 리드부(120ℓ)의 외부 리드는 반도체 칩 적층형 패키지를 외부 회로와 전기적으로 연결하기 위한 단자 역할을 할 수 있다. 리드부(120ℓ)의 외부 리드는 일반적으로 걸윙 형태를 가질 수 있다.
도시되지 않았지만, 본 발명의 반도체 칩 적층형 패키지는 제 2 반도체 칩군(Ⅱ) 상에 배치되는 제 2 상부 배선 기판(미도시), 제 2 상부 배선 기판 상에 실장되는 제 5 반도체 칩군(미도시) 및 제 5 반도체 칩군과 제 2 상부 배선 기판을 전기적으로 연결하는 제 5 반도체 칩군용 본딩 와이어들, 및 제 4 반도체 칩군(Ⅳ) 상에 배치되는 제 2 하부 배선 기판(미도시), 제 2 하부 배선 기판 상에 실장되는 제 6 반도체 칩군(미도시) 및 제 6 반도체 칩군과 제 2 하부 배선 기판을 전기적으로 연결하는 제 6 반도체 칩군용 본딩 와이어들을 더 포함할 수 있다. 또한, 제 2 상부 배선 기판 및 제 2 하부 배선 기판 각각의 말단부는 리드부(120ℓ)의 내부 리드와 전기적으로 연결될 수 있다.
상기와 같은 반도체 칩 적층형 패키지는, 종래 기술에 비해, 한정된 패키지의 크기에서도 와이어 본딩 공간을 충분히 확보할 수 있다. 즉, 고용량 반도체 칩들의 실장 및 적층이 가능할 수 있다. 이에 따라, 고용량의 반도체 패키지가 제공될 수 있다.
도 3a를 참조하면, 배선 기판들(130u 및 130ℓ)은 몰딩부(140)에 의해 봉지된 리드 프레임의 리드부(120ℓ)의 내부 리드와 전기적으로 연결될 수 있다. 배선 기판들(130u 및 130ℓ)의 말단부와 리드부(120ℓ)의 전기적인 연결은 배선 기판들(130u 및 130ℓ)의 말단부와 리드부(120ℓ)의 내부 리드 사이에 각각 개재된 접 착 부재들(131u 및 131ℓ)에 의한 것일 수 있다. 접착 부재들(131u 및 131ℓ)은 전도성 물질을 포함할 수 있다. 접착 부재들(131u 및 131ℓ)은 접착 필름 형태, 솔더링(soldering) 형태 및 범프(bump) 형태 중에서 선택된 하나의 형태를 가질 수 있다. 도 3a의 접착 부재들(131u 및 131ℓ)은 전도성 접착 필름을 도시한 것일 수 있다.
즉, 배선 기판들(130u 및 130ℓ)은 접착 부재들(131u 및 131ℓ)에 의해 제 1 반도체 칩군(도 2의 Ⅰ 참조)과 제 2 반도체 칩군(도 2의 Ⅱ 참조) 사이 및 제 3 반도체 칩군(도 2의 Ⅲ 참조)과 제 4 반도체 칩군(도 2의 Ⅳ 참조) 사이에 개재되도록 배치될 수 있는 동시에, 리드부(120ℓ)와 전기적으로 연결될 수 있다.
도 3b를 참조하면, 배선 기판들(130u 및 130ℓ)은 몰딩부(140)에 의해 봉지된 리드 프레임의 리드부(120ℓ)의 내부 리드와 전기적으로 연결될 수 있다. 배선 기판들(130u 및 130ℓ)의 말단부와 리드부(120ℓ)의 전기적인 연결은 배선 기판들(130u 및 130ℓ)의 말단부와 리드부(120ℓ)의 내부 리드를 각각 접속하는 배선 기판용 본딩 와이어들(132u 및 132ℓ)에 의한 것일 수 있다. 배선 기판용 본딩 와이어들(132u 및 132ℓ)로 배선 기판들(130u 및 130ℓ)과 리드부(120ℓ)를 전기적으로 연결하는 경우, 접착 부재들(131ua 및 131ℓa)은 비전도성 물질을 포함할 수 있다. 접착 부재들(131ua 및 131ℓa)은 접착 필름 형태일 수 있다. 도 3b의 접착 부재들(131ua 및 131ℓa)은 비전도성 접착 필름을 도시한 것일 수 있다.
즉, 배선 기판들(130u 및 130ℓ)은 접착 부재들(131ua 및 131ℓa)에 의해 제 1 반도체 칩군(도 2의 Ⅰ 참조)과 제 2 반도체 칩군(도 2의 Ⅱ 참조) 사이 및 제 3 반도체 칩군(도 2의 Ⅲ 참조)과 제 4 반도체 칩군(도 2의 Ⅳ 참조) 사이에 개재되도록 배치될 수 있으며, 배선 기판용 본딩 와이어들(132u 및 132ℓ)에 의해 리드부(120ℓ)와 전기적으로 연결될 수 있다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 칩 적층형 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 다이 패들부(120p) 및 리드부(120ℓ)를 포함하는 리드 프레임을 준비한다. 다이 패들부(120p)의 상부면에 제 1 상부 반도체 칩(110ua) 및 제 2 상부 반도체 칩(110ub)이 차례로 적층된 제 1 반도체 칩군(Ⅰ)을 실장할 수 있다. 제 1 반도체 칩군(Ⅰ)과 다이 패들부(120p) 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 접착 물질막을 매개로 제 1 반도체 칩군(Ⅰ)은 다이 패들부(120p)의 상부면에 실장될 수 있다. 또한, 제 2 상부 반도체 칩(110ub)은 접착 물질막을 매개로 제 1 상부 반도체 칩(110ua) 상에 적층될 수 있다.
제 1 상부 반도체 칩(110ua)과 제 2 상부 반도체 칩(110ub) 사이에는 제 1 칩간 물질막(115ua)이 개재될 수 있다. 제 1 칩간 물질막(115ua)은 비전도성 물질을 포함할 수 있다. 또한, 제 1 칩간 물질막들(115ua)은 접착성을 가질 수 있다. 제 1 칩간 물질막(115ua)은 제 1 상부 반도체 칩(110ua)의 본딩 패드들(미도시)과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결하기 위한 제 1 반도체 칩군용 본딩 와이어들(125ua 및 125ub)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
도 4b를 참조하면, 제 1 반도체 칩군(Ⅰ) 상에 상부 배선 기판(130u)을 배치 할 수 있다. 상부 배선 기판(130u)을 배치하는 것은 상부 배선 기판(130u)의 말단부와 리드부(120ℓ) 사이에 개재되는 접착 부재(도 3a의 131u 또는/및 도 3b의 131ua 참조)를 형성하는 것일 수 있다.
제 1 반도체 칩군(Ⅰ)과 상부 배선 기판(130u) 사이에는 상부 스페이서 물질막(115ub)이 개재될 수 있다. 상부 스페이서 물질막(115ub)은 비전도성 물질을 포함할 수 있다. 또한, 상부 스페이서 물질막들(115ub)은 접착성을 가질 수 있다. 상부 스페이서 물질막(115ub)은 제 2 상부 반도체 칩(110ub)의 본딩 패드들(미도시)과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결하기 위한 제 1 반도체 칩군용 본딩 와이어들(125ua 및 125ub)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
도 4c를 참조하면, 상부 배선 기판(130u) 상에 제 3 상부 반도체 칩(110uc) 및 제 4 상부 반도체 칩(110ud)이 차례로 적층된 제 2 반도체 칩군(Ⅱ)을 실장할 수 있다. 제 2 반도체 칩군(Ⅱ)과 상부 배선 기판(130u) 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 접착 물질막을 매개로 제 2 반도체 칩군(Ⅱ)은 상부 배선 기판(130u) 상에 실장될 수 있다. 또한, 제 4 상부 반도체 칩(110ud)은 접착 물질막을 매개로 제 3 상부 반도체 칩(110uc) 상에 적층될 수 있다.
제 3 상부 반도체 칩(110uc)과 제 4 상부 반도체 칩(110ud) 사이에는 제 2 칩간 물질막(115uc)이 개재될 수 있다. 제 2 칩간 물질막(115uc)은 비전도성 물질을 포함할 수 있다. 또한, 제 2 칩간 물질막들(115uc)은 접착성을 가질 수 있다. 제 2 칩간 물질막(115ua)은 제 3 상부 반도체 칩(110uc)의 본딩 패드들(미도시)과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결하기 위한 제 2 반도체 칩군용 본딩 와이어들(125uc 및 125ud)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
도 4d를 참조하면, 다이 패들부(120p)의 하부면에 제 1 하부 반도체 칩(110ℓa) 및 제 2 하부 반도체 칩(110ℓb)이 차례로 적층된 제 3 반도체 칩군(Ⅲ)을 실장할 수 있다. 제 3 반도체 칩군(Ⅲ)과 다이 패들부(120p) 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 접착 물질막을 매개로 제 3 반도체 칩군(Ⅲ)은 다이 패들부(120p)의 하부면에 실장될 수 있다. 또한, 제 2 하부 반도체 칩(110ℓb)은 접착 물질막을 매개로 제 1 하부 반도체 칩(110ℓa) 상에 적층될 수 있다.
제 1 하부 반도체 칩(110ℓa)과 제 2 하부 반도체 칩(110ℓb) 사이에는 제 3 칩간 물질막(115ℓa)이 개재될 수 있다. 제 3 칩간 물질막(115ℓa)은 비전도성 물질을 포함할 수 있다. 또한, 제 3 칩간 물질막들(115ℓa)은 접착성을 가질 수 있다. 제 3 칩간 물질막(115ℓa)은 제 1 하부 반도체 칩(110ℓa)의 본딩 패드들(미도시)과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결하기 위한 제 3 반도체 칩군용 본딩 와이어들(125ℓa 및 125ℓb)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
제 3 반도체 칩군(Ⅲ) 상에 하부 배선 기판(130ℓ)을 배치할 수 있다. 하부 배선 기판(130ℓ)을 배치하는 것은 하부 배선 기판(130ℓ)의 말단부와 리드부(120ℓ) 사이에 개재되는 접착 부재(도 3a의 131ℓ 또는/및 도 3b의 131ℓa 참조)를 형성하는 것일 수 있다.
제 3 반도체 칩군(Ⅲ)과 하부 배선 기판(130ℓ) 사이에는 하부 스페이서 물질막(115ℓb)이 개재될 수 있다. 하부 스페이서 물질막(115ℓb)은 비전도성 물질을 포함할 수 있다. 또한, 하부 스페이서 물질막들(115ℓb)은 접착성을 가질 수 있다. 하부 스페이서 물질막(115ℓb)은 제 2 하부 반도체 칩(110ℓb)의 본딩 패드들(미도시)과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결하기 위한 제 3 반도체 칩군용 본딩 와이어들(125ℓa 및 125ℓb)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
하부 배선 기판(130ℓ) 상에 제 3 하부 반도체 칩(110ℓc) 및 제 4 하부 반도체 칩(110ℓd)이 차례로 적층된 제 4 반도체 칩군(Ⅳ)을 실장할 수 있다. 제 4 반도체 칩군(Ⅳ)과 하부 배선 기판(130ℓ) 사이에 제공된 접착 물질막들(미도시)을 포함할 수 있다. 접착 물질막을 매개로 제 4 반도체 칩군(Ⅳ)은 하부 배선 기판(130ℓ) 상에 실장될 수 있다. 또한, 제 4 하부 반도체 칩(110ℓd)은 접착 물질막을 매개로 제 3 하부 반도체 칩(110ℓc) 상에 적층될 수 있다.
제 3 하부 반도체 칩(110ℓc)과 제 4 하부 반도체 칩(110ℓd) 사이에는 제 4 칩간 물질막(115ℓc)이 개재될 수 있다. 제 4 칩간 물질막(115ℓc)은 비전도성 물질을 포함할 수 있다. 또한, 제 4 칩간 물질막들(115ℓc)은 접착성을 가질 수 있다. 제 4 칩간 물질막(115ℓa)은 제 3 하부 반도체 칩(110ℓc)의 본딩 패드들(미도시)과 리드 프레임의 리드부(120ℓ)를 전기적으로 연결하기 위한 제 4 반도체 칩군용 본딩 와이어들(125ℓc 및 125ℓd)을 형성하기 위한 공간(또는 높이)을 제공하기 위한 것일 수 있다.
반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ)을 적층하는 순서는 도 4a 내지 도 4b에서 설명되어진 것과 달리, 제 1 반도체 칩군, 제 3 반도체 칩군, 제 2 반도체 칩군 및 제 4 반도체 칩군의 순서 등과 같은 다른 적층 순서를 포함할 수 있다.
도시되지 않았지만, 본 발명의 반도체 칩 적층형 패키지의 제조 방법은 제 2 반도체 칩군(Ⅱ) 상에 제 2 상부 배선 기판(미도시)을 배치하는 것, 제 2 상부 배선 기판 상에 제 5 반도체 칩군(미도시)을 실장하는 것 및 제 5 반도체 칩군과 제 2 상부 배선 기판을 전기적으로 연결하는 제 5 반도체 칩군용 본딩 와이어들을 형성하는 것, 및 제 4 반도체 칩군(Ⅳ) 상에 제 2 하부 배선 기판(미도시)을 배치하는 것, 제 2 하부 배선 기판 상에 제 6 반도체 칩군(미도시)을 실장하는 것 및 제 6 반도체 칩군과 제 2 하부 배선 기판을 전기적으로 연결하는 제 6 반도체 칩군용 본딩 와이어들을 형성하는 것을 더 포함할 수 있다. 또한, 제 2 상부 배선 기판 및 제 2 하부 배선 기판 각각의 말단부는 리드부(120ℓ)의 내부 리드와 전기적으로 연결될 수 있다.
도 4e를 참조하면, 다이 패들부(120p), 다이 패들부(120p)에 인접하는 리드부(120ℓ)의 내부 리드, 반도체 칩군들(Ⅰ, Ⅱ, Ⅲ 및 Ⅳ), 배선 기판들(130u 및 130ℓ) 및 본딩 와이어들(125ua, 125ub, 125uc, 125ud, 125ℓa, 125ℓb, 125ℓc 및 125ℓd)을 봉지하는 몰딩부(140)를 형성할 수 있다.몰딩부(140)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
상기와 같은 방법으로 제조된 반도체 칩 적층형 패키지는, 종래 기술에 비해, 한정된 패키지의 크기에서도 와이어 본딩 공간을 충분히 확보할 수 있다. 즉, 고용량 반도체 칩들의 실장 및 적층이 가능할 수 있다. 이에 따라, 고용량의 반도체 패키지가 제조될 수 있다.
상기한 본 발명의 실시예에 따른 반도체 적층형 칩 패키지는 반도체 칩군을 실장하면서 반도체 칩군과 전기적으로 연결하기 위한 본딩 와이어들이 연결될 수 있는 배선 기판을 포함함으로써, 짧아지는 길이를 갖는 내부 리드에도 충분한 와이어 본딩 공간이 확보될 수 있다. 이에 따라, 고용량의 반도체 칩들의 실장 및 적층이 가능한 반도체 적층형 칩 패키지 및 그 제조 방법이 제공될 수 있다.
상술한 바와 같이, 본 발명에 따르면 반도체 적층형 칩 패키지가 반도체 칩군을 실장하면서 반도체 칩군과 전기적으로 연결하기 위한 본딩 와이어들이 연결될 수 있는 배선 기판을 포함함으로써, 한정된 패키지의 크기에서도 와이어 본딩 공간이 충분히 확보될 수 있다. 이에 따라, 고용량을 갖는 반도체 패키지가 제공될 수 있다.

Claims (30)

  1. 다이 패들부 및 리드부를 포함하는 리드 프레임;
    상기 다이 패들부의 일면 상에 차례로 적층되어 실장된 제 1 반도체 칩군 및 제 2 반도체 칩군;
    상기 제 1 반도체 칩군과 상기 제 2 반도체 칩군 사이에 개재된 배선 기판; 및
    상기 제 2 반도체 칩군과 상기 배선 기판을 전기적으로 연결하는 제 2 반도체 칩군용 본딩 와이어들을 포함하되, 상기 배선 기판의 말단부는 상기 다이 패들부에 인접하는 상기 리드부의 내부 리드와 전기적으로 연결되고, 상기 배선 기판의 상기 말단부와 상기 리드부의 상기 내부 리드 사이에 제공된 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  2. 삭제
  3. 제 1항에 있어서,
    상기 접착 부재는 전도성 물질을 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  4. 제 1항에 있어서,
    상기 배선 기판의 상기 말단부와 상기 리드부의 상기 내부 리드 사이를 전기적으로 연결하는 배선 기판용 본딩 와이어들을 더 포함하되, 상기 접착 부재는 비전도성 물질을 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  5. 제 1항에 있어서,
    상기 제 1 반도체 칩군과 상기 리드부를 전기적으로 연결하는 제 1 반도체 칩군용 본딩 와이어들을 더 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  6. 제 1항에 있어서,
    상기 제 1 반도체 칩군과 상기 배선 기판 사이에 제공된 스페이서 물질막을 더 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  7. 제 1항에 있어서,
    상기 다이 패들부의 상기 일면에 대향된 타면 상에 차례로 적층되어 실장된 제 3 반도체 칩군 및 제 4 반도체 칩군;
    상기 제 3 반도체 칩군과 상기 제 4 반도체 칩군 사이에 개재된 제 2 배선 기판; 및
    상기 제 4 반도체 칩군과 상기 제 2 배선 기판을 전기적으로 연결하는 제 4 반도체 칩군용 본딩 와이어들을 더 포함하되, 상기 제 2 배선 기판의 말단부는 상기 리드부의 상기 내부 리드와 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  8. 제 7항에 있어서,
    상기 제 2 배선 기판의 상기 말단부와 상기 리드부의 상기 내부 리드 사이에 제공된 제 2 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  9. 제 7항에 있어서,
    상기 제 3 반도체 칩군과 상기 리드부를 전기적으로 연결하는 제 3 반도체 칩군용 본딩 와이어들을 더 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  10. 제 1항에 있어서,
    상기 다이 패들부, 상기 리드부의 상기 내부 리드, 상기 제 1 반도체 칩군, 상기 제 2 반도체 칩군, 상기 배선 기판 및 상기 제 2 반도체 칩군용 본딩 와이어들을 봉지하는 몰딩부를 더 포함하는 것을 특징으로 하는 반도체 칩 적층형 패키지.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
KR1020070085021A 2007-08-23 2007-08-23 반도체 칩 적층형 패키지 및 그 제조 방법 KR101455749B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070085021A KR101455749B1 (ko) 2007-08-23 2007-08-23 반도체 칩 적층형 패키지 및 그 제조 방법
US12/196,088 US7847396B2 (en) 2007-08-23 2008-08-21 Semiconductor chip stack-type package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070085021A KR101455749B1 (ko) 2007-08-23 2007-08-23 반도체 칩 적층형 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20090020331A KR20090020331A (ko) 2009-02-26
KR101455749B1 true KR101455749B1 (ko) 2014-11-04

Family

ID=40381393

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070085021A KR101455749B1 (ko) 2007-08-23 2007-08-23 반도체 칩 적층형 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US7847396B2 (ko)
KR (1) KR101455749B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007277A (ja) * 1999-06-17 2001-01-12 Mitsubishi Electric Corp マルチチップパッケージおよびマルチチップパッケージのアセンブリ方法
KR20060066214A (ko) * 2004-12-13 2006-06-16 주식회사 하이닉스반도체 칩 스택 패키지
KR20070067379A (ko) * 2005-12-23 2007-06-28 주식회사 하이닉스반도체 적층형 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060952A (ko) 1997-12-31 1999-07-26 김영환 반도체 패키지
KR100379600B1 (ko) * 2000-08-14 2003-04-10 삼성전자주식회사 듀얼 칩 패키지의 제조 방법
JP3550391B2 (ja) 2002-05-15 2004-08-04 沖電気工業株式会社 半導体装置及びその製造方法
JP2006216911A (ja) 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007277A (ja) * 1999-06-17 2001-01-12 Mitsubishi Electric Corp マルチチップパッケージおよびマルチチップパッケージのアセンブリ方法
KR20060066214A (ko) * 2004-12-13 2006-06-16 주식회사 하이닉스반도체 칩 스택 패키지
KR20070067379A (ko) * 2005-12-23 2007-06-28 주식회사 하이닉스반도체 적층형 패키지

Also Published As

Publication number Publication date
US20090051021A1 (en) 2009-02-26
US7847396B2 (en) 2010-12-07
KR20090020331A (ko) 2009-02-26

Similar Documents

Publication Publication Date Title
US6838768B2 (en) Module assembly for stacked BGA packages
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
JP3762844B2 (ja) 対向マルチチップ用パッケージ
KR101070913B1 (ko) 반도체 칩 적층 패키지
US8072055B2 (en) High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies
US7321164B2 (en) Stack structure with semiconductor chip embedded in carrier
US6673650B2 (en) Multi chip semiconductor package and method of construction
US20090032913A1 (en) Component and assemblies with ends offset downwardly
US20030025199A1 (en) Super low profile package with stacked dies
KR20040062764A (ko) 칩 스케일 적층 패키지
US20060125093A1 (en) Multi-chip module having bonding wires and method of fabricating the same
KR20030018642A (ko) 스택 칩 모듈
US20080073779A1 (en) Stacked semiconductor package and method of manufacturing the same
US20070052082A1 (en) Multi-chip package structure
US20030015803A1 (en) High-density multichip module and method for manufacturing the same
KR100788341B1 (ko) 칩 적층형 반도체 패키지
KR101455749B1 (ko) 반도체 칩 적층형 패키지 및 그 제조 방법
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
KR20000040586A (ko) 회로배선이 형성된 기판을 갖는 멀티 칩 패키지
TWI338927B (en) Multi-chip ball grid array package and method of manufacture
KR100567055B1 (ko) 반도체 패키지의 적층방법
TW200933868A (en) Stacked chip package structure
KR20080058013A (ko) 멀티칩 패키지 및 그 제조방법
KR20030047403A (ko) 볼 그리드 어레이형 적층 패키지
JP2001085599A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee