KR101003116B1 - 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지 - Google Patents

패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지 Download PDF

Info

Publication number
KR101003116B1
KR101003116B1 KR1020080077703A KR20080077703A KR101003116B1 KR 101003116 B1 KR101003116 B1 KR 101003116B1 KR 1020080077703 A KR1020080077703 A KR 1020080077703A KR 20080077703 A KR20080077703 A KR 20080077703A KR 101003116 B1 KR101003116 B1 KR 101003116B1
Authority
KR
South Korea
Prior art keywords
signal
bonding
pad
signals
semiconductor memory
Prior art date
Application number
KR1020080077703A
Other languages
English (en)
Other versions
KR20100018937A (ko
Inventor
이태용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080077703A priority Critical patent/KR101003116B1/ko
Priority to US12/346,570 priority patent/US8044395B2/en
Publication of KR20100018937A publication Critical patent/KR20100018937A/ko
Application granted granted Critical
Publication of KR101003116B1 publication Critical patent/KR101003116B1/ko
Priority to US13/243,755 priority patent/US8759968B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는, 뱅크를 기준으로 일측 가장자리에 구비된 제 1 패드 그룹, 상기 제 1 패드 그룹과 대향되어 타측 가장자리에 구비된 제 2패드 그룹 및 테스트 모드 신호 및 본딩 옵션 신호에 따라 상기 제 1 및 제 2 패드 그룹의 신호를 선택적으로 이용하도록 제어하는 제 1 및 제 2 본딩 신호를 제공하는 패드 제어부를 포함한다.
에지 패드, 적층, 높이, MCP

Description

패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지{Semiconductor Memory Device for Controlling Pads and Multi-Chip Package Mounting The Same}
본 발명은 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지에 관한 것으로서, 보다 구체적으로는 양측 에지 및 일측 에지의 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지에 관한 것이다.
최근 전자제품들의 소형화로 인해 반도체 패키지(package)의 크기 또한 점점 간소화 되어가고 있다. 특히, 휴대용 전자 제품들이 더욱 더 경박단소(輕薄短小)화 되면서, 성능측면에서 있어서는 다기능을 요구함과 동시에 반도체 패키지 두께 감소의 요구가 더욱 증대하고 있다. 그리하여, 동일한 기능의 칩을 두 개 이상 적층(Stack)하여 용량을 2배 이상 증가시키는 반도체 패키지들도 사용되고 있다. 이를 멀티 칩 패키지(Multi-Chip Package; MCP)라고 한다.
이와 같이, 멀티-칩 패키지는 하나의 패키지 안에 다수의 반도체 칩을 구비할 수 있어, 시스템의 크기를 크게 줄일 수 있다. 하지만, 반도체 패키지 제조시, 반도체 칩의 본딩 와이어 손상을 방지하도록, 적층되는 반도체 칩간의 사이에 지지 대, 즉 스페이서(spacer)를 형성해야 한다. 그러므로, 적층되는 반도체 칩의 수가 증가할수록, 상위층에 적층되는 반도체 칩의 본딩 와이어의 길이가 길어진다. 이에 따라 본딩 와이어의 안정성이 떨어지는 문제점이 있다. 또한, 길어진 본딩 와이어로 인해 신호의 라우팅(routing)에도 어려운 점이 발생한다.
본 발명의 기술적 과제는 본딩 와이어의 길이를 짧게 형성할 수 있도록 제어하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 기술적 과제는 본딩 와이어의 길이가 짧게 형성된 멀티칩 패키지를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 반도체 메모리 장치는, 뱅크를 기준으로 일측 가장자리에 구비된 제 1 패드 그룹, 상기 제 1 패드 그룹과 대향되어 타측 가장자리에 구비된 제 2패드 그룹 및 테스트 모드 신호 및 본딩 옵션 신호에 따라 상기 제 1 및 제 2 패드 그룹의 신호를 선택적으로 이용하도록 제어하는 제 1 및 제 2 본딩 신호를 제공하는 패드 제어부를 포함한다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 멀티칩 패키지는, 기판 상에 계단 형태로 적층되며, 가장자리의 일측 패드부는 노출되어 있는 복수의 반도체 메모리 장치, 상기 일측 패드부와 상기 기판을 전기적으로 접속하는 본딩 와이어 및 상기 기판 상에 형성되어, 상기 반도체 메모리 장치 및 상기 본딩 와이어를 밀봉하는 봉지재를 포함하며 상기 반도체 메모리 장치내에 구비되어, 상기 패드부와 상기 반도체 메모리 장치간에 신호 전송을 제어하는 패드 제어부를 포함한다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 멀티칩 패키지는, 본딩 영역 및 소자 영역이 형성되며, 상기 본딩 영역이 노출되어 순차적으로 기판 상에 적층되는 복수의 반도체 메모리 장치, 상기 본딩 영역과 상기 기판을 전기적으로 접속하는 본딩 와이어 및 상기 기판 상에 형성되어, 상기 반도체 메모리 장치 및 상기 본딩 와이어를 밀봉하는 봉지재를 포함하며 상기 소자 영역내에 형성되어 상기 소자 영역과 상기 본딩 영역의 신호 전송 경로를 제어하는 패드 제어부를 포함한다.
본 발명의 일 실시예에 따르면 본딩 와이어의 길이를 짧게 형성할 수 있도록 양측 에지 패드 그룹을 제어하는 패드 제어부를 개시한다. 이로 인해, 일측의 에지 패드 그룹에만 본딩 와이어를 형성하여도 양측 에지 패드 그룹을 선택적으로 이용할 수 있다. 따라서, 일측의 에지 패드 그룹에만 본딩 와이어를 형성함으로써, 본딩을 위한 층고 확보를 위해 스페이서를 형성할 필요가 없다. 따라서, 완성된 MCP의 높이는 보다 낮아질 수 있으며, 본딩 와이어의 길이도 종래보다 짧게 형성할 수 있으므로 신호의 왜곡이 개선될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 패드를 제어하는 반도체 메모리 장치에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 다수의 뱅크(10-40), 패드 제어부(65), 제 1 및 제 2 에지 패드 그룹(70, 80)을 포함한다
우선, 다수의 뱅크(10-40)는 제 1 내지 제 4 뱅크(10-40)로 예시하였으나, 이에 제한되는 것은 아니며 더 많은 뱅크를 포함할 수 있다. 각 뱅크(10-40)에 구비되는 단위 셀의 수에 따라 어드레스의 수가 정해지고, 그에 따라서 어드레스 입출력 패드의 수가 정해질 수 있다. 또한, 데이터 대역폭(Data Bandwidth)에 따라 데이터 입출력 패드의 수도 결정될 수 있다.
이어서, 본 발명의 일 실시예에 따른 패드 제어부(65)는 신호 전송부(50) 및 본딩 신호 생성부(60)를 포함한다.
본딩 신호 생성부(60)는 테스트 모드에 응답하여 제 1 및 제 2 에지 패드 그룹(70, 80)을 선택적으로 제어하도록 제 1 및 제 2 본딩 신호(Bond, Bond_b)를 제공한다. 즉, 테스트 모드에 따른 본딩 신호 생성부(60)는 양측 패드 그룹(70, 80)을 이용하도록 또는, 일측 패드 그룹(70 또는 80)을 이용하도록 선택적으로 제어할 수 있다.
신호 전송부(50)는 제 1 및 제 2 본딩 신호(Bond, Bond_b)에 제어되어, 제 1 및 제 2 에지 패드 그룹(70, 80)으로 신호 전송을 제어한다. 패드 제어부(65)에 대한 설명은, 이후의 회로도를 참조하여 상술하기로 한다.
한편, 다수의 뱅크(10-40)에 신호를 인가하기 위한 제 1 에지 패드 그룹(70)은 기판(미도시)의 연장 방향을 따라 일측 가장자리에 배치된다. 제 1 에지 패드 그룹(70)은 어드레스용 패드 그룹(70a) 및 명령어 패드 그룹(70b)을 포함한다. 또한, 제 1 에지 패드 그룹(70)에는 본딩 옵션 패드(72)가 구비된다. 그리하여, 본딩 옵션 패드(72)는 패키지상에서 본딩 와이어를 형성하지 않은 패드 그룹에도 패드 제어부(65)를 이용하여 선택적으로 신호를 인가하기 위한 신호 인가부이다. 이는 사용자의 요구에 따라 예비로 구비하기 위함이며, 반도체 메모리 장치의 구성 및 제어 회로에 따라 생략 가능하다.
제 1 에지 패드 그룹(70)과 대향되어 기판(미도시)의 연장 방향을 따라 타측 가장자리에 제 2 에지 패드 그룹(80)이 배치된다. 본 발명의 일 실시예에 따른 제 2 에지 패드 그룹(80)은, 데이터 입출력 패드 그룹(80a), 명령어 및 어드레스 패드 그룹(80b), 전원 패드 그룹(80c)을 포함한다. 여기서, 명령어 및 어드레스 패드 그룹(80b)은 제 1 에지 패드 그룹(70)내 배열된 명령어 패드 그룹(70b) 및 어드레스 패드 그룹(70a)와 대응되는 동일한 기능 및 동수의 패드 그룹이다. 따라서, 제 1 에지 패드 그룹(70)보다 제 2 에지 패드 그룹(80)내 배열된 패드의 수가 더 많으며, 패드 배치시에는 보다 조밀한 간격으로 패드들을 배치함으로써 이를 구현한다. 이는, 테스트 모드에 따라 제 2 에지 패드 그룹(80)만 이용한다 하더라도, 모든 패드들을 완전히(fully) 이용하도록 하기 위함이다.
다시 말하면, 종래에는 일측에 어드레스 패드, 명령어 패드를 구비하고, 타측에 데이터 입출력 패드, 전원 패드를 구비하였다. 그리하여, 반도체 메모리 장치의 동작을 위해서 양측의 패드들을 모두 이용해야 했다. 또한, 신호 인가를 위해 이후의 패키징 공정에서도 양측에서 본딩 와이어를 형성해야 했다.
하지만, 본 발명의 일 실시예에 따르면 종래와 같이 양측 패드들을 모두 이용할 수도 있고, 일측의 패드 그룹만 이용하는 것도 가능한 콤보(combo) 형태의 패드를 제어하는 반도체 메모리 장치를 제공한다. 즉, 어드레스 및 명령어 패드를 이 중으로 구비하며, 이를 제어하도록 간단한 패드 제어부(65)를 구비함으로써 콤보 형태의 패드를 제어하는 반도체 메모리 장치를 제공하는 것이 가능하다.
도 2는 도 1에 따른 본딩 신호 생성부(60)의 상세한 회로도이다.
도 2를 참조하면, 본딩 신호 생성부(60)는 버퍼부(61), 파워업 신호 수신부(62), 래치부(63) 및 조합 게이트(EXOR)를 포함한다.
버퍼부(61)는 본딩 옵셥 패드 신호(Bond_pad)를 수신하여 버퍼링한다. 본딩 옵션 패드 신호(Bond_pad)는 제 1 에지 패드 그룹(70)내 배치된 본딩 옵션 패드(72)로부터 인가되는 신호이다. 하이 레벨의 본딩 옵션 패드 신호(Bond_pad)는 양측 에지 패드 그룹(도 1의 70, 80 참조)을 모두 허용한다는 의미이며, 로우 레벨의 본딩 옵션 패드 신호(Bond_pad)는 그중 일측 에지 패드 그룹(도 1의 70 또는 80)을 허용한다는 의미로서 예시하기로 한다.
한편, 파워업 신호 수신부(62)는 반도체 메모리 장치의 초기 동작 중, 파워업시 로우 레벨로 활성화되는 펄스 신호(pwrup)에 응답하여 노드 A를 하이 레벨로 만든다. 파워업 이후에는 하이 레벨의 펄스 신호(pwrup)에 응답하여 노드 A를 플로팅시킨다. 이러한 파워업 신호 수신부(62)는 PMOS 트랜지스터(P1)를 포함한다. PMOS 트랜지스터(P1)는 파워업 신호(pwrup)를 수신하는 게이트, 노드 A와 연결된 드레인 및 외부 공급 전원(VDD)과 연결된 소스를 포함한다. 즉, 파워업 신호 수신부(62)는 외부 본딩 옵션 패드(도 1의 72 참조)에서 신호 미인가시, 노드 A를 하이 레벨로 초기화시키기 위해 예비로 구비한 것으로서, 회로의 구성에 따라 생략할 수도 있다.
래치부(63)는 래치 타입으로 연결된 제 1 및 제 2 인버터(INV1, INV2)를 포함한다. 노드 A의 신호를 반전 래치한다.
조합 게이트(EXOR)는 노드 B의 출력 신호 및 테스트 모드 신호(Test_bond)를 배타적 논리합하여 제 1 본딩 신호(Bond)로 제공한다. 여기서, 활성화된 테스트 모드 신호(Test_bond)는 양측 에지 그룹중 일측 에지 그룹만 사용하는 플래그용 신호일 수 있다. 테스트 모드 신호(Test_bond)는 MRS(Mode Register Set)로부터 제공될 수 있다. 제 4 인버터(INV4)는 이러한 제 1 본딩 신호(Bond)를 반전하여 제 2 본딩 신호(Bond_b)를 제공한다.
계속해서, 본딩 신호 생성부(60)의 동작을 설명하면, 하이 레벨의 본딩 옵션 패드 신호(Bond_pad)를 인가한다.
그리하여, 래치부(63) 및 제 3 인버터(INV3)를 경유한 하이 레벨의 신호, 즉 노드 B의 신호가 조합 게이트(EXOR)의 일측 수신단자에 인가된다. 한편, 테스트 모드 신호(Test_bond)가 로우 레벨이면, 조합 게이트(EXOR)의 동작에 따라 하이 레벨의 제 1 본딩 신호(Bond)를 제공한다. 따라서, 제 2 본딩 신호(Bond_b)는 이와 반전된 레벨의 로우 레벨의 신호로서 제공된다.
한편, 하이 레벨의 본딩 옵션 패드 신호(Bond_pad) 및 하이 레벨의 테스트 모드 신호(Test_bond)를 인가한 경우를 설명하기로 한다.
그리하여, 래치부(63) 및 제 3 인버터(INV3)를 경유한 하이 레벨의 신호, 즉 노드 B의 신호가 조합 게이트(EXOR)의 일측 수신단자에 인가된다. 한편, 조합 게이트(EXOR)의 타측 수신단자에 하이 레벨의 테스트 모드 신호(Test_bond)가 인가되므 로, 조합 게이트(EXOR)의 동작에 따라 로우 레벨의 제 1 본딩 신호(Bond)를 제공한다. 따라서, 제 2 본딩 신호(Bond_b)는 이와 반전된 레벨의 하이 레벨의 신호로서 제공된다.
결국, 하이 레벨의 본딩 옵션 패드 신호(Bond_pad)가 인가되어도, 테스트 모드 신호(Test_bond)의 레벨에 따라 제 1 및 제 2 본딩 신호(Bond, Bond_b)의 레벨은 달라질 수 있다.
다음으로, 본딩 옵션 패드 신호(Bond_pad) 및 테스트 모드 신호(Test_bond)가 모두 로우 레벨인 경우를 설명하기로 한다.
그리하여, 래치부(63) 및 제 3 인버터(INV3)를 경유한 로우 레벨의 신호, 즉 노드 B의 신호가 조합 게이트(EXOR)의 일측 수신단자에 인가된다. 한편, 테스트 모드 신호(Test_bond)가 로우 레벨이면, 조합 게이트(EXOR)의 동작에 따라 로우 레벨의 제 1 본딩 신호(Bond)를 제공한다. 따라서, 제 2 본딩 신호(Bond_b)는 이와 반전된 레벨의 하이 레벨의 신호로서 제공된다.
계속해서, 로우 레벨의 본딩 옵션 패드 신호(Bond_pad) 및 하이 레벨의 테스트 모드 신호(Test_bond)를 인가한 경우를 설명하기로 한다.
그리하여, 래치부(63) 및 제 3 인버터(INV3)를 경유한 로우 레벨의 신호, 즉 노드 B의 신호가 조합 게이트(EXOR)의 일측 수신단자에 인가된다. 한편, 조합 게이트(EXOR)의 타측 수신단자에 하이 레벨의 테스트 모드 신호(Test_bond)가 인가되므로, 조합 게이트(EXOR)의 동작에 따라 하이 레벨의 제 1 본딩 신호(Bond)를 제공한다. 따라서, 제 2 본딩 신호(Bond_b)는 이와 반전된 레벨의 로우 레벨의 신호로서 제공된다.
이와 같이, 양측 에지 패드 그룹(도 1의 70, 80 참조)을 사용 가능하다고 허용하여도, 테스트 모드 신호(Test_bond)에 따라 제 1 및 제 2 본딩 신호(Bond, Bond_b)의 레벨이 달라질 수 있다. 또한, 전술한 바와 같이, 본딩 옵션 패드(도 1의 72 참조)를 생략하는 것이 가능하므로, 테스트 모드 신호(Test_bond)에 응답하여 양측 패드 그룹(70, 80)을 이용하도록 또는, 일측 패드 그룹(70 또는 80)을 이용하도록 선택적으로 제어할 수 있다.
도 3은 도 1에 따른 신호 전송부(50) 및 제 1 및 제 2 에지 패드 그룹(70, 80)의 관계를 개념적으로 도시한 블록도이다.
우선, 신호 전송부(50)는 제 1 내지 제 4 전송 게이트(TR1-TR4)를 포함한다. 그외 이해를 돕기 위해 주변 회로부인 어드레스 래치부(12), 어드레스 입력 제어부(14), 명령어 래치부(16) 및 명령어 입력 제어부(18)를 도시하였다.
도시된 어드레스 래치부(12)는 클럭(CLK)에 응답하여 제 1 에지 패드 그룹의 어드레스 패드 그룹(70a) 또는 제 2 에지 패드 그룹의 어드레스 패드 및 명령어 패드 그룹(80b)으로부터 수신된 어드레스 신호를 래치한다. 어드레스 입력 제어부(14)는 래치된 어드레스 신호(ADDR)를 뱅크(도 1의 10-40 참조)에 전송한다.
이와 마찬가지로, 명령어 래치부(16)는 클럭(CLK)에 응답하여 제 1 에지 패드 그룹의 명령어 패드 그룹(70b) 또는 제 2 에지 패드 그룹의 어드레스 패드 및 명령어 패드 그룹(80b)으로부터 수신된 명령어 관련 신호를 래치한다. 명령어 입력 제어부(18)는 래치된 명령어 신호(CMD)를 뱅크(도 1의 10-40)에 전송한다.
본 발명에서 예시된 어드레스 래치부(12), 어드레스 입력 제어부(14), 명령어 래치부(16) 및 명령어 입력 제어부(18)는 통상의 어드레스 및 명령어 관련 회로부이므로 당업자라면 이해 가능한 회로이므로 이에 대한 자세한 설명은 생략하기로 한다.
제 1 및 제 2 전송 게이트(TR1-TR2)는 하이 레벨의 제 1 본딩 신호(Bond) 및 로우 레벨의 제 2 본딩 신호(Bond_b)에 응답하여 턴온되어 제 1 에지 패드 그룹(70)의 어드레스 패드 그룹(70a) 및 명령어 패드 그룹(70b)과 다수의 뱅크(도 1의 10-40)간 신호 전송을 한다.
이와 반대로, 제 3 및 제 4 전송 게이트(TR3-TR4)는 로우 레벨의 제 1 본딩 신호(Bond) 및 하이 레벨의 제 2 본딩 신호(Bond_b)에 응답하여 턴온되어 제 1 에지 패드 그룹(70)의 어드레스 패드 그룹(70a) 및 명령어 패드 그룹(70b)과 다수의 뱅크(도 1의 10-40)간 신호 전송을 한다.
한편, 각각의 전송 게이트(TR1-TR4)와 대응되는 패드 그룹(70a, 70b, 80b) 사이에 개재된 회로부(a, b, c, d)는 예컨대, ESD(ElectroStatic Discharge) 회로부 또는 CDM(Charge Device Model) 회로부일 수 있다. 즉, 패드로부터 신호 인가시 발생되는 정전기등의 영향을 감소시켜 내부 회로부의 전기적 충격을 완화시키는 역할을 할 수 있다.
도 2 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기로 한다.
우선, 하이 레벨의 제 1 본딩 신호(Bond) 및 로우 레벨의 제 2 본딩 신 호(Bond_b)가 생성되면, 제 1 에지 패드 그룹(70)의 어드레스 및 명령어 신호등을 전송하는 경우이다. 이는, 하이 레벨의 본딩 옵션 패드 신호(Bond_pad)가 인가되고, 로우 레벨의 테스트 모드 신호(Test_bond)가 인가될 경우이거나, 로우 레벨의 본딩 옵션 패드 신호(Bond_pad)가 인가되고, 하이 레벨의 테스트 모드 신호(Test_bond)가 인가되는 경우이다.
이와 반대로, 로우 레벨의 제 1 본딩 신호(Bond) 및 하이 레벨의 제 2 본딩 신호(Bond_b)가 생성되면, 제 2 에지 패드 그룹(80)의 어드레스 및 명령어 신호등을 전송하는 경우이다. 이는, 로우 레벨의 본딩 옵션 패드 신호(Bond_pad)가 인가되고, 로우 레벨의 테스트 모드 신호(Test_bond)가 인가될 경우이거나, 하이 레벨의 본딩 옵션 패드 신호(Bond_pad)가 인가되고, 하이 레벨의 테스트 모드 신호(Test_bond)가 인가되는 경우이다.
이를 표로 정리하면 다음과 같다.
신호 Bond_pad Test_bond Bond Bond_b
L L L H
L H H L
H L H L
H H L H
즉, 표1(색칠 부분 참조)과 같이, 본딩 옵션 패드 신호(Bond_pad) 및 테스트 모드 신호(Test_bond)에 따라 제 1 및 제 2 에지 패드 그룹(70, 80)의 어드레스, 명령어 패드 신호들을 선택적으로 이용할 수 있다. 보다 자세히 설명하면, 본딩 옵션 패드 신호(Bond_pad)가 비활성화되어도, 테스트 모드 신호(Test_bond)가 활성화된다면 제 2 에지 패드 그룹(도 1의 80 참조)만 사용할 수 있다. 또는, 테스트 모드 신호(Test_bond)가 비활성화되어도, 본딩 옵션 패드 신호(Bond_pad)가 활성화되면 제 2 에지 패드 그룹(도1의 80 참조)만 사용할 수 있다.
이는 바꾸어 말하면, 본딩 옵션 패드 신호(Bond_pad) 및 테스트 모드 신호(Test_pad)를 이용하여 제 2 에지 패드 그룹(80)만을 이용함으로써 이후, 패키지에서 일측에만 와이어 본딩을 할 수 있다는 의미이다. 그러나, 일측의 에지 패드 그룹만 와이어 본딩하고, 이후 해당 그룹내 패드에 불량이 발생할 경우 본딩 옵션 패드 신호(Bond_pad) 및 테스트 모드 신호(Test_pad)를 이용하면 제 1 에지 패드 그룹(70)의 어드레스, 명령어 패드의 신호를 이용하는 것도 가능하다. 더 나아가, 사용자의 요구에 따라 와이어 본딩 없이도 양측 에지 패드 그룹(70, 80)의 패드들을 능동적으로 이용하는 반도체 메모리 장치를 제공할 수 있다.
도 4는 본 발명의 다른 실시예인 MCP(100)를 나타내며 보다 자세히 설명하면, 도 1의 반도체 메모리 장치(1)가 장착된(built in) MCP의 단면도를 나타낸다.
도 4를 참조하면, MCP(100)는 기판(150)상에 순차적으로 제1 내지 제 3 반도체 칩(110-130)을 적층됨을 알 수 있다.
각 반도체 칩(110-130)은 상기의 일 실시예에서 개시된 반도체 메모리 장치(1)가 구비된 것으로 예시한다.
따라서 본 발명의 다른 실시예에 따르면, 계단형으로 적층된 제1 내지 제 3 반도체 칩(110-130)은 각각 본딩 영역(aa) 및 소자 영역(bb)을 포함한다. 그리하여, 최상층을 제외한 제 1 및 제 2반도체 칩(110, 120)의 각각의 본딩 영역(aa)은 노출되는 영역이며, 소자 영역(bb)은 상부에 형성된 칩과 오버랩되는 영역이다. 따라서, 각각의 반도체 칩(110-130)의 본딩 영역(aa)에 본딩 와이어(110a-130a)가 형성된다. 이때, 본딩 와이어(110a-130a)는 일측 방향의 계단 형태로 정렬됨으로써, 종래와 같은 본딩 와이어의 안정성을 위한 스페이서(spacer)는 필요하지 않다.
다시 말하면, 종래에는 양측 에지 패드를 모두 사용함으로써, 본딩 와이어의 공간을 확보하기 위해 반도체 칩간의 지지대 역할을 하는 스페이서가 필요했다. 따라서, 적층되는 반도체 칩이 증가할수록 패키징된 MCP의 높이는 높아야 했다.
하지만, 본 발명의 일 실시예에 따르면, 일측의 에지 패드 영역만 물리적으로 본딩 와이어를 형성함으로써, 본딩 와이어 형성시 층고를 고려하지 않아도 되므로 MCP의 높이는 낮아진다. 즉 반도체 칩(110-130) 높이 자체가 스페이서의 층고 확보 역할을 함으로써 가능하다. 이로 인해, 적층되는 반도체 칩이 증가한다 하더라도 패키징된 MCP의 높이는 종래보다 높지 않다. 이로 인해, 본딩 와이어의 길이도 종래보다 짧아질 수 있으므로 신호의 왜곡 정도가 낮아질 수 있다. 더 나아가, 본딩 와이어의 길이가 짧아짐으로써 신호 라우팅이 보다 간단해질 수 있다.
한편, 적층된 반도체 칩(110-130)의 상부에는 봉지재(140)가 형성된다. 봉지재(140)는 예컨대, 에폭시 몰딩 컴파운드 일 수 있다.
기판(150) 하부에는 MCP(100)의 외부 연결 단자인 솔더볼(solder ball; 160)이 형성된다.
이와 같이, 본 발명의 실시예들에 따르면 양측 에지 패드 그룹을 제어할 수 있는 패드 제어부를 구비함으로써, 일측의 에지 패드 그룹에만 본딩 와이어를 형성하여도 양측 에지 패드 그룹을 선택적으로 이용할 수 있다. 이와 동시에, 일측의 에지 패드 그룹에만 본딩 와이어를 형성함으로써, 와이어 본딩시, 본딩을 위한 층고 확보를 위해 스페이서를 형성할 필요가 없다. 따라서, 완성된 MCP의 높이는 보다 낮아질 수 있으며, 본딩 와이어의 길이도 종래보다 짧게 형성할 수 있으므로 신호의 왜곡이 개선될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도,
도 2는 도 1에 따른 본딩 신호 생성부의 회로도,
도 3은 도 1에 따른 신호 전송부와 주변 회로부의 개념적인 블록도, 및
도 4는 본 발명의 다른 실시예에 따른 멀티칩 패키지의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제 1 뱅크 20 : 제 2 뱅크
30 : 제 3 뱅크 40 : 제 4 뱅크
50 : 신호 전송부 60 : 본딩 신호 생성부
100 : 멀티칩 패키지

Claims (24)

  1. 뱅크를 기준으로 일측 가장자리에 구비된 제 1 패드 그룹;
    상기 제 1 패드 그룹과 대향되어 타측 가장자리에 구비된 제 2패드 그룹; 및
    테스트 모드 신호 및 본딩 옵션 신호에 따라 상기 제 1 및 제 2 패드 그룹의 신호를 선택적으로 이용하도록 제어하는 제 1 및 제 2 본딩 신호를 제공하는 패드 제어부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 패드 제어부는,
    상기 테스트 모드 신호 및 상기 본딩 옵션 신호에 응답하여 상기 제 1 및 제 2 본딩 신호를 제공하는 본딩 신호 생성부; 및
    상기 제 1 및 제 2 본딩 신호에 제어되어 상기 제 1 및 제 2 패드 그룹과 신호를 송수신하는 신호 전송부를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 본딩 신호 생성부는,
    상기 테스트 모드 신호 및 상기 본딩 옵션 신호를 수신하는 배타적 논리합 게이트를 포함하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 본딩 신호 생성부는 파워업 신호를 수신하는 파워업 신호 수신부를 더 포함하는 반도체 메모리 장치.
  5. 제 2항에 있어서,
    상기 신호 전송부는,
    상기 제 1 및 제 2 본딩 신호에 응답하여 상기 제 1 패드 그룹과 신호를 송수신하는 제 1 전송 게이트; 및
    상기 제 1 및 제 2 본딩 신호에 응답하여 상기 제 2 패드 그룹과 신호를 송수신하는 제 2 전송 게이트를 포함하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 제 2 패드 그룹은 상기 제 1 패드 그룹의 패드와 동일한 기능의 패드들을 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 제 1 패드 그룹은 어드레스 패드 및 명령어 패드를 포함하는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 제 2 패드 그룹은 어드레스 패드, 명령어 패드, 데이터 입출력 패드 및 전원 패드를 포함하는 반도체 메모리 장치.
  9. 기판 상에 계단 형태로 적층되며, 가장자리의 일측 패드부는 노출되어 있는 복수의 반도체 메모리 장치;
    상기 일측 패드부와 상기 기판을 전기적으로 접속하는 본딩 와이어; 및
    상기 기판 상에 형성되어, 상기 반도체 메모리 장치 및 상기 본딩 와이어를 밀봉하는 봉지재를 포함하며,
    상기 반도체 메모리 장치내에 구비되어, 상기 패드부와 상기 반도체 메모리 장치간에 신호 전송을 제어하는 패드 제어부를 포함하고,
    상기 반도체 메모리 장치는 상기 기판의 연장 방향을 기준으로 양측에 구비되어 상기 일측 패드부로부터 신호를 인가받는 제 1 및 제 2 패드 그룹을 더 포함하며, 상기 패드 제어부는 테스트 모드 신호 및 본딩 옵션 신호에 따라 상기 제 1 및 제 2 패드 그룹의 신호를 선택적으로 이용하도록 제어하는 제 1 및 제 2 본딩 신호를 제공하는 멀티칩 패키지.
  10. 제 9항에 있어서,
    상기 복수의 반도체 메모리 장치는,
    상부에 형성된 상기 반도체 메모리 장치와 하부에 형성된 상기 반도체 메모리 장치간에 직접 접촉되어 적층되는 멀티칩 패키지.
  11. 삭제
  12. 제 9항에 있어서,
    상기 패드 제어부는,
    상기 테스트 모드 신호 및 상기 본딩 옵션 신호에 응답하여 상기 제 1 및 제 2 본딩 신호를 제공하는 본딩 신호 생성부; 및
    상기 제 1 및 제 2 본딩 신호에 제어되어 상기 제 1 및 제 2 패드 그룹과 신호를 송수신하는 신호 전송부를 포함하는 멀티칩 패키지.
  13. 제 12항에 있어서,
    상기 본딩 신호 생성부는,
    상기 테스트 모드 신호 및 상기 본딩 옵션 신호를 수신하는 배타적 논리합 게이트를 포함하는 멀티칩 패키지.
  14. 제 12항에 있어서,
    상기 본딩 신호 생성부는 파워업 신호를 수신하는 파워업 신호 수신부를 더 포함하는 멀티칩 패키지.
  15. 제 12항에 있어서,
    상기 신호 전송부는,
    상기 제 1 및 제 2 본딩 신호에 응답하여 상기 제 1 패드 그룹과 신호를 송수신하는 제 1 전송 게이트; 및
    상기 제 1 및 제 2 본딩 신호에 응답하여 상기 제 2 패드 그룹과 신호를 송수신하는 제 2 전송 게이트를 포함하는 멀티칩 패키지.
  16. 본딩 영역 및 소자 영역이 형성되며, 상기 본딩 영역이 노출되어 순차적으로 기판 상에 적층되는 복수의 반도체 메모리 장치;
    상기 본딩 영역과 상기 기판을 전기적으로 접속하는 본딩 와이어; 및
    상기 기판 상에 형성되어, 상기 반도체 메모리 장치 및 상기 본딩 와이어를 밀봉하는 봉지재를 포함하며,
    상기 소자 영역내에 형성되어 상기 소자 영역과 상기 본딩 영역간의 신호 전송 경로를 제어하는 패드 제어부를 포함하고,
    상기 반도체 메모리 장치는 상기 기판의 연장 방향을 기준으로 양측에 구비되어 일측 패드부로부터 신호를 인가받는 제 1 및 제 2 패드 그룹을 더 포함하며, 상기 패드 제어부는 테스트 모드 신호 및 본딩 옵션 신호에 따라 제 1 및 또는 제 2 패드 그룹의 신호를 선택적으로 이용하도록 제어하는 제 1 및 제 2 본딩 신호를 제공하는 멀티칩 패키지.
  17. 제 16항에 있어서,
    상기 각각의 본딩 영역은 일측 방향의 계단 형태로 정렬되어 노출되는 멀티칩 패키지.
  18. 제 16항에 있어서,
    적층된 상기 반도체 메모리 장치간에 오버랩되는 영역내에 상기 각각의 소자 영역을 포함하는 멀티칩 패키지.
  19. 제 16항에 있어서,
    상기 복수의 반도체 메모리 장치는,
    상부에 형성된 상기 반도체 메모리 장치와 하부에 형성된 상기 반도체 메모리 장치간에 직접 접촉되어 적층되는 멀티칩 패키지.
  20. 삭제
  21. 제 16항에 있어서,
    상기 패드 제어부는,
    상기 테스트 모드 신호 및 상기 본딩 옵션 신호에 응답하여 상기 제 1 및 제 2 본딩 신호를 제공하는 본딩 신호 생성부; 및
    상기 제 1 및 제 2 본딩 신호에 제어되어 상기 제 1 및 제 2 패드 그룹과 신호를 송수신하는 신호 전송부를 포함하는 멀티칩 패키지.
  22. 제 21항에 있어서,
    상기 본딩 신호 생성부는,
    상기 테스트 모드 신호 및 상기 본딩 옵션 신호를 수신하는 배타적 논리합 게이트를 포함하는 멀티칩 패키지.
  23. 제 21항에 있어서,
    상기 본딩 신호 생성부는 파워업 신호를 수신하는 파워업 신호 수신부를 더 포함하는 멀티칩 패키지.
  24. 제 21항에 있어서,
    상기 신호 전송부는,
    상기 제 1 및 제 2 본딩 신호에 응답하여 상기 제 1 패드 그룹으로 신호를 송수신하는 제 1 전송 게이트; 및
    상기 제 1 및 제 2 본딩 신호에 응답하여 상기 제 2 패드 그룹으로 신호를 송수신하는 제 2 전송 게이트를 포함하는 멀티칩 패키지.
KR1020080077703A 2008-08-08 2008-08-08 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지 KR101003116B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080077703A KR101003116B1 (ko) 2008-08-08 2008-08-08 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
US12/346,570 US8044395B2 (en) 2008-08-08 2008-12-30 Semiconductor memory apparatus for controlling pads and multi-chip package having the same
US13/243,755 US8759968B2 (en) 2008-08-08 2011-09-23 Semiconductor memory apparatus for controlling pads and multi-chip package having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080077703A KR101003116B1 (ko) 2008-08-08 2008-08-08 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지

Publications (2)

Publication Number Publication Date
KR20100018937A KR20100018937A (ko) 2010-02-18
KR101003116B1 true KR101003116B1 (ko) 2010-12-21

Family

ID=41652799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080077703A KR101003116B1 (ko) 2008-08-08 2008-08-08 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지

Country Status (2)

Country Link
US (2) US8044395B2 (ko)
KR (1) KR101003116B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101143443B1 (ko) * 2010-03-29 2012-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置
KR20120108474A (ko) 2011-03-24 2012-10-05 에스케이하이닉스 주식회사 반도체 장치
US8599595B1 (en) 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
KR102110984B1 (ko) 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
KR102104060B1 (ko) * 2013-04-29 2020-04-23 삼성전자 주식회사 Pop 구조의 반도체 패키지
KR20150144148A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치
KR102337647B1 (ko) 2017-05-17 2021-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102605637B1 (ko) 2018-07-27 2023-11-24 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리 시스템

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0658925B2 (ja) * 1983-10-31 1994-08-03 株式会社東芝 集積回路試験装置
KR940002674A (ko) 1992-07-03 1994-02-17 정용문 복사기의 광학계 렌즈 조정장치
US5838603A (en) * 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
TW328641B (en) * 1995-12-04 1998-03-21 Hitachi Ltd Semiconductor integrated circuit device and process for producing the same
US7042073B2 (en) * 2001-06-07 2006-05-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
JP3803050B2 (ja) 2001-10-29 2006-08-02 株式会社ルネサステクノロジ 半導体記憶装置、ダイナミックランダムアクセスメモリおよび半導体装置
JP2003338175A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
JP4342774B2 (ja) * 2002-07-10 2009-10-14 シャープ株式会社 光電変換量検出方法および光電変換装置、画像入力方法および画像入力装置、２次元イメージセンサおよび２次元イメージセンサの駆動方法
JP2004128436A (ja) * 2002-08-08 2004-04-22 Sanyo Electric Co Ltd 半導体集積回路及び半導体集積回路の設計方法
JP2004206756A (ja) * 2002-12-24 2004-07-22 Toshiba Corp 半導体装置
JP4264640B2 (ja) * 2003-08-19 2009-05-20 ソニー株式会社 半導体装置の製造方法
DE102006008454B4 (de) * 2005-02-21 2011-12-22 Samsung Electronics Co., Ltd. Kontaktstellenstruktur, Kontaktstellen-Layoutstruktur, Halbleiterbauelement und Kontaktstellen-Layoutverfahren
JP2006245063A (ja) * 2005-02-28 2006-09-14 Nec Electronics Corp 半導体チップおよび半導体チップを搭載する半導体装置
US20060267173A1 (en) 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7190604B2 (en) * 2005-06-27 2007-03-13 Lyontek Inc. Capacity dividable memory IC
JP4643401B2 (ja) * 2005-09-07 2011-03-02 株式会社東芝 テストパターン作成方法、テストパターン作成プログラム、マスク作製方法、及び半導体装置製造方法
US7875985B2 (en) * 2006-12-22 2011-01-25 Qimonda Ag Memory device

Also Published As

Publication number Publication date
US20120012844A1 (en) 2012-01-19
US8044395B2 (en) 2011-10-25
US8759968B2 (en) 2014-06-24
US20100034005A1 (en) 2010-02-11
KR20100018937A (ko) 2010-02-18

Similar Documents

Publication Publication Date Title
KR101003116B1 (ko) 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
US9780073B2 (en) Using interrupted through-silicon-vias in integrated circuits adapted for stacking
TW497199B (en) Semiconductor device
TWI453889B (zh) 半導體裝置
US5798282A (en) Semiconductor stack structures and fabrication sparing methods utilizing programmable spare circuit
US7804176B2 (en) Semiconductor device
JP2007066922A (ja) 半導体集積回路装置
JP4217388B2 (ja) 半導体チップ及び半導体モジュール
JP2006216911A (ja) 半導体装置およびカプセル型半導体パッケージ
US20020088633A1 (en) Multi-chip memory devices, modules and control methods including independent control of memory chips
TW200414501A (en) Semiconductor device
JP2008130998A (ja) 半導体集積回路
JP2012064891A (ja) 半導体装置及びその製造方法
KR20160068550A (ko) 멀티 칩 패키지를 구비하는 반도체 장치
JP4836110B2 (ja) マルチチップモジュール
JP4930970B2 (ja) マルチチップモジュール
KR101053744B1 (ko) 멀티 칩 메모리 장치
JP2008172123A (ja) 半導体装置
JP2013125895A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee