JP2012064891A - 半導体装置及びその製造方法 - Google Patents

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諭 井上
Kazue Kanda
和重 神田
Aritake Shimizu
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Abstract

【課題】製造コストを低減しつつ、積層チップに含まれる不良の半導体チップを不活性化する構造体を提供する。
【解決手段】半導体装置は、積層チップ２０と不活性化回路４４とを含む。積層チップ２０は、複数の半導体基板３３と複数の半導体基板３３内に形成された複数の貫通電極３１とをそれぞれが有する複数の半導体チップ２１が積層されて構成される。複数の貫通電極３１は互いに電気的に接続される。不活性化回路４４は、複数の半導体チップ２１にそれぞれ設けられ、不良の半導体チップを不活性化する。
【選択図】図３

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体記憶装置の一種として、例えばＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、携帯情報端末やメモリカードなど様々分野で使用されている。
一方で、システムＬＳＩの高集積化や大容量化を実現する手法として、例えばマルチチップパッケージ（ＭＣＰ：Multi Chip Package）が用いられる。ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置をＭＣＰで構成することで、高集積化や大容量化が可能となる。
特開２００３−３３８１９３号公報
実施形態は、製造コストを低減しつつ、積層チップに含まれる不良の半導体チップを不活性化することが可能な半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、複数の半導体基板と前記複数の半導体基板内に形成された複数の貫通電極とをそれぞれが有する複数の半導体チップが積層されて構成され、前記複数の貫通電極が電気的に接続される、積層チップと、前記複数の半導体チップにそれぞれ設けられ、不良の半導体チップを不活性化する複数の不活性化回路とを具備する。
マルチチップパッケージ１０の構造を示す断面図。 マルチチップパッケージ１０の構成を示す平面図。 半導体チップ２１の構成を示す断面図。 ＮＡＮＤ型フラッシュメモリの構成を示すブロック図。 不活性化回路４４の一例を示す回路図。 マルチチップパッケージ１０の製造方法を示すフローチャート。 マルチチップパッケージ１０の製造工程を示す斜視図。 マルチチップパッケージ１０の製造工程を示す断面図。 マルチチップパッケージ１０の製造工程を示す断面図。 マルチチップパッケージ１０の製造工程を示す断面図。 マルチチップパッケージ１０の製造工程を示す断面図。 マルチチップパッケージ１０の製造工程を示す斜視図。 マルチチップパッケージ１０の製造工程を示す斜視図。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［第１の実施形態］
［１］ マルチチップパッケージ（ＭＣＰ）１０の構造
図１は、本実施形態に係るマルチチップパッケージ１０の構造を示す断面図である。図２は、マルチチップパッケージ１０の構成を示す平面図である。
マルチチップパッケージ１０は、複数の半導体チップ２１が縦方向に積層された積層チップ（マルチチップ）２０を備えている。なお、図１には、一例として４個の半導体チップ２１−１〜２１−４が積層された積層チップ２０を図示しているが、半導体チップ２１の数については特に制限はない。
積層された半導体チップ２１−１〜２１〜４は、後述する貫通電極（貫通ビアプラグ）３１及びバンプ３０によって電気的に接続されている。積層チップ２０は、複数のパッド３６を介して複数のボンディングワイヤ１２の一端に電気的に接続されている。複数のボンディングワイヤ１２の他端は、複数の入出力ピン１１に電気的に接続されている。積層チップ２０、入出力ピン１１の一部、及びボンディングワイヤ１２は、例えばモールド樹脂からなる封止材１３によって封止されている。
図３は、半導体チップ２１の構成を示す断面図である。半導体チップ２１は、例えばシリコン（Ｓｉ）基板からなる半導体基板３３、半導体基板３３上に形成された半導体素子、及び配線層などを備えている。半導体素子には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ、ダイオード、論理回路、記憶素子などが含まれる。図３には、半導体素子の一例としてＭＯＳトランジスタＴｒを示している。
半導体基板３３内には、隣接する半導体素子を電気的に分離する素子分離絶縁層３８が設けられている。ＭＯＳトランジスタＴｒは、半導体基板３３の表面領域のうち素子分離絶縁層３８が設けられていない素子領域（アクティブ領域）に設けられている。ＭＯＳトランジスタＴｒは、半導体基板３３内に互いに離間して形成されたソース領域Ｓ及びドレイン領域Ｄと、ソース領域Ｓ及びドレイン領域Ｄ間の半導体基板３３上にゲート絶縁膜を介して形成されたゲート電極Ｇとを備えている。
半導体基板３３内には、これを貫通する貫通電極（貫通ビアプラグ）３１が設けられている。貫通電極３１と半導体基板３３との間には、絶縁膜３２が設けられている。貫通電極３１の上には、第１レベル配線層３４が設けられている。第１レベル配線層３４の上方には、第２レベル配線層３５が設けられている。第１レベル配線層３４と第２レベル配線層３５とは、ビアプラグによって電気的に接続されている。第２レベル配線層３５の上方には、第３レベル配線層として構成されるパッド３６が設けられている。第２レベル配線層３５とパッド３６とは、ビアプラグによって電気的に接続されている。なお、配線層の積層数については特に制限はなく、３層以上であってもよいし、３層より少なくてもよい。
半導体チップ２１−１の貫通電極３１と半導体チップ２１−２のパッド３６とは、バンプ（突起状電極）３０によって電気的に接続されている。バンプ３０は、例えば半田ボールからなる。半導体基板３３とパッド３６との間は、層間絶縁層３７によって満たされている。このように構成された積層チップ２０では、半導体基板３３を貫通して形成される貫通電極３１により、半導体チップ２１間を最短距離で電気的に接続することが可能となる。貫通電極３１を用いて接続される配線としては、電源線であってもよいし、信号線であってもよい。
次に、半導体チップ２１に搭載される回路構成について説明する。本実施形態では、半導体チップ２１に搭載される回路として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。図４は、ＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
半導体チップ２１は、電源電圧Ｖｃｃが印加されるパッド４０と、接地電圧Ｖｓｓが印加されるパッド４１と、各種の制御信号及びデータが入力されかつデータを出力する複数のパッド４２とを備えている。パッド４０は、切断用配線４３を介して回路部５０に接続されている。切断用配線４３については後述する。パッド４１及び４２は、回路部５０に接続されている。
回路部５０には、ＮＡＮＤ型フラッシュメモリを構成する各種の回路５１〜５９が含まれる。メモリセルアレイ５１は、例えば複数の浮遊ゲート型メモリセルがマトリクス状に配列して構成される。ロウデコーダ（ワード線駆動回路を含む）５２は、メモリセルアレイ５１に配設されたワード線及び選択ゲート線を駆動する。センスアンプ回路５３は、例えば１ページ分のセンスアンプとデータ保持回路とを備え、メモリセルアレイ５１に対してページ単位でデータ書き込み及びデータ読み出しを行うページバッファを構成する。
センスアンプ回路５３によって読み出された１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）５４によって選択され、Ｉ／Ｏバッファ５５に転送される。Ｉ／Ｏバッファ５５に転送された読み出しデータは、パッド４２に含まれるＩ／Ｏ端子から外部に出力される。Ｉ／Ｏ端子に入力された書き込みデータは、カラムデコーダ５４によって選択され、センスアンプ回路５３にロードされる。センスアンプ回路５３には１ページ分の書き込みデータがロードされ、これは書き込みサイクルが終了するまで保持される。
アドレス信号は、パッド４２を介してＩ／Ｏバッファ５５に入力され、その後、アドレス保持回路５６に保持される。アドレス保持回路５６に保持されアドレス信号は、ロウデコーダ５２及びカラムデコーダ５４に転送される。
制御回路５７は、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、データ読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を生成する。上記記号「／」は、ローアクティブを意味している。制御回路５７は、これらの内部タイミング信号に基づいて、データ書き込み及び消去のシーケンス制御、データ読み出しの動作制御を行う。また、制御回路５７は、不活性化回路４４を備えている。不活性化回路４４は、自身が搭載された半導体チップ２１を不活性化するための回路である。
電圧発生回路５８は、制御回路５７によって制御され、データ書き込みや消去に用いられる種々の高電圧Ｖｇｅｎを発生する。パワーオンリセット回路５９は、半導体チップ２１内の回路の誤動作を防ぐために、電源投入時に半導体チップ２１内の回路をリセットする。このために、パワーオンリセット回路５９は、リセット信号／ＲＳＴを生成する。パワーオンリセット回路５９は、電源電圧Ｖｃｃを監視し、電源電圧Ｖｃｃが閾値以上になった場合に、ローレベルのパルスからなるリセット信号／ＲＳＴを出力する。半導体チップ２１内の回路は、リセット信号／ＲＳＴによってリセットされる。
半導体チップ２１−１〜２１−４の各々は、図４に示したＮＡＮＤ型フラッシュメモリから構成される。すなわち、本実施形態では、積層チップ２０を構成する複数の半導体チップ２１−１〜２１−４がそれぞれ同じ回路構成を有している場合を一例として説明する。しかし、このような構成に限定されるものではなく、半導体チップ２１−２〜２１−４がスレーブチップの役割を担い、半導体チップ２１−１がスレーブチップを制御するマスターチップの役割を担い、積層チップ２０が全体として１個のＮＡＮＤ型フラッシュメモリを構成していてもよい。このような構成の場合は、スレーブチップには、主にメモリセルアレイが搭載され、マスターチップには、メモリセルアレイを制御する制御回路や電源回路が搭載される。
次に、不活性化回路４４の構成について説明する。本実施形態では、各半導体チップ２１が図４に示す不活性化回路４４を備えている。図５は、不活性化回路４４の一例を示す回路図である。
不活性化回路４４は、ヒューズ６０、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）６１及び６２、インバータ回路６３〜６５、及びＮＯＲ回路６６を備えている。
ヒューズ６０の一端はノードＮ１に接続され、他端は接地されている。ヒューズ６０としては、レーザによって切断可能なレーザヒューズ、若しくは電気的に切断可能な電気ヒューズ（ｅヒューズ）が用いられる。
ＰＭＯＳトランジスタ６１のソースは電源電圧端子Ｖｃｃに接続され、ドレインはノードＮ１に接続され、ゲートにはパワーオンリセット回路５９からリセット信号／ＲＳＴが入力されている。ＰＭＯＳトランジスタ６２のソースは電源電圧端子Ｖｃｃに接続され、ドレインはノードＮ１に接続されている。
インバータ回路６３の入力端子はノードＮ１に接続され、出力端子はＰＭＯＳトランジスタ６２のゲート及びインバータ回路６４の入力端子に接続されている。インバータ回路６４の出力端子はＮＯＲ回路６６の第１入力端子に接続されている。
ＮＯＲ回路６６の第２入力端子には、外部からチップイネーブル信号／ＣＥが入力され、出力端子はインバータ回路６５の入力端子に接続されている。インバータ回路６５は、新たなチップイネーブル信号／ＣＥを出力し、このチップイネーブル信号／ＣＥは、制御回路５７に送られる。
［２］ 製造方法
次に、マルチチップパッケージ１０の製造方法について説明する。図６は、マルチチップパッケージ１０の製造方法を示すフローチャートである。
まず、図７に示すように、複数の半導体チップ２１を含む半導体ウエハ７０を形成する。さらに、図７に示す半導体ウエハ７０を複数個形成する（ステップＳ１００）。
続いて、各半導体ウエハ７０に貫通電極３１を形成する（ステップＳ１０１）。具体的には、図８に示すように、フォトリソグラフィ技術を用いることにより、貫通孔７１の平面形状に対応した開口部が設けられたレジストパターンを半導体基板３３の裏面に形成する。そして、このレジストパターンをマスクとして半導体基板３３をドライエッチングすることで、半導体基板３３に貫通孔７１を形成する。その後、アッシング工程により、レジストパターンを除去する。
続いて、図９に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、貫通孔７１の側壁が覆われるようにして、半導体基板３３の裏面に絶縁膜３２を形成する。絶縁膜３２としては、例えば、シリコン酸化物が用いられる。続いて、フォトリソグラフィ技術及びドライエッチング工程を用いることにより、絶縁膜３２及び層間絶縁層３７内に、第１レベル配線層３４に達する開口部７２を形成する。
続いて、図１０に示すように、例えばＣｕメッキにより、開口部７２を埋め込みかつ貫通孔７１の側壁を覆う貫通電極３１を形成する。続いて、図１１に示すように、例えば半田ボールを用いて、貫通電極３１に接しかつ半導体基板３３から突起するバンプ３０を形成する。このようにして、半導体基板３３内に貫通電極３１が形成される。
続いて、ウエハ状態の半導体チップ２１に対してダイソートテストを行う（ステップＳ１０２）。ダイソートテストとは、ウエハ状態でのチップの不良選別であり、電気的特性のテスト工程を含む。このウエハ状態でのダイソートテストにおいて、ＤＣ不良が発生している半導体チップを識別する（ステップＳ１０３）。ＤＣ不良とは、電源線に起因する不良を意味し、電源線間がショートする不良と、電源線の一部がオープンになる不良とを含む。半導体チップ２１には、チップ外部から印加される電源電圧Ｖｃｃをチップ内の回路に送るための電源線Ｖｃｃと、チップ外部から印加される接地電圧Ｖｓｓをチップ内の回路に送るための電源線（接地線）Ｖｓｓと、チップ内部で発生した電源電圧Ｖｇｅｎをチップ内の回路に送るための電源線Ｖｇｅｎとが設けられている。
ダイソートテストの結果に基づいて、ＤＣ不良を、（１）電源線Ｖｇｅｎ及び電源線Ｖｓｓ間のショート、（２）電源線Ｖｃｃ及び電源線Ｖｇｅｎ間のショート、（３）電源線Ｖｃｃ及び電源線Ｖｓｓ間のショート、の３種類に分類する。貫通電極であるがゆえ、１つのＤＣ不良チップが他のすべての積層チップに影響を及ぼす問題がある。このため、ＤＣ不良（１）又はＤＣ不良（２）が発生した半導体チップでは、当該半導体チップを不活性化する。これにより、ＤＣ不良が発生した半導体チップを含む積層チップであっても、不良チップが良品の半導体チップへの影響を及ぼすのを回避することができる。一方、ＤＣ不良（３）が発生した半導体チップでは、当該半導体チップの電源線Ｖｃｃ若しくは電源線Ｖｓｓをパッド近傍で切断する。これにより、ＤＣ不良が発生した半導体チップを含む積層チップであっても、不良チップが良品の半導体チップへの影響を及ぼすのを回避することができる。
以下に、ＤＣ不良に対する具体的な対処方法について説明する。
（１）電源線Ｖｇｅｎ及び電源線Ｖｓｓ間のショート、又は（２）電源線Ｖｃｃ及び電源線Ｖｇｅｎ間のショート
ＤＣ不良（１）又はＤＣ不良（２）が発生した場合（ステップＳ１０４）、その半導体チップは動作不能となる。よって、この不良チップを不活性化する（ステップＳ１０５）。このために、不活性化回路４４によって、不良チップに入力されるチップイネーブル信号／ＣＥを常時、ハイレベル（不活性状態）にする。
すなわち、不良チップに搭載された不活性化回路４４において、図５に示すヒューズ６０を切断する。ヒューズ６０が切断された状態では、電源投入時にパワーオンリセット信号／ＲＳＴがローレベルになると、ノードＮ１がハイレベルになる。このノードＮ１は、２個のインバータ回路６３，６４を介してＮＯＲ回路６６に接続されている。このため、外部から入力されるチップイネーブル信号／ＣＥの論理に関わらず、不活性化回路４４は、常時、ハイレベルのチップイネーブル信号／ＣＥを出力する。これにより、その不良チップが活性化されることはない。
一方、ヒューズ６０を切断していない場合は、不活性化回路４４は、外部から入力されたチップイネーブル信号／ＣＥをそのままの論理状態で出力する。これにより、外部から入力されたチップイネーブル信号／ＣＥによって、良品の半導体チップのEnable/Disableを制御できる。
（３）電源線Ｖｃｃ及び電源線Ｖｓｓ間のショート
半導体チップの外部からの電源電圧が印加される外部電源線と接地線とがショートすると、半導体チップ全体に大電流が流れるため、上記手法では積層チップを救済することができない。まして、外部電源線や接地線が貫通電極で電気的に接続されている場合は、積層チップ全体に大電流が流れる。
ＤＣ不良（３）の場合は、レーザ等を用いてショート箇所を物理的に切断してしまうことが必要である。その際、ショート箇所を個別に切断していたのではスループットが悪くコストが増大する。このため、本実施形態では、図４に示すように、パッド４０の近傍、すなわちパッド４０と回路部５０との間に、予め切断用配線４３を配置しておく。切断用配線４３は、レーザの熱で溶解しやすい材料で構成され、他の配線より太く形成され、さらに、切断しやすいようにその周囲に他の配線が配置されていないことが望ましい。この切断用配線４３を物理的に切断することで不良チップを不活性化する（ステップＳ１０７）。
なお、本実施形態では、電源線Ｖｃｃに切断用配線４３を付加しているが、電源線Ｖｓｓに切断用配線４３を付加するようにしてもよい。このような例でも、切断用配線４３を切断することで、電源線Ｖｃｃ及び電源線Ｖｓｓ間のショートを防ぐことができる。
続いて、図１２に示すように、上側の半導体ウエハのバンプと下側の半導体ウエハのパッドとを接続するようにして、複数の半導体ウエハ７０−１〜７０−４を積層する（ステップＳ１０８）。
続いて、図１３に示すように、積層ウエハをダイシングする（ステップＳ１０９）。これにより、複数の積層チップ２０が形成される。その後、積層チップ２０をパッケージングして、マルチチップパッケージ１０の製造が完了する。
なお、上記２つの手法で、不良チップを不活性化したマルチチップパッケージ１０は、新たに良品の半導体チップを、不良チップの数だけ積層することで記憶容量を補うようにしてもよい。
［３］ 効果
以上詳述したように本実施形態では、マルチチップパッケージ１０を製造する際に、複数の半導体ウエハ７０のダイソートテストを行い、ダイソートテストの結果に基づいて、ＤＣ不良を、（１）電源線Ｖｇｅｎ及び電源線Ｖｓｓ間のショート、（２）電源線Ｖｃｃ及び電源線Ｖｇｅｎ間のショート、（３）電源線Ｖｃｃ及び電源線Ｖｓｓ間のショート、の３種類に分類する。そして、ＤＣ不良（１）又はＤＣ不良（２）が発生した不良チップに対しては、不活性化回路４４によって不良チップを不活性化する。ＤＣ不良（３）が発生した場合は、パッド４０近傍に設けられた切断用配線４３を物理的に切断することで不良チップを不活性化する。その後、複数の半導体ウエハ７０を積層し、この積層ウエハをダイシングすることで積層チップ２０を形成するようにしている。さらに、貫通電極３１を用いて積層チップ２０を最短距離で電気的に接続するようにしている。
従って本実施形態によれば、貫通電極３１を用いて電気的に接続された積層チップ２０を備えたマルチチップパッケージ１０において、ＤＣ不良が発生した不良チップを不活性化できる。これにより、不良チップが他のチップへ影響を及ぼすのを回避することができる。
また、外部電源Ｖｃｃ及びＶｓｓ間がショートした場合でも、不良チップの電源線を他のチップから切断できる。これにより、外部電源Ｖｃｃ及びＶｓｓが貫通電極３１を用いて半導体チップ間で電気的に接続されている場合でも、不良品を良品として救済することが可能となる。
また、マルチチップパッケージでは、半導体ウエハをダイシングした後に半導体チップを積層すると、製造工程が複雑になり、製造コストが増加する。しかし、本実施形態では、半導体ウエハの状態で半導体チップを積層しているので、製造工程が簡略化され、製造コストが低減される。
なお、本実施形態では、マルチチップパッケージ１０に搭載される回路としてＮＡＮＤ型フラッシュメモリを例に挙げて説明している。しかし、これに限定されるものではなく、本実施形態は、ＮＡＮＤ型フラッシュメモリ以外の他の半導体メモリにも適用可能であることは勿論である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…マルチチップパッケージ、１１…入出力ピン、１２…ボンディングワイヤ、１３…封止材、２０…積層チップ、２１…半導体チップ、３０…バンプ、３１…貫通電極、３２…絶縁膜、３３…半導体基板、３４，３５…配線層、３６…パッド、３７…層間絶縁層、３８…素子分離絶縁層、４０〜４２…パッド、４３…切断用配線、４４…不活性化回路、５０…回路部、５１…メモリセルアレイ、５２…ロウデコーダ、５３…センスアンプ回路、５４…カラムデコーダ、５５…Ｉ／Ｏバッファ、５６…アドレス保持回路、５７…制御回路、５８…電圧発生回路、５９…パワーオンリセット回路、６０…ヒューズ、６１，６２…ＰＭＯＳトランジスタ、６３〜６５…インバータ回路、６６…ＮＯＲ回路、７０…半導体ウエハ、７１…貫通孔、７２…開口部。

Claims (7)

  1. 複数の半導体基板と前記複数の半導体基板内に形成された複数の貫通電極とをそれぞれが有する複数の半導体チップが積層されて構成され、前記複数の貫通電極が電気的に接続される、積層チップと、
    前記複数の半導体チップにそれぞれ設けられ、不良の半導体チップを不活性化する複数の不活性化回路と、
    を具備することを特徴とする半導体装置。
  2. 前記複数の半導体チップの各々は、外部電源が印加される第１の電源線と、当該半導体チップ内で発生した内部電源が印加される第２の電源線と、接地電圧が印加される接地線とを含み、
    前記複数の不活性化回路の各々は、前記第２の電源線及び前記接地線間のショートが発生した場合、又は前記第１の電源線及び前記第２の電源線間のショートが発生した場合に、チップイネーブル信号を常時不活性化することを特徴とする請求項１に記載の半導体装置。
  3. 前記不活性化回路は、ヒューズを含み、前記ヒューズの状態に応じて前記チップイネーブル信号を制御することを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体チップは、パッドと前記第１の電源線との間、又はパッドと前記接地線との間に設けられた配線を含み、
    前記配線は、前記第１の電源線及び前記接地線間のショートが発生した場合に、切断されることを特徴とする請求項２又は４に記載の半導体装置。
  5. 複数の半導体基板と前記複数の半導体基板内に形成された複数の貫通電極とをそれぞれが有する複数のウエハを準備する工程と、
    各ウエハに含まれる複数の半導体チップの電気的特性をテストする工程と、
    前記テスト結果に基づいて、不良の半導体チップを不活性化する工程と、
    前記貫通電極が電気的に接続されるように、前記複数のウエハを積層する工程と、
    前記積層されたウエハを複数の積層チップに分離する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  6. 前記複数の半導体チップの各々は、外部電源が印加される第１の電源線と、当該半導体チップ内で発生した内部電源が印加される第２の電源線と、接地電圧が印加される接地線とを含み、
    前記不活性化する工程は、前記第２の電源線及び前記接地線間のショートが発生した場合、又は前記第１の電源線及び前記第２の電源線間のショートが発生した場合に、チップイネーブル信号を常時不活性化することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記複数の半導体チップの各々は、外部電源が印加される第１の電源線と、当該半導体チップ内で発生した内部電源が印加される第２の電源線と、接地電圧が印加される接地線とを含み、
    前記不活性化する工程は、前記第１の電源線及び前記接地線間のショートが発生した場合に、前記第１の電源線又は前記接地線をパッドから切断することを特徴とする請求項５に記載の半導体装置の製造方法。
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