JP2012064891A - 半導体装置及びその製造方法 - Google Patents

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和重 神田
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Abstract

【課題】製造コストを低減しつつ、積層チップに含まれる不良の半導体チップを不活性化する構造体を提供する。
【解決手段】半導体装置は、積層チップ20と不活性化回路44とを含む。積層チップ20は、複数の半導体基板33と複数の半導体基板33内に形成された複数の貫通電極31とをそれぞれが有する複数の半導体チップ21が積層されて構成される。複数の貫通電極31は互いに電気的に接続される。不活性化回路44は、複数の半導体チップ21にそれぞれ設けられ、不良の半導体チップを不活性化する。
【選択図】図3

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体記憶装置の一種として、例えばNAND型フラッシュメモリが知られている。NAND型フラッシュメモリは、携帯情報端末やメモリカードなど様々分野で使用されている。
一方で、システムLSIの高集積化や大容量化を実現する手法として、例えばマルチチップパッケージ(MCP:Multi Chip Package)が用いられる。NAND型フラッシュメモリなどの半導体記憶装置をMCPで構成することで、高集積化や大容量化が可能となる。
特開2003−338193号公報
実施形態は、製造コストを低減しつつ、積層チップに含まれる不良の半導体チップを不活性化することが可能な半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、複数の半導体基板と前記複数の半導体基板内に形成された複数の貫通電極とをそれぞれが有する複数の半導体チップが積層されて構成され、前記複数の貫通電極が電気的に接続される、積層チップと、前記複数の半導体チップにそれぞれ設けられ、不良の半導体チップを不活性化する複数の不活性化回路とを具備する。
マルチチップパッケージ10の構造を示す断面図。 マルチチップパッケージ10の構成を示す平面図。 半導体チップ21の構成を示す断面図。 NAND型フラッシュメモリの構成を示すブロック図。 不活性化回路44の一例を示す回路図。 マルチチップパッケージ10の製造方法を示すフローチャート。 マルチチップパッケージ10の製造工程を示す斜視図。 マルチチップパッケージ10の製造工程を示す断面図。 マルチチップパッケージ10の製造工程を示す断面図。 マルチチップパッケージ10の製造工程を示す断面図。 マルチチップパッケージ10の製造工程を示す断面図。 マルチチップパッケージ10の製造工程を示す斜視図。 マルチチップパッケージ10の製造工程を示す斜視図。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
[第1の実施形態]
[1] マルチチップパッケージ(MCP)10の構造
図1は、本実施形態に係るマルチチップパッケージ10の構造を示す断面図である。図2は、マルチチップパッケージ10の構成を示す平面図である。
マルチチップパッケージ10は、複数の半導体チップ21が縦方向に積層された積層チップ(マルチチップ)20を備えている。なお、図1には、一例として4個の半導体チップ21−1〜21−4が積層された積層チップ20を図示しているが、半導体チップ21の数については特に制限はない。
積層された半導体チップ21−1〜21〜4は、後述する貫通電極(貫通ビアプラグ)31及びバンプ30によって電気的に接続されている。積層チップ20は、複数のパッド36を介して複数のボンディングワイヤ12の一端に電気的に接続されている。複数のボンディングワイヤ12の他端は、複数の入出力ピン11に電気的に接続されている。積層チップ20、入出力ピン11の一部、及びボンディングワイヤ12は、例えばモールド樹脂からなる封止材13によって封止されている。
図3は、半導体チップ21の構成を示す断面図である。半導体チップ21は、例えばシリコン(Si)基板からなる半導体基板33、半導体基板33上に形成された半導体素子、及び配線層などを備えている。半導体素子には、MOS(Metal Oxide Semiconductor)トランジスタ、ダイオード、論理回路、記憶素子などが含まれる。図3には、半導体素子の一例としてMOSトランジスタTrを示している。
半導体基板33内には、隣接する半導体素子を電気的に分離する素子分離絶縁層38が設けられている。MOSトランジスタTrは、半導体基板33の表面領域のうち素子分離絶縁層38が設けられていない素子領域(アクティブ領域)に設けられている。MOSトランジスタTrは、半導体基板33内に互いに離間して形成されたソース領域S及びドレイン領域Dと、ソース領域S及びドレイン領域D間の半導体基板33上にゲート絶縁膜を介して形成されたゲート電極Gとを備えている。
半導体基板33内には、これを貫通する貫通電極(貫通ビアプラグ)31が設けられている。貫通電極31と半導体基板33との間には、絶縁膜32が設けられている。貫通電極31の上には、第1レベル配線層34が設けられている。第1レベル配線層34の上方には、第2レベル配線層35が設けられている。第1レベル配線層34と第2レベル配線層35とは、ビアプラグによって電気的に接続されている。第2レベル配線層35の上方には、第3レベル配線層として構成されるパッド36が設けられている。第2レベル配線層35とパッド36とは、ビアプラグによって電気的に接続されている。なお、配線層の積層数については特に制限はなく、3層以上であってもよいし、3層より少なくてもよい。
半導体チップ21−1の貫通電極31と半導体チップ21−2のパッド36とは、バンプ(突起状電極)30によって電気的に接続されている。バンプ30は、例えば半田ボールからなる。半導体基板33とパッド36との間は、層間絶縁層37によって満たされている。このように構成された積層チップ20では、半導体基板33を貫通して形成される貫通電極31により、半導体チップ21間を最短距離で電気的に接続することが可能となる。貫通電極31を用いて接続される配線としては、電源線であってもよいし、信号線であってもよい。
次に、半導体チップ21に搭載される回路構成について説明する。本実施形態では、半導体チップ21に搭載される回路として、NAND型フラッシュメモリを例に挙げて説明する。図4は、NAND型フラッシュメモリの構成を示すブロック図である。
半導体チップ21は、電源電圧Vccが印加されるパッド40と、接地電圧Vssが印加されるパッド41と、各種の制御信号及びデータが入力されかつデータを出力する複数のパッド42とを備えている。パッド40は、切断用配線43を介して回路部50に接続されている。切断用配線43については後述する。パッド41及び42は、回路部50に接続されている。
回路部50には、NAND型フラッシュメモリを構成する各種の回路51〜59が含まれる。メモリセルアレイ51は、例えば複数の浮遊ゲート型メモリセルがマトリクス状に配列して構成される。ロウデコーダ(ワード線駆動回路を含む)52は、メモリセルアレイ51に配設されたワード線及び選択ゲート線を駆動する。センスアンプ回路53は、例えば1ページ分のセンスアンプとデータ保持回路とを備え、メモリセルアレイ51に対してページ単位でデータ書き込み及びデータ読み出しを行うページバッファを構成する。
センスアンプ回路53によって読み出された1ページ分の読み出しデータは、カラムデコーダ(カラムゲート)54によって選択され、I/Oバッファ55に転送される。I/Oバッファ55に転送された読み出しデータは、パッド42に含まれるI/O端子から外部に出力される。I/O端子に入力された書き込みデータは、カラムデコーダ54によって選択され、センスアンプ回路53にロードされる。センスアンプ回路53には1ページ分の書き込みデータがロードされ、これは書き込みサイクルが終了するまで保持される。
アドレス信号は、パッド42を介してI/Oバッファ55に入力され、その後、アドレス保持回路56に保持される。アドレス保持回路56に保持されアドレス信号は、ロウデコーダ52及びカラムデコーダ54に転送される。
制御回路57は、チップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の制御信号に基づいて、データ読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を生成する。上記記号「/」は、ローアクティブを意味している。制御回路57は、これらの内部タイミング信号に基づいて、データ書き込み及び消去のシーケンス制御、データ読み出しの動作制御を行う。また、制御回路57は、不活性化回路44を備えている。不活性化回路44は、自身が搭載された半導体チップ21を不活性化するための回路である。
電圧発生回路58は、制御回路57によって制御され、データ書き込みや消去に用いられる種々の高電圧Vgenを発生する。パワーオンリセット回路59は、半導体チップ21内の回路の誤動作を防ぐために、電源投入時に半導体チップ21内の回路をリセットする。このために、パワーオンリセット回路59は、リセット信号/RSTを生成する。パワーオンリセット回路59は、電源電圧Vccを監視し、電源電圧Vccが閾値以上になった場合に、ローレベルのパルスからなるリセット信号/RSTを出力する。半導体チップ21内の回路は、リセット信号/RSTによってリセットされる。
半導体チップ21−1〜21−4の各々は、図4に示したNAND型フラッシュメモリから構成される。すなわち、本実施形態では、積層チップ20を構成する複数の半導体チップ21−1〜21−4がそれぞれ同じ回路構成を有している場合を一例として説明する。しかし、このような構成に限定されるものではなく、半導体チップ21−2〜21−4がスレーブチップの役割を担い、半導体チップ21−1がスレーブチップを制御するマスターチップの役割を担い、積層チップ20が全体として1個のNAND型フラッシュメモリを構成していてもよい。このような構成の場合は、スレーブチップには、主にメモリセルアレイが搭載され、マスターチップには、メモリセルアレイを制御する制御回路や電源回路が搭載される。
次に、不活性化回路44の構成について説明する。本実施形態では、各半導体チップ21が図4に示す不活性化回路44を備えている。図5は、不活性化回路44の一例を示す回路図である。
不活性化回路44は、ヒューズ60、PチャネルMOSトランジスタ(PMOSトランジスタ)61及び62、インバータ回路63〜65、及びNOR回路66を備えている。
ヒューズ60の一端はノードN1に接続され、他端は接地されている。ヒューズ60としては、レーザによって切断可能なレーザヒューズ、若しくは電気的に切断可能な電気ヒューズ(eヒューズ)が用いられる。
PMOSトランジスタ61のソースは電源電圧端子Vccに接続され、ドレインはノードN1に接続され、ゲートにはパワーオンリセット回路59からリセット信号/RSTが入力されている。PMOSトランジスタ62のソースは電源電圧端子Vccに接続され、ドレインはノードN1に接続されている。
インバータ回路63の入力端子はノードN1に接続され、出力端子はPMOSトランジスタ62のゲート及びインバータ回路64の入力端子に接続されている。インバータ回路64の出力端子はNOR回路66の第1入力端子に接続されている。
NOR回路66の第2入力端子には、外部からチップイネーブル信号/CEが入力され、出力端子はインバータ回路65の入力端子に接続されている。インバータ回路65は、新たなチップイネーブル信号/CEを出力し、このチップイネーブル信号/CEは、制御回路57に送られる。
[2] 製造方法
次に、マルチチップパッケージ10の製造方法について説明する。図6は、マルチチップパッケージ10の製造方法を示すフローチャートである。
まず、図7に示すように、複数の半導体チップ21を含む半導体ウエハ70を形成する。さらに、図7に示す半導体ウエハ70を複数個形成する(ステップS100)。
続いて、各半導体ウエハ70に貫通電極31を形成する(ステップS101)。具体的には、図8に示すように、フォトリソグラフィ技術を用いることにより、貫通孔71の平面形状に対応した開口部が設けられたレジストパターンを半導体基板33の裏面に形成する。そして、このレジストパターンをマスクとして半導体基板33をドライエッチングすることで、半導体基板33に貫通孔71を形成する。その後、アッシング工程により、レジストパターンを除去する。
続いて、図9に示すように、例えばCVD(Chemical Vapor Deposition)法により、貫通孔71の側壁が覆われるようにして、半導体基板33の裏面に絶縁膜32を形成する。絶縁膜32としては、例えば、シリコン酸化物が用いられる。続いて、フォトリソグラフィ技術及びドライエッチング工程を用いることにより、絶縁膜32及び層間絶縁層37内に、第1レベル配線層34に達する開口部72を形成する。
続いて、図10に示すように、例えばCuメッキにより、開口部72を埋め込みかつ貫通孔71の側壁を覆う貫通電極31を形成する。続いて、図11に示すように、例えば半田ボールを用いて、貫通電極31に接しかつ半導体基板33から突起するバンプ30を形成する。このようにして、半導体基板33内に貫通電極31が形成される。
続いて、ウエハ状態の半導体チップ21に対してダイソートテストを行う(ステップS102)。ダイソートテストとは、ウエハ状態でのチップの不良選別であり、電気的特性のテスト工程を含む。このウエハ状態でのダイソートテストにおいて、DC不良が発生している半導体チップを識別する(ステップS103)。DC不良とは、電源線に起因する不良を意味し、電源線間がショートする不良と、電源線の一部がオープンになる不良とを含む。半導体チップ21には、チップ外部から印加される電源電圧Vccをチップ内の回路に送るための電源線Vccと、チップ外部から印加される接地電圧Vssをチップ内の回路に送るための電源線(接地線)Vssと、チップ内部で発生した電源電圧Vgenをチップ内の回路に送るための電源線Vgenとが設けられている。
ダイソートテストの結果に基づいて、DC不良を、(1)電源線Vgen及び電源線Vss間のショート、(2)電源線Vcc及び電源線Vgen間のショート、(3)電源線Vcc及び電源線Vss間のショート、の3種類に分類する。貫通電極であるがゆえ、1つのDC不良チップが他のすべての積層チップに影響を及ぼす問題がある。このため、DC不良(1)又はDC不良(2)が発生した半導体チップでは、当該半導体チップを不活性化する。これにより、DC不良が発生した半導体チップを含む積層チップであっても、不良チップが良品の半導体チップへの影響を及ぼすのを回避することができる。一方、DC不良(3)が発生した半導体チップでは、当該半導体チップの電源線Vcc若しくは電源線Vssをパッド近傍で切断する。これにより、DC不良が発生した半導体チップを含む積層チップであっても、不良チップが良品の半導体チップへの影響を及ぼすのを回避することができる。
以下に、DC不良に対する具体的な対処方法について説明する。
(1)電源線Vgen及び電源線Vss間のショート、又は(2)電源線Vcc及び電源線Vgen間のショート
DC不良(1)又はDC不良(2)が発生した場合(ステップS104)、その半導体チップは動作不能となる。よって、この不良チップを不活性化する(ステップS105)。このために、不活性化回路44によって、不良チップに入力されるチップイネーブル信号/CEを常時、ハイレベル(不活性状態)にする。
すなわち、不良チップに搭載された不活性化回路44において、図5に示すヒューズ60を切断する。ヒューズ60が切断された状態では、電源投入時にパワーオンリセット信号/RSTがローレベルになると、ノードN1がハイレベルになる。このノードN1は、2個のインバータ回路63,64を介してNOR回路66に接続されている。このため、外部から入力されるチップイネーブル信号/CEの論理に関わらず、不活性化回路44は、常時、ハイレベルのチップイネーブル信号/CEを出力する。これにより、その不良チップが活性化されることはない。
一方、ヒューズ60を切断していない場合は、不活性化回路44は、外部から入力されたチップイネーブル信号/CEをそのままの論理状態で出力する。これにより、外部から入力されたチップイネーブル信号/CEによって、良品の半導体チップのEnable/Disableを制御できる。
(3)電源線Vcc及び電源線Vss間のショート
半導体チップの外部からの電源電圧が印加される外部電源線と接地線とがショートすると、半導体チップ全体に大電流が流れるため、上記手法では積層チップを救済することができない。まして、外部電源線や接地線が貫通電極で電気的に接続されている場合は、積層チップ全体に大電流が流れる。
DC不良(3)の場合は、レーザ等を用いてショート箇所を物理的に切断してしまうことが必要である。その際、ショート箇所を個別に切断していたのではスループットが悪くコストが増大する。このため、本実施形態では、図4に示すように、パッド40の近傍、すなわちパッド40と回路部50との間に、予め切断用配線43を配置しておく。切断用配線43は、レーザの熱で溶解しやすい材料で構成され、他の配線より太く形成され、さらに、切断しやすいようにその周囲に他の配線が配置されていないことが望ましい。この切断用配線43を物理的に切断することで不良チップを不活性化する(ステップS107)。
なお、本実施形態では、電源線Vccに切断用配線43を付加しているが、電源線Vssに切断用配線43を付加するようにしてもよい。このような例でも、切断用配線43を切断することで、電源線Vcc及び電源線Vss間のショートを防ぐことができる。
続いて、図12に示すように、上側の半導体ウエハのバンプと下側の半導体ウエハのパッドとを接続するようにして、複数の半導体ウエハ70−1〜70−4を積層する(ステップS108)。
続いて、図13に示すように、積層ウエハをダイシングする(ステップS109)。これにより、複数の積層チップ20が形成される。その後、積層チップ20をパッケージングして、マルチチップパッケージ10の製造が完了する。
なお、上記2つの手法で、不良チップを不活性化したマルチチップパッケージ10は、新たに良品の半導体チップを、不良チップの数だけ積層することで記憶容量を補うようにしてもよい。
[3] 効果
以上詳述したように本実施形態では、マルチチップパッケージ10を製造する際に、複数の半導体ウエハ70のダイソートテストを行い、ダイソートテストの結果に基づいて、DC不良を、(1)電源線Vgen及び電源線Vss間のショート、(2)電源線Vcc及び電源線Vgen間のショート、(3)電源線Vcc及び電源線Vss間のショート、の3種類に分類する。そして、DC不良(1)又はDC不良(2)が発生した不良チップに対しては、不活性化回路44によって不良チップを不活性化する。DC不良(3)が発生した場合は、パッド40近傍に設けられた切断用配線43を物理的に切断することで不良チップを不活性化する。その後、複数の半導体ウエハ70を積層し、この積層ウエハをダイシングすることで積層チップ20を形成するようにしている。さらに、貫通電極31を用いて積層チップ20を最短距離で電気的に接続するようにしている。
従って本実施形態によれば、貫通電極31を用いて電気的に接続された積層チップ20を備えたマルチチップパッケージ10において、DC不良が発生した不良チップを不活性化できる。これにより、不良チップが他のチップへ影響を及ぼすのを回避することができる。
また、外部電源Vcc及びVss間がショートした場合でも、不良チップの電源線を他のチップから切断できる。これにより、外部電源Vcc及びVssが貫通電極31を用いて半導体チップ間で電気的に接続されている場合でも、不良品を良品として救済することが可能となる。
また、マルチチップパッケージでは、半導体ウエハをダイシングした後に半導体チップを積層すると、製造工程が複雑になり、製造コストが増加する。しかし、本実施形態では、半導体ウエハの状態で半導体チップを積層しているので、製造工程が簡略化され、製造コストが低減される。
なお、本実施形態では、マルチチップパッケージ10に搭載される回路としてNAND型フラッシュメモリを例に挙げて説明している。しかし、これに限定されるものではなく、本実施形態は、NAND型フラッシュメモリ以外の他の半導体メモリにも適用可能であることは勿論である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…マルチチップパッケージ、11…入出力ピン、12…ボンディングワイヤ、13…封止材、20…積層チップ、21…半導体チップ、30…バンプ、31…貫通電極、32…絶縁膜、33…半導体基板、34,35…配線層、36…パッド、37…層間絶縁層、38…素子分離絶縁層、40〜42…パッド、43…切断用配線、44…不活性化回路、50…回路部、51…メモリセルアレイ、52…ロウデコーダ、53…センスアンプ回路、54…カラムデコーダ、55…I/Oバッファ、56…アドレス保持回路、57…制御回路、58…電圧発生回路、59…パワーオンリセット回路、60…ヒューズ、61,62…PMOSトランジスタ、63〜65…インバータ回路、66…NOR回路、70…半導体ウエハ、71…貫通孔、72…開口部。

Claims (7)

  1. 複数の半導体基板と前記複数の半導体基板内に形成された複数の貫通電極とをそれぞれが有する複数の半導体チップが積層されて構成され、前記複数の貫通電極が電気的に接続される、積層チップと、
    前記複数の半導体チップにそれぞれ設けられ、不良の半導体チップを不活性化する複数の不活性化回路と、
    を具備することを特徴とする半導体装置。
  2. 前記複数の半導体チップの各々は、外部電源が印加される第1の電源線と、当該半導体チップ内で発生した内部電源が印加される第2の電源線と、接地電圧が印加される接地線とを含み、
    前記複数の不活性化回路の各々は、前記第2の電源線及び前記接地線間のショートが発生した場合、又は前記第1の電源線及び前記第2の電源線間のショートが発生した場合に、チップイネーブル信号を常時不活性化することを特徴とする請求項1に記載の半導体装置。
  3. 前記不活性化回路は、ヒューズを含み、前記ヒューズの状態に応じて前記チップイネーブル信号を制御することを特徴とする請求項2に記載の半導体装置。
  4. 前記半導体チップは、パッドと前記第1の電源線との間、又はパッドと前記接地線との間に設けられた配線を含み、
    前記配線は、前記第1の電源線及び前記接地線間のショートが発生した場合に、切断されることを特徴とする請求項2又は4に記載の半導体装置。
  5. 複数の半導体基板と前記複数の半導体基板内に形成された複数の貫通電極とをそれぞれが有する複数のウエハを準備する工程と、
    各ウエハに含まれる複数の半導体チップの電気的特性をテストする工程と、
    前記テスト結果に基づいて、不良の半導体チップを不活性化する工程と、
    前記貫通電極が電気的に接続されるように、前記複数のウエハを積層する工程と、
    前記積層されたウエハを複数の積層チップに分離する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  6. 前記複数の半導体チップの各々は、外部電源が印加される第1の電源線と、当該半導体チップ内で発生した内部電源が印加される第2の電源線と、接地電圧が印加される接地線とを含み、
    前記不活性化する工程は、前記第2の電源線及び前記接地線間のショートが発生した場合、又は前記第1の電源線及び前記第2の電源線間のショートが発生した場合に、チップイネーブル信号を常時不活性化することを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記複数の半導体チップの各々は、外部電源が印加される第1の電源線と、当該半導体チップ内で発生した内部電源が印加される第2の電源線と、接地電圧が印加される接地線とを含み、
    前記不活性化する工程は、前記第1の電源線及び前記接地線間のショートが発生した場合に、前記第1の電源線又は前記接地線をパッドから切断することを特徴とする請求項5に記載の半導体装置の製造方法。
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