JP2003185710A - マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 マルチチップモジュールにおける半導体チッ
プ間の接続の良否判定を簡易なテスト回路とテスト方法
により行う。 【解決手段】 半導体チップ１、２間の接続パッド同士
（１−２１と２−２１、１−２２と２−２２…）の接続
の良否判定を行うために、複数個の接続部材１０−１、
１０−２…を電気的に直列状に電通するように、複数個
のスイッチ素子１−３１、１−３２、２−３１、２−３
２…を配置する。そして、接続テスト時には、プロービ
ングパッド１−０３により全スイッチ素子１−３１、１
−３２、２−３１、２−３２…をオン状態とし、直列状
に電通した両端のインピーダンスを２つのプロービング
パッド１−０１、１−０２から測定して、半導体チップ
１、２間の接続の良否判定を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数個の接続パッ
ドを有する半導体チップを複数個備え、各半導体チップ
間で接続パッド同士を電気的接続して構成されるマルチ
チップモジュール、及びこのマルチチップモジュールを
構成する半導体チップ、並びにそのようなマルチチップ
モジュールの半導体チップ間の接続テスト方法に関す
る。

【０００２】

【従来の技術】近年、複数の機能を共通の基板上に形成
した１チップシステムＬＳＩという概念が提起されてお
り、このようなシステムＬＳＩの設計手法としても、各
種の提案がなされている。特に、１チップシステムＬＳ
Ｉの利点は、ＤＲＡＭ、ＳＲＡＭなどのメモリ、ロジッ
ク回路、アナログ回路等の多種多様な機能部品を１つの
半導体チップ内に集積することにより、高性能で多機能
なデバイスを実現できることである。ところが、このよ
うなシステムＬＳＩは、デバイスを形成する上で、以下
に述べるような問題に直面している。

【０００３】第１の問題は、システムＬＳＩの大規模化
は、より多くの開発パワーを必要とし、またチップ面積
の増大に伴う製造の歩留まりが低下するため、デバイス
の製造コストが増大することである。

【０００４】第２の問題は、ＤＲＡＭやＦＬＡＳＨメモ
リ等のように異種デバイスを混載する場合の製造プロセ
スは、ピュアＣＭＯＳの製造プロセスとの整合が難し
く、ピュアＣＭＯＳの製造プロセスと同時期に立ち上げ
ることが非常に困難なことである。従って、異種デバイ
ス混載の製造プロセスは、最先端のピュアＣＭＯＳの製
造プロセスの開発よりも１〜２年程度遅れてしまうた
め、市場のニーズにタイムリーな生産供給ができない。

【０００５】前記の各問題に対処するように、例えば特
許文献１には、複数の半導体チップをモジュール化して
構成するチップオンチップ型のシステムＬＳＩが提案さ
れている。このチップオンチップ型のマルチチップモジ
ュール技術とは、貼り合わせ用の半導体チップ（以下、
親チップと呼ぶ）の上面に設けられた接続パッド電極
と、被貼り合わせ用の半導体チップ（以下、子チップと
呼ぶ）の上面に設けられた接続パッド電極とをバンプに
形成し、この両チップ間で接続パッド電極同士を貼り合
わせることにより、半導体チップ間の電気的接続を行っ
て、複数個の半導体チップを１つにモジュール化する技
術である。

【０００６】このチップオンチップ型のシステムＬＳＩ
は、１チップシステムＬＳＩと比較して、機能が複数個
の半導体チップに分散されるので、各半導体チップの小
規模化が可能となり、各半導体チップの歩留まりの向上
が可能となる。更に、プロセス世代の異なる異種デバイ
ス同士であっても簡単にモジュール化できるので、多機
能化も可能となる。加えて、チップオンチップ型のマル
チチップモジュール化技術によるシステムＬＳＩは、他
のマルチモジュール化技術と比較して、親子チップ間の
インターフェースに要する配線長が極めて短いので、高
速なインターフェースが可能であり、従来の１チップシ
ステムＬＳＩでのブロック間インターフェースと同等の
性能を実現することが可能である。

【０００７】しかしながら、前述のチップオンチップ型
のマルチチップモジュール化技術は、従来の１チップシ
ステムＬＳＩにとって代わるような重要な技術である
が、以下のような問題がある。

【０００８】即ち、今後、チップオンチップ型のマルチ
チップモジュール化技術が普及するに従って、半導体チ
ップの製造業者と、マルチチップモジュール実装を行う
実装業者とが異なることが予想されるが、この場合、従
来のテスト手法、即ち、マルチチップモジュール全体で
良否判定を行うトータルファンクションテストでは、半
導体チップの内部故障なのか、実装工程における半導体
チップ間の接続不良による故障なのかが判定できず、互
いの業者間の責任を明確化することができない。従っ
て、今後は、実装工程での良否判定、即ち、半導体チッ
プ間の接続の良否判定を簡単に且つ安価に行うための接
続テスト構成の提案が望まれる。

【０００９】従来、半導体チップ間の接続テストとし
て、特許文献２にはその一例が示されている。尚、本説
明では、その発明内容をより判り易くするために、特許
文献２の図１の一部分のみを図７（ａ）〜（ｃ）に表し
て掲載し、この図に基づいて動作説明を行う。

【００１０】図７（ａ）は、半導体チップ１の内部回路
１−１の信号端子１−１１と半導体チップ２の内部回路
２−１の信号端子２−１１とを、接続パッド１−２１と
接続パッド２−２１との電気的接続を行うことにより、
２個の半導体チップ１、２でマルチチップモジュールを
構成する場合の例を示す。特許文献２では、この接続パ
ッド１−２１と接続パッド２−２１との間のチップ間接
続テストを行うために、図７（ｂ）に示すように、半導
体チップ１側に接続パッド１−２２と、２個のプローブ
検査用パッド１−０１、１−０２とを新たに設け、半導
体チップ２側には接続パッド２−２２を新たに設けてい
る。半導体チップ２側の２個の接続パッド２−２１、２
−２２は、半導体チップ２の内部で電気的接続がなされ
た構成となっている。同図（ｂ）に示す２個の半導体チ
ップ１、２をチップオンチップ構造でチップ間接続を行
ったとき、これ等半導体チップ間の電気的接続の状態
は、同図（ｃ）に示すようになる。この時、２個のプロ
ーブ検査用パッド１−０１、１−０２間は、同図（ｃ）
から判るように接続パッド１−２２、２−２２、２−２
１、１−２１を介して電通状態となる。従って、この両
検査用パッド１−０１、１−０２間のインピーダンスを
測定すれば、２個の接続パッド１−２１、２−２１間の
電気的接続の良否判定を行うことができる。

【００１１】

【特許文献１】特開昭５８−９２２３０号公報

【特許文献２】特開２０００−２５８４９４号公報

【００１２】

【発明が解決しようとする課題】しかしながら、前記特
許文献２の構成では、２個の接続パッド１−２１、２−
２１間という高々１箇所の接続の良否判定を行うため
に、２個の接続パッド１−２２、２−２２を必要とし、
更にプロービング検査を行うための２個のプローブ検査
用パッド１−０１、１−０２を必要とする。一般的にプ
ロービングパッドは、チップオンチップ型の接続パッド
の面積と比較すると、極めて大きく、仮に半導体チップ
間の信号数が数百〜数千あった場合に、特許文献２の構
成では、プロービングパッド数はチップ間信号数の２倍
を必要とするため、プロービングパッドの面積の増大と
プロービング検査装置の複雑化との問題から、もはや本
技術を適用することができない。

【００１３】本発明は前記従来の課題に鑑み、その目的
は、各半導体チップの面積を増大させることのない簡易
なテスト回路とテスト方法を用いながら、半導体チップ
間の電気的接続の良否判定が可能なマルチチップモジュ
ールの構成と、その半導体チップ間の接続テスト方法を
提供することにある。

【００１４】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、マルチチップモジュールを構成する複
数個の半導体チップ間の接続テスト時には、これ等半導
体チップの多数の接続パッドを全て電気的に直列状に接
続して導通テストを行ったり、又は、複数個の接続パッ
ド毎にそれらの接続パッド同士を電気的に直列状に接続
して複数の接続テスト用ラインを形成し、各接続テスト
用ライン毎に導通テストを行うと共に各接続テスト用ラ
イン間で非導通テストを行うこととする。

【００１５】即ち、請求項１記載の発明のマルチチップ
モジュールは、複数個の接続パッドを有する半導体チッ
プを複数個備え、前記半導体チップ間で接続パッド同士
を導電性の接続部材を介して接続して構成されるマルチ
チップモジュールであって、前記複数個の半導体チップ
のうち少なくとも１個の半導体チップには、前記マルチ
チップモジュール内において相互に電気的に分離された
複数個の前記接続部材の各ノードを電気的に直列状に電
通する電通手段を有するテスト用制御回路が備えられる
ことを特徴としている。

【００１６】請求項２記載の発明は、前記請求項１記載
のマルチチップモジュールにおいて、前記複数個の半導
体チップのうち、接続パッド同士が前記接続部材を介し
て接続される２個の半導体チップは、各々テスト用制御
回路を有し、前記各テスト用制御回路は、前記２個の半
導体チップ間で相互に電気的に分離された複数個の接続
部材の各ノードを電気的に直列状に電通する電通手段を
有することを特徴としている。

【００１７】請求項３記載の発明は、前記請求項１記載
のマルチチップモジュールにおいて、前記半導体チップ
の数は２個であり、前記２個の半導体チップのうち第１
の半導体チップは、自己の接続パッド毎に自己の接続パ
ッドと電気的に同一ノードとなる接続パッドを有し、前
記２個の半導体チップのうち第２の半導体チップは、自
己の接続パッドが前記第１の半導体チップの接続パッド
と導電性の接続部材を介して電気的に接続される半導体
チップであって、前記第２の半導体チップには前記テス
ト用制御回路が備えられ、前記テスト用制御回路は、前
記第１及び第２の半導体チップ間で相互に電気的に分離
された複数個の接続部材の各ノードを電気的に直列状に
電通する電通手段を有することを特徴とする。

【００１８】請求項４記載の発明は、前記請求項１、２
又は３記載のマルチチップモジュールにおいて、前記テ
スト用制御回路は、複数個のスイッチ素子を含み、前記
複数個のスイッチ素子は、各々、その一端が前記複数個
の接続部材のうち所定の接続部材のノードに接続され、
その他端が前記所定の接続部材とは相互に電気的に分離
された他の接続部材のノードに接続されており、前記複
数個のスイッチ素子が全てオン状態において、前記相互
に電気的に分離された複数個の接続部材の各ノードを電
気的に直列状に電通することを特徴とする。

【００１９】請求項５記載の発明は、前記請求項１、
２、３又は４記載のマルチチップモジュールにおいて、
複数個の接続部材のうち、２個の半導体チップ間の信号
伝播に寄与しない少なくとも１個の接続部材のノード
を、前記マルチチップモジュール内の電源端子又は接地
端子に接続する接続手段を有することを特徴とする。

【００２０】請求項６記載の発明の半導体チップは、複
数個の接続パッドを有する半導体チップであって、他の
半導体チップとの間で接続パッド同士を導電性の接続部
材を介して接続してマルチチップモジュールを構成する
半導体チップにおいて、前記マルチチップモジュールが
構成された場合に、このマルチチップモジュール内にお
いて相互に電気的に分離された複数個の前記接続部材の
各ノードを電気的に直列状に電通する電通手段を有する
テスト用制御回路を予め備えることを特徴とする。

【００２１】請求項７記載の発明のマルチチップモジュ
ールのチップ間接続テスト方法は、複数個の接続パッド
を有する半導体チップを複数個備え、前記半導体チップ
間で接続パッド同士を導電性の接続部材を介して接続し
て構成されるマルチチップモジュールのチップ間接続テ
スト方法であって、チップ間接続テスト時に、前記マル
チチップモジュール内において相互に電気的に分離され
た前記複数個の接続部材の各ノードを電気的に直列状に
電通させ、前記電気的に直列状に電通した回路の両端の
インピーダンスを測定して、チップ間接続の良否判定を
行うことを特徴とする。

【００２２】請求項８記載の発明のマルチチップモジュ
ールは、複数個の接続パッドを有する半導体チップを複
数個備え、前記半導体チップ間で接続パッド同士を導電
性の接続部材を介して接続して構成されるマルチチップ
モジュールであって、前記マルチチップモジュール内に
は、相互に電気的に分離された複数個の前記接続部材の
少なくとも２つのノード毎に、これ等のノードを電気的
に直列状に電通して、複数の接続テスト用ラインを形成
する電通手段を有するテスト用制御回路が備えられるこ
とを特徴とする。

【００２３】請求項９記載の発明は、前記請求項８記載
のマルチチップモジュールにおいて、前記テスト用制御
回路は、少なくとも２つの接続部材のノードの組合せを
変更して、形成される各接続テスト用ラインを変更する
機能を有することを特徴とする。

【００２４】請求項１０記載の発明は、前記請求項９記
載のマルチチップモジュールにおいて、前記半導体チッ
プ上の複数個の接続パッドは格子状に配置され、前記テ
スト用制御回路は、形成される各接続テスト用ライン
を、垂直方向の複数の接続テスト用ラインを形成する組
合せと、水平方向の複数の接続テスト用ラインを形成す
る組合せとに変更することを特徴とする。

【００２５】請求項１１記載の発明のマルチチップモジ
ュールのチップ間接続テスト方法は、請求項８、請求項
９又は請求項１０記載のマルチチップモジュールのチッ
プ間接続テスト方法であって、チップ間接続テスト時
に、前記電通手段を用いて複数の接続テスト用ラインを
形成した後、前記各接続テスト用ライン毎に導通テスト
を行うと共に、前記各接続テスト用ライン間の非導通テ
ストを行って、チップ間接続の良否判定を行うことを特
徴とする。

【００２６】請求項１２記載の発明は、前記請求項１１
記載のマルチチップモジュールのチップ間接続テスト方
法において、各接続テスト用ライン毎の導通テストと各
接続テスト用ライン間の非導通テストによるチップ間接
続の良否判定において、チップ間接続が不良と判定され
た際には、同一半導体チップ間で接続パッド同士を導電
性の接続部材を介して接続する工程に戻ることを特徴と
する。

【００２７】請求項１３記載の発明のマルチチップモジ
ュールは、複数個の接続パッドを有する半導体チップを
複数個備え、前記半導体チップ間で接続パッド同士を導
電性の接続部材を介して接続して構成されるマルチチッ
プモジュールであって、所定の２個の前記接続部材間に
配置され、且つ直列に接続された第１及び第２のスイッ
チ回路と、前記第１のスイッチ回路と第２のスイッチ回
路との接続点のノードと接地との間に配置された第３の
スイッチ回路とを備えたことを特徴とする。

【００２８】請求項１４記載の発明のマルチチップモジ
ュールのチップ間接続テスト方法は、前記請求項１３記
載のマルチチップモジュールのチップ間接続テスト方法
であって、チップ間接続テスト時には、前記第１及び第
２のスイッチ回路をオン状態とすると共に、前記第３の
スイッチ回路をオフ状態とし、通常動作時には、前記第
１及び第２のスイッチ回路をオフ状態とすると共に、前
記第３のスイッチ回路をオン状態とすることを特徴とし
ている。

【００２９】以上により、請求項１〜７記載の発明で
は、複数個の半導体チップを有するマルチチップモジュ
ールにおいて、半導体チップ間の接続テスト時には、そ
の接続の良否判定を行いたい複数の接続部材を電通手段
により電気的に直列状に電通させて、その電気的に直列
状に電通された両端のインピーダンスを測定することに
より、その半導体チップ間接続の良否判定が可能とな
る。

【００３０】ここで、複数の接続部材が直列状に電通さ
れた両端のインピーダンスを測定するだけの簡単なテス
ト方法であるので、半導体チップ間の接続テストに要す
る時間とテストコストは極めて小さくなる。しかも、イ
ンピーダンス測定に必要なプロービングパッドとして
は、接続部材の数が多くても、これ等を直列状に電通し
た両端の２個の電極があれば良いので、半導体チップの
面積の増加は極めて小さい。

【００３１】特に、請求項３記載の発明では、テスト用
制御回路は第２の半導体チップのみが持つので、マルチ
チップモジュールの一部となる第１の半導体チップに対
して本発明を適用する際の修正は、配線修正のみで良
く、第１の半導体チップの短期開発が可能となる。特
に、第１の半導体チップがメモリ等の場合には、メモリ
用のトランジスタが密集していて、電通手段をこの第１
の半導体チップの最適な位置に配置できない場合がある
が、配線修正のみで対応できる本発明の効果は大きい。
更に、第１の半導体チップが配線のみの基板チップ、即
ち、トランジスタデバイスが存在しないチップである場
合には、第１の半導体チップには電通手段を構成するデ
バイスを配置できないが、本発明では接続テストが可能
となる。

【００３２】更に、請求項５記載の発明では、電通手段
がＭＯＳスイッチ等のスイッチ素子を持つ場合に、この
スイッチ素子がデジタル信号配線とアナログ信号配線の
各接続部材のノード間に配置された状態では、このスイ
ッチ素子がオフ状態にある通常時に、このスイッチ素子
のゲート- ソース間寄生容量によってこの両信号配線同
士のクロストークが生じ、デジタル信号の電気的変化が
アナログ信号配線のハイインピーダンスノードに影響を
及ぼす可能性がある。しかし、本発明では、デジタル信
号配線とアナログ信号配線の間に位置する配線のうち、
半導体チップ間の信号伝播に寄与しない配線の接続部材
のノードが、電源端子又は接地端子に接続されて、ロー
インピーダンスノードとなるので、前記クロストーク問
題を回避することができる。

【００３３】また、請求項８〜１２記載の発明では、所
定の複数個の接続部材毎にこれ等を電気的に直列状に接
続した接続テスト用ラインが形成されるので、各接続テ
スト用ライン毎に導通テストを行えば、半導体チップ間
接続の良否判定が可能であり、更には、各接続テスト用
ライン間で非導通テストを行えば、２つの接続テスト用
ライン間での接続部材同士のショート不良を検査するこ
とが可能である。

【００３４】特に、請求項９、１０記載の発明では、形
成される複数の接続テスト用ラインが任意に変更可能で
あるので、例えば接続テスト用ラインを垂直方向に複数
形成したり、水平方向に複数形成すれば、全ての接続部
材について、各々、その周囲に位置する他の接続部材と
のショート不良を容易に判定することが可能である。

【００３５】更に、請求項１２記載の発明では、チップ
間接続の良否判定の結果が不良である場合には、再度、
同一半導体チップ間で接続パッド同士を導電性の接続部
材で接続する工程に戻るので、再度のチップ間接続の良
否判定を繰り返して、製造されるマルチチップモジュー
ルの全てを良品にできる。

【００３６】加えて、請求項１３及び１４記載の発明で
は、通常動作時には、例えばデジタル信号配線とアナロ
グ信号配線との間に位置する配線の接続部材のノードが
第３のスイッチ回路のオンにより接地に接続されて、ロ
ーインピーダンスノードとなるので、請求項５記載の発
明と同様に、クロストーク問題を回避することができ
る。しかも、請求項５記載の発明のように半導体チップ
間の信号伝搬に寄与しない配線の接続部材を設ける必要
がないので、接続パッドのトータルサイズが半導体チッ
プの面積を律速している場合には、小面積化の効果が顕
著である。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００３８】（第１の実施の形態）図１は、本発明の第
１の実施の形態のチップオンチップ（以下ＣＯＣと略
す）型マルチチップモジュールの全体構成を示す。同図
は、半導体チップ１の内部回路１−１の信号端子１−１
１〜１−１６と、半導体チップ２の内部回路２−１の信
号端子２−１１〜２−１６とをそれぞれ接続して、マル
チチップモジュール化を行った場合に対し本発明を適用
した場合の構成例を示す。

【００３９】同図において、信号端子１−１１は半導体
チップ１上に設けられた接続パッド１−２１と電気的接
続が行われており、信号端子２−１１は半導体チップ２
上に設けられた接続パッド２−２１と電気的接続が行わ
れている。これ等の２個の接続パッド１−２１、２−２
１は、接続部材１０−１を介して電気的接続を行うこと
により、信号端子１−１１と信号端子２−１１との電気
的接続が可能となる。２個の半導体チップ１、２間の他
の信号端子、即ち、信号端子１−１２と信号端子２−１
２、信号端子１−１３と信号端子２−１３、信号端子１
−１４と信号端子２−１４、信号端子１−１５と信号端
子２−１５、信号端子１−１６と信号端子２−１６も同
様に、それぞれ半導体チップ１上の接続パッド１−２
２、１−２３、１−２４、１−２５、１−２６、接続部
材１０−２、１０−３、１０−４、１０−５、１０−
６、及び半導体チップ２上の接続パッド２−２２、２−
２３、２−２４、２−２５、２−２６を介して電気的接
続が行われる。

【００４０】本実施の形態では、こうして構成されたマ
ルチチップモジュールに対し、以下のテスト用部品が追
加される。即ち、半導体チップ（子チップ）２には、電
気的に分離された２個の接続パッド２−２１、２−２２
間に設けられたスイッチ素子２−３１、同様に２個の接
続パッド２−２３、２−２４間に設けられたスイッチ素
子２−３２、他の２個の接続パッド２−２５、２−２６
間に設けられたスイッチ素子２−３３より成る電通手段
２−４０を備えたテスト用制御回路２−４１が別途設け
られる。

【００４１】一方、半導体チップ（親チップ）１には、
電気的に分離された２個の接続パッド１−２２、１−２
３間に設けられたスイッチ素子１−３１、同様に２個の
接続パッド１−２４、１−２５間に設けられたスイッチ
素子１−３２よりなる電通手段１−４０が設けられると
共に、親及び子チップ１、２に備えた前記５個のスイッ
チ素子２−３１、１−３１、２−３２、１−３２、２−
３３をオンオフ制御する電気的信号を与えるプロービン
グパッド１−０３と、図中左端に位置する接続パッド１
−２１に接続されたプローピングパッド１−０１と、図
中右端に位置する接続パッド１−２６に接続されたプロ
ーピングパッド１−０２とが別途配置される。これ等に
より、親チップ１に設けるテスト用制御回路１−４１を
構成する。

【００４２】尚、図１中、１−２７、２−２７は親及び
子チップ１、２に別途設けた接続パッド、１０−７はこ
の両パッド１−２７、２−２７を接続する接続部材であ
って、親チップ１のプロービングパッド１−０３からの
電気的信号を子チップ２の３個のスイッチ素子２−３
１、２−３２、２−３３に与えるものである。

【００４３】次に、本実施の形態の動作説明を行う。マ
ルチチップモジュールの通常動作を行う場合は、前記５
個のスイッチ素子１−３１、１−３２、２−３１〜２−
３３はプロービングパッド１−０３からの電気的信号に
よりオフ状態に制御される。これにより、２個の半導体
チップ１、２では、内部回路１−１、２−１間を接続す
る６本の信号配線は電気的に分離されるので、通常通
り、対応する２個の信号端子１−１１、２−１１間、信
号端子１−１２、２−１２間、信号端子１−１３、２−
１３間、信号端子１−１４、２−１４間、信号端子１−
１５、２−１５間、信号端子１−１６、２−１６間のイ
ンターフェースが可能となる。

【００４４】前記２個の半導体チップ１、２の各接続パ
ッド間（１−２１と２−２１、１−２２と２−２２、１
−２３と２−２３、１−２４と２−２４、１−２５と２
−２５、１−２６と２−２６）の電気的接続が良好かど
うかを判断するための半導体チップ間接続テストは、以
下のようにして行う。先ず、半導体チップ１、２の電源
ラインをフローティング状態とすることにより、各信号
端子１−１１〜１−１６、２−１１〜２−１６の出力を
ハイインピーダンス状態とする。次に、前記５個のスイ
ッチ素子１−３１、１−３２、２−３１〜２−３３をプ
ロービングパッド１−０３からの電気的信号によりオン
状態に制御する。これにより、２個のプロービングパッ
ド１−０１、１−０２間は、接続部材１０−１〜１０−
６及びスイッチ素子２−３１、１−３１、２−３２、１
−３２、２−３３を介して電気的に直列状に電通させる
ことができる。従って、２個のプロービングパッド１−
０１、１−０２間のインピーダンスを測定することによ
り、各接続部材１０−１〜１０−６の接続状態の良否判
定を行うことができる。

【００４５】このように、半導体チップ１、２間の接続
の良否判定を行いたい接続箇所の接続部材を電気的に直
列状に電通させることにより、それ等半導体チップ１、
２間の接続の良否判定は、その電気的に直列状に電通さ
れた両端のインピーダンスを測定することで可能とな
る。その測定に必要なプロービングパッドの数は、接続
部材の数が多くても、その電通された回路の両端の２個
のプロービングパッド１−０１、１−０２と、スイッチ
素子のオンオフ制御用の１個プロービングパッド１−０
３とのトータル３個と極めて少ない。また、その両端の
インピーダンスを測定するという簡単なテスト方法で実
施可能であるので、半導体チップ１、２間の接続テスト
に要する時間とテストコストは極めて小さくなる。しか
も、一般的に、半導体チップ内の素子数は数百万〜数千
万であるのに対し、本発明で新たに設けるスイッチ素子
の数は数十〜数千のオーダーであるので、スイッチ素子
等のテスト回路による各半導体チップの面積増大はほと
んど無視できる。

【００４６】（第２の実施の形態）図２は、本発明の第
２の実施の形態のマルチチップモジュールを示す図であ
る。前記第１の実施の形態では、親子両方の半導体チッ
プ１、２に各々テスト用制御回路１−４１、２−４１を
設けることが可能な場合の実施の形態であるのに対し、
本実施の形態は、半導体チップ１のみにテスト用制御回
路を設けた場合の実施の形態である。尚、図２おいて、
各構成部品の番号は図１と同じ番号を付している。

【００４７】図２は、半導体チップ１の内部回路１−１
の信号端子１−１１〜１−１４と、半導体チップ２の内
部回路２−１の信号端子２−１１〜２−１４をそれぞれ
電気的接続し、マルチチップモジュール化を行った場合
を示す。

【００４８】本実施の形態の特徴的な点は、子チップ
（第１の半導体チップ）２において、第１の実施の形態
のようにテスト用制御回路１−４０を設けず、各信号端
子２−１１〜２−１４は、電気的に同一ノードである２
個の接続パッドを持つ点にある。即ち、信号端子２−１
１は電気的に同一ノードである２個の接続パッド２−２
１、２−２２を持つ。以下同様に、信号端子２−１２は
２個の接続パッド２−２３、２−２４を、信号端子２−
１３は２個の接続パッド２−２５、２−２６を、信号端
子２−１４は２個の接続パッド２−２７、２−２８を持
つ。

【００４９】一方、親チップ（第２の半導体チップ）１
側では、半導体チップ２の接続パッド２−２１〜２−２
８に対応する接続パッド１−２１〜１−２８を持ち、こ
れ等接続パッド１−２１〜１−２８は接続部材１０−１
〜１０−８を介して半導体チップ２の接続パッド２−２
１〜２−２８と接続されている。半導体チップ１の信号
端子１−１１〜１−１４は、それぞれ接続パッド１−２
２、１−２４、１−２６、１−２８に接続されている。

【００５０】更に、半導体チップ１側では、第１の実施
の形態と同様に、電気的に分離された２個の接続パッド
１−２２、１−２３間に設けられたスイッチ素子１−３
１、同様に２個の接続パッド１−２４、１−２５間に設
けられたスイッチ素子１−３２、他の２個の接続パッド
１−２６、１−２７間に設けられたスイッチ素子１−３
３より成る電通手段１−４０が設けられている。前記３
個のスイッチ素子１−３１〜１−３３は、プロービング
パッド１−０３より与えられる電気的信号によりオンオ
フ制御が可能となっている。前記電通手段１−４０と第
１の実施の形態で説明した３個のプロービングパッド１
−０１、１−０２、１−０３によりテスト用制御回路１
−４１を構成する。

【００５１】本実施の形態の動作は前記第１の実施の形
態と同様である。即ち、マルチチップモジュールの通常
動作を行う場合には、前記スイッチ素子１−３１〜１−
３３は、プロービングパッド１−０３からの電気的信号
によりオフ状態に制御される。これにより、２個の半導
体チップ１、２では各内部回路１−１、２−１間を接続
する４本の信号配線が電気的に分離されるので、通常通
り、対応する２個の信号端子１−１１と２−１１間、１
−１２と２−１２間、１−１３と２−１３間、１−１４
と２−１４間のインターフェースが可能となる。

【００５２】また、半導体チップ１、２の各接続パッド
間（１−２２と２−２２、１−２４と２−２４、１−２
６と２−２６、１−２８と２−２８）の電気的接続が良
好かどうかを判断するための半導体チップ間の接続テス
トは、以下のようにして行う。先ず、半導体チップ１、
２の電源ラインをフローティング状態とすることによ
り、各信号端子１−１１〜１−１４、２−１１〜２−１
４の出力をハイインピーダンス状態とする。次に、前記
３個のスイッチ素子１−３１〜１−３３をプロービング
パッド１−０３からの電気的信号によりオン状態に制御
する。これにより、２個のプロービングパッド１−０
１、１−０２間は接続部材１０−１〜１０−８及び前記
３個のスイッチ素子１−３１〜１−３３を介して電気的
に直列状に電通する。従って、この２個のプロービング
パッド１−０１、１−０２間のインピーダンスを測定す
ることにより、各接続部材１０−２、１０−４、１０−
６、１０−８の良否判定を行うことができる。

【００５３】このように、電気的に直列状に電通する電
通手段１−４０を半導体チップ１側のみに持たせること
により、本実施の形態では前記第１の実施の形態の効果
に加えて、更に次の３つの効果を有する。第１に、半導
体チップ２に本実施の形態を適用する際の修正は配線修
正のみで良くなるので、半導体チップ２の短期開発が可
能となる。第２に、半導体チップ２がメモリ等のトラン
ジスタが密集した半導体チップである場合には、スイッ
チ素子を最適な任意の位置に配置できない場合があり得
るが、このような場合に対しても、本実施の形態を用い
れば、半導体チップ２は配線のみで対応できるので、本
発明を容易に適用することができる。第３に、半導体チ
ップ２が配線のみの基板チップ、即ち半導体チップ２に
はスイッチ素子等のデバイスが配置できない場合には、
この半導体チップに対しても本発明の接続テストを適用
することが可能となる。

【００５４】（第３の実施の形態）図３は、本発明の第
３の実施の形態のマルチチップモジュールを示す図であ
る。前記第２の実施の形態では半導体チップ１側にテス
ト用制御回路を設けた場合、即ち、スイッチ素子の挿入
場所を半導体チップ１側に限定したのに対し、本実施の
形態では半導体チップ２側のみにスイッチ素子を設けた
場合を示す。この点以外は、動作原理及び効果は共に前
記第２の実施の形態と全く同様である。従って、当業者
であれば動作原理を容易に理解できるので、その詳細な
説明は省略する。

【００５５】（第４の実施の形態）図４は、本発明の第
４の実施の形態のマルチチップモジュールを示す図であ
る。前記第１〜第３の実施の形態において本発明の動作
原理及び効果について述べたが、以下、本発明を用いる
ことによる課題とその対策について、図４及び図５を参
照しながら説明する。

【００５６】本発明において、新たに設けるスイッチ素
子としてＭＯＳスイッチを用いた場合、このスイッチ素
子がオフしている際のゲート- ソース間寄生容量によっ
て半導体チップ間の信号配線同士のクロストークが問題
となる可能性がある。このクロストークの発生原理につ
いて図５を用いて簡単に説明する。

【００５７】図５において、２−３１、１−３１はＭＯ
Ｓスイッチであって、一般にゲート- ソース間に寄生容
量（スイッチ素子２−３１ではゲート- ソース間寄生容
量２−３１−Ｃ１及び２−３１−Ｃ２、スイッチ素子１
−３１ではゲート- ソース間寄生容量１−３１−Ｃ１及
び１−３１−Ｃ２）が存在する。もし、半導体チップ間
の信号配線１１−１に電気的変化が生じると、この寄生
容量によって電力が伝搬され、チップ間信号配線１１−
２に対してクロストークノイズが発生する。これ等のチ
ップ間信号配線がデジタル信号配線同士では、特に問題
とはならないが、デジタル信号配線とアナログ信号配線
間では前記クロストーク問題により、デジタル信号の電
気的変化がアナログ信号配線のハイインピーダンスノー
ドに影響を及ぼす可能性がある。しかし、このチップ間
信号配線１１−２が電気的変化を起こさないロウインピ
ーダンスノードであった場合には、チップ間信号配線１
１−１での電気的変化はチップ間信号配線１１−３に対
してクロストークノイズの影響を与えない。

【００５８】本実施の形態は、前記原理を応用したもの
であり、チップ間信号配線と他のチップ間信号配線との
間にダミーの電源ノード又は接地ノードを設けて、互い
のクロストークノイズを抑制することを目的としてい
る。

【００５９】図４に示した本実施の形態のマルチチップ
モジュールでは、各構成部品の番号は図１と同じ番号を
付している。図１と異なる特徴的な点は、半導体チップ
１、２間の信号伝播に寄与しない半導体チップ間の配線
を、電気的変化を起こさないロウインピーダンスノード
とすることである。具体的に説明すると、半導体チップ
１、２間の信号伝播に寄与しない半導体チップ間接続部
材１０−２、１０−４、１０−６は、半導体チップ１に
設けたプロービングパッド１−０４に接続される。この
プロービングパッド（接続手段）１−０４は、マルチチ
ップモジュールの通常動作を行う際には、このマルチチ
ップモジュール内の電源端子又は接地端子に接続され
て、ローインピーダンスに固定される。

【００６０】本実施の形態のマルチチップモジュールに
おいて、マルチチップモジュールの通常動作を行う場合
には、スイッチ素子１−３１〜１−３３、２−３１〜２
−３４、は、プロービングパッド１−０３からの電気的
信号によりオフ状態に制御され、且つプロービングパッ
ド１−０４の電位をローインピーダンスに固定する。こ
れにより、２個の半導体チップ１、２間の内部回路１−
１、２−１間を接続する４本の信号配線は電気的に分離
されるので、通常通り、２個の半導体チップ１、２間の
対応する信号端子同士（１−１１と２−１１、１−１２
と２−１２、１−１３と２−１３、１−１４と２−１
４）間のインターフェースが可能となる。しかも、各ス
イッチ素子１−３１〜１−３３、２−３１〜２−３３の
他端は、プロービングパッド１−０４により電位が固定
されているので、２個の信号端子（１−１１と２−１
１、１−１２と２−１２、１−１３と２−１３、１−１
４と２−１４）間の信号配線間のクロストークノイズの
影響は生じない。

【００６１】また、半導体チップ１、２間の各接続パッ
ド間（１−２１と２−２１、１−２３と２−２３、１−
２５と２−２５、１−２７と２−２７）の電気的接続が
良好かどうかを判断するためのチップ間接続テストは、
以下のようにして行う。先ず、半導体チップ１、２の電
源ラインをフローティング状態とすることにより、各信
号端子１−１１〜１−１４、２−１１〜２−１４の出力
をハイインピーダンス状態とする。次に、前記７個のス
イッチ素子１−３１〜１−３３、２−３１〜２−３４を
プロービングパッド１−０３からの電気的信号によりオ
ン状態に制御し、且つプロービングパッド１−０４をフ
ローティングノードとする。これにより、第１の実施の
形態で説明したと同様に、２個のプロービングパッド１
−０１、１−０２間は電気的に直列状に電通するので、
この２個のプロービングパッド１−０１、１−０２間の
インピーダンスを測定することにより、各接続部材１０
−１、１０−３、１０−５、１０−７の接続状態の良否
判定を行うことができる。

【００６２】本実施の形態は、デジタル信号配線とアナ
ログ信号配線とが混載される場合に特に有効となり、通
常動作時に互いの信号配線間のクロスカップリングノイ
ズの影響をなくしたい場合に、その信号配線間に位置す
る配線を電気的に変化を起こさないローインピーダンス
ノードとすることにより、そのクロスカップリングノイ
ズの影響をなくすことができる。従って、信号伝播に寄
与しない４個のチップ間接続部材１０−２、１０−４、
１０−６、１０−８のうち左右に位置する信号配線がデ
ジタル信号配線とアナログ信号配線との組合せである場
合、例えば信号端子１−１２、２−１２間の信号配線が
アナログ信号配線であって他の信号配線がデジタル信号
配線である場合には、チップ間接続部材１０−２、１０
−４のみをローインピーダンスノードとすれば良い。

【００６３】（第５の実施の形態）図６は、本発明の第
５の実施の形態のマルチチップモジュールを示す図であ
る。本実施の形態は、３個以上の半導体チップのチップ
間接続の良否判定に対し本発明を適用した場合の例を示
す。尚、図６は３個の半導体チップを用いてマルチチッ
プモジュールを構成した場合を示す。

【００６４】図６において、半導体チップ１の内部回路
１−１の信号端子１−１１、１−１２は半導体チップ２
の内部回路２−１の信号端子２−１１、２−１４と接続
パッド１−２１、１−２４、２−２１、２−２４及び接
続部材１０−１、１０−４を介して電気的接続が行われ
る。半導体チップ２の内部回路２−１の信号端子２−１
２、２−１３は半導体チップ３の内部回路３−１の信号
端子３−１１、３−１２と接続パッド２−２２、２−２
３、１−２２、１−２３、１−２６、１−２７、３−３
１、３−３２及び接続部材１０−２、１０−３、１０−
６、１０−７を介して半導体チップ１を介在して電気的
接続が行われる。

【００６５】また、半導体チップ２には、電気的に分離
された２個の接続パッド２−２１、２−２２を接続する
スイッチ素子２−３１と、他の２個の接続パッド２−２
３、２−２４を接続するスイッチ素子２−３２とを持つ
電通手段２−４０を備えたテスト用制御回路２−４１が
配置される。同様に、半導体チップ３にも、電気的に分
離された２個の接続パッド３−３１、３−３２を接続す
るスイッチ素子３−３１を持つ電通手段３−４０を備え
たテスト用制御回路３−４１が配置される。また、半導
体チップ１には、既述したようにインピーダンス測定用
の２個のプローピングパッド１−０１、１−０２が配置
されると共に、スイッチ素子のオンオフ制御用のプロー
ピングパッド１−０３が配置される。このパッド１−０
３は、接続パッド１−２５、１−２８、２−２５、３−
３３及び接続部材１０−５、１０−８を介して前記３個
のスイッチ素子２−３１、２−３２、３−３１に電気的
信号を与える。半導体チップ１にはスイッチ素子は配置
されていない。

【００６６】本実施の形態の動作は、第１の実施の形態
と同様である。即ち、マルチチップモジュールの通常動
作を行うときは、各スイッチ素子２−３１、２−３２、
３−３１は、プロービングパッド１−０３からの電気的
信号によりオフ状態に制御される。これにより、３個の
半導体チップ１〜３の各信号配線は電気的に分離される
ので、通常通り、２個の信号端子２−１１、１−１１
間、信号端子２−１２、３−１２間、信号端子２−１
３、３−１１間、信号端子２−１４、１−１２間のイン
ターフェースが可能となる。

【００６７】３個の半導体チップ１、２、３の各接続パ
ッド間（１−２１と２−２１、１−２２と２−２２、１
−２３と２−２３、１−２４と２−２４、１−２６と３
−３１、１−２７と３−３２）の電気的接続が良好かど
うかを判断するためのチップ間接続テストは、以下のよ
うにして行う。先ず、半導体チップ１、２、３の各電源
ラインをフローティング状態とすることにより、各信号
端子の出力をハイインピーダンス状態とする。次に、３
個のスイッチ素子２−３１、２−３２、３−３１をプロ
ービングパッド１−０３からの電気的信号によりオン状
態に制御する。これにより、２個のプロービングパッド
１−０１、１−０２間は、接続部材１０−１〜１０−７
及びスイッチ素子２−３１、２−３２、３−３１を介し
て電気的に直列状に電通する。従って、２個のプロービ
ングパッド１−０１、１−０２間のインピーダンスを測
定することにより、これ等の接続部材１０−１〜１０−
７の接続状態の良否判定を行うことができる。

【００６８】このように、３個以上の半導体チップに対
しても、接続テストを行いたい接続部材を全て電気的に
直列状に電通する電通手段を設けることにより、２個の
半導体チップに対する接続テストと同様に本発明を適用
することが可能である。

【００６９】尚、本実施の形態では、３個の半導体チッ
プでマルチチップモジュールを構成したが、３個以上の
半導体チップを用いて構成しても良いのは勿論のこと、
第２の実施の形態で説明したように何れかの半導体チッ
プのみにテスト用制御回路を持たせる構成を採用するこ
とも可能である。また、第４の実施の形態で説明したよ
うに、信号配線間相互のクロストークノイズを回避する
構成を複数個の半導体チップで構成する本実施の形態の
マルチチップモジュールに適用することも可能である。

【００７０】（第６の実施の形態）図８は、本発明の第
６の実施の形態のＣＯＣ型マルチチップモジュールの全
体概略構成を示す図である。本実施の形態は、半導体チ
ップ間接続の良否判定に加えて、各接続部材間のショー
ト不良をも検査可能とする場合の例を示す。

【００７１】図８（ａ）はＣＯＣ型マルチチップモジュ
ールを上面から見た概念図を示し、同図（ｂ）は同図
（ａ）のｂ−ｂ線断面図を示す。８は親の半導体チッ
プ、９は親チップ８の上方に配置される子の半導体チッ
プである。前記親及び子の半導体チップ８、９には、図
１に示した親及び子の半導体チップ１、２と同様に内部
に内部回路を備えるが、簡単のため、図示を省略してい
る。

【００７２】図８（ｂ）において、親チップ８には、そ
の上部に内部回路と接続された接続パッド２０−０１が
設けられ、子チップ９にもその上部に内部回路と接続さ
れた接続パッド３０−０１が設けられている。この両接
続パッド２０−０１、３０−０１は導電性の接続部材４
０−０１を介して電気的に接続されていて、親チップ８
の内部回路と子チップ９の内部回路との電気的接続を可
能にしている。また、親チップ８には、他の接続パッド
２０−０２、２０−０３、２０−０４が設けられ、子チ
ップ９にも接続パッド３０−０２、３０−０３、３０−
０４が設けられ、これ等親子の半導体チップ８、９間の
接続パッド同士、すなわち接続パッド２０−０２と接続
パッド３０−０２、接続パッド２０−０３と接続パッド
３０−０３、接続パッド２０−０４と接続パッド３０−
０４も同様に、導電性の接続部材４０−０２、４０−０
３、４０−０４を介して電気的に接続される。

【００７３】そして、本実施の形態では、更に、次のテ
スト用部品が追加されている。即ち、子チップ９には、
電気的に分離された２個の接続パッド３０−０１、３０
−０２同士を接続するスイッチ素子５０−０１と、電気
的に分離された他の２個の接続パッド３０−０３、３０
−０４同士を接続するスイッチ素子５０−０３とが別途
設けられる。

【００７４】一方、親チップ８には、電気的に分離され
た中央側の２個の接続パッド２０−０２、２０−０３同
士を接続するスイッチ素子５０−０２と、図８（ｂ）中
で左端に位置する接続パッド２０−０１に接続されたプ
ロービングパッドＡと、右端に位置する接続パッド２０
−０４に接続されたプロービングパッドＢとが設けられ
る。

【００７５】図８（ａ）に示すように、親チップ８に
は、前記１組のプロービングパッドＡ、Ｂと同様に、左
右端部に位置する他の３組のプロービングパッド（Ｃ、
Ｄ）、（Ｅ、Ｆ）及び（Ｇ、Ｈ）が備えられ、これ等各
組のプロービングパッド間での親子チップ８、９の構造
も、既述した１組のプロービングパッドＡ、Ｂ間の構造
と同一である。即ち、概述すると、子チップ９におい
て、プロービングパッドＣ、Ｄ間には２個のスイッチ素
子５０−０４、５０−０６が設けられ、プロービングパ
ッドＥ、Ｆ間には２個のスイッチ素子５０−０７、５０
−０９が、プロービングパッドＧ、Ｈ間には２個のスイ
ッチ素子５０−１０、５０−１２が各々設けられる。一
方、親チップ８において、プロービングパッドＣ、Ｄ間
にはスイッチ素子５０−０５が設けられ、プロービング
パッドＥ、Ｆ間にはスイッチ素子５０−０８が、プロー
ビングパッドＧ、Ｈ間にはスイッチ素子５０−１１が各
々設けられる。尚、前記親子の半導体チップ８、９が備
える１２個のスイッチ素子５０−０１〜５０−１２をオ
ンオフ制御するプロービングパッドも、図示しないが、
親チップ８に設けられる。

【００７６】以上により、図８に示したマルチチップモ
ジュールには、親子の半導体チップ８、９が備える１２
個のスイッチ素子５０−０１〜５０−１２により構成さ
れる電通手段６０が備えられると共に、プロービングパ
ッドＡ、Ｂ間の３個のスイッチ素子５０−０１〜５０−
０３を用いて４個の接続部材４０−０１〜４０−０４の
各ノードを電気的に直列状に電通して接続テスト用ライ
ン（ＡＢ）を形成し、同様に、プロービングパッドＣ、
Ｄ間の３個のスイッチ素子５０−０４〜５０−０６を用
いて接続テスト用ライン（ＣＤ）を形成し、プロービン
グパッドＥ、Ｆ間の３個のスイッチ素子５０−０７〜５
０−０９を用いて接続テスト用ライン（ＥＦ）を形成
し、プロービングパッドＧ、Ｈ間の３個のスイッチ素子
５０−１０〜５０−１２を用いて接続テスト用ライン
（ＧＨ）を形成するテスト用制御回路８０が備えられ
る。

【００７７】次に、本実施の形態のマルチチップモジュ
ールのチップ間接続テスト方法を説明する。

【００７８】先ず、通常動作時には、図９に示すよう
に、全てのスイッチ素子５０−０１〜５０−１２をオフ
状態に制御して、本来は電気的に分離されるべき接続パ
ッド同士を電気的に分離する。

【００７９】一方、チップ間接続テスト時には、図１０
に示すように、全てのスイッチ素子５０−０１〜５０−
１２をオン状態に制御して、４つの接続テスト用ライン
（ＡＢ）、（ＣＤ）、（ＥＦ）及び（ＧＨ）を形成す
る。そして、この状態において、先ず、各接続テスト用
ライン（ＡＢ）〜（ＧＨ）別に導通テストを行う。次い
で、各接続テスト用ライン（ＡＢ）〜（ＧＨ）につい
て、隣接する他の接続テスト用ラインとの間の非導通テ
ストを行う。これにより、前記接続テスト用ライン毎の
導通テストにより、親子チップ８、９間での接続パッド
同士を接続部材を介して接続した全てのチップ間接続の
良否判定が可能である。また、接続テスト用ライン間の
非導通テストでは、例えば図１１に示すように、接続パ
ッド３０−１１とこれとは垂直方向に隣接する接続パッ
ド３０−１５との間でショート不良が生じている場合に
は、２つの接続テスト用ライン（ＥＦ）、（ＧＨ）間が
導通となるので、このショート不良を容易に判断、検出
することが可能である。図１１に示したショート不良と
同様のショート不良は、前記第１の実施の形態では、図
２２（ａ）、（ｂ）に示すように、全ての接続部材のノ
ードを直列に接続するために、２個の接続パッド３０−
１０、３０−１４間のショート不良は検出できないが、
本実施の形態では既述の通り検出可能であるので、本実
施の形態はこの点で第１の実施の形態よりも優れる。

【００８０】（第７の実施の形態）次に、本発明の第７
の実施の形態を説明する。本実施の形態は、前記第６の
実施の形態のチップ間接続テスト方法を更に改良したも
のである。

【００８１】すなわち、前記第６の実施の形態では、図
１２に示すように、例えば接続パッド３０−１５とこれ
と同図中水平方向（接続テスト用ラインの方向）に隣接
する接続パッド３０−１６との間でショート故障が生じ
ている場合には、この両接続パッド間に配置したスイッ
チ素子５０−１２がオン状態であるために、そのショー
ト故障を検出できず、良品と誤判定することになる。本
実施の形態は、これを改良するものである。

【００８２】図１３は、本実施の形態のマルチチップモ
ジュールの全体構成を示す。同図（ａ）は上面から見た
概念図を、同図（ｂ）は同図（ａ）のｂ−ｂ線断面図で
ある。図１３（ａ）及び（ｂ）では、前記図８に示した
構成に加えて、垂直方向にも複数個のスイッチ素子と複
数組のプロービングパッドとが追加配置される。

【００８３】以下、図８に示した水平方向の接続テスト
用ライン（ＡＢ）、（ＣＤ）、（ＥＦ）及び（ＧＨ）を
形成する構成と同様の構成については説明を省略し、垂
直方向の構成について詳細に説明する。

【００８４】即ち、図１３（ａ）及び（ｂ）に示したマ
ルチチップモジュールでは、多数の接続パッド２０−０
１…、３０−０１…が水平及び垂直方向に格子状に配置
されている構成に関連して、垂直方向の両端にも８個の
プロービングパッドａ〜ｈが配置されている。同図
（ｂ）に示すように、１組のプロービングパッドａ、ｂ
間において、子チップ９には、垂直方向に並ぶ２個の接
続パッド３０−０１、３０−０５を接続するスイッチ素
子７０−０１と、同様に垂直方向に並ぶ２個の接続パッ
ド３０−０９、３０−１３を接続するスイッチ素子７０
−０３とが配置され、一方、親チップ８には、垂直方向
に並ぶ２個の接続パッド２０−０５、２０−０９を接続
するスイッチ素子７０−０２と、前記１組のプロービン
グパッドａ、ｂとが備えられる。

【００８５】更に、図１３（ａ）に示すように、垂直方
向の他の３組のプロービングパッドｃｄ間、ｅｆ間、ｇ
ｈ間にも、前記と同様に、プロービングパッドｃｄ間に
は、子チップ９に２個のスイッチ素子７０−０４、７０
−０６が、親チップ８にスイッチ素子７０−０５が各々
配置され、プロービングパッドｅｆ間には、子チップ９
に２個のスイッチ素子７０−０７、７０−０９が、親チ
ップ８にスイッチ素子７０−０８が各々配置され、プロ
ービングパッドｇｈ間には、子チップ９に２個のスイッ
チ素子７０−１０、７０−１２が、親チップ８にスイッ
チ素子７０−１１が各々配置される。また、親チップ８
には、前記垂直方向に並ぶ１２個のスイッチ素子７０−
０１〜７０−１２をオンオフ制御するためのプロービン
グパッド（図示せず）が備えられる。

【００８６】以上により、図１３に示したマルチチップ
モジュールには、前記水平方向に配置した１２個のスイ
ッチ素子５０−０１〜５０−１２よりなる電通手段６０
に加えて、垂直方向に配置した１２個のスイッチ素子７
０−０１〜７０−１２よりなる電通手段６１を備える。
更に、このマルチチップモジュールには、図８において
既述したように、水平方向の４組のプロービングパッド
ＡＢ間、ＣＤ間、ＥＦ間及びＧＨ間において各々水平方
向の接続テスト用ライン（ＡＢ）（ＣＤ）、（ＥＦ）及
び（ＧＨ）を形成すると共に、１組のプロービングパッ
ドａ、ｂ間において３個のスイッチ素子７０−０１〜７
０−０３により垂直方向に並ぶ４つの接続部材４０−０
１、４０−０５、４０−０９、４０−１３を電気的に直
列状に電通した垂直方向の接続テスト用ライン（ａｂ）
を形成し、同様に、他の３組のプロービングパッドｃｄ
間、ｅｆ間及びgh間において各々垂直方向の接続テスト
用ライン（ｃｄ）、（ｅｆ）及び（ｇｈ）を形成するテ
スト用制御回路８１を備える。このテスト用制御回路８
１は、このように接続テスト用ラインを形成する４個の
接続部材のノードの組合せを変更して、接続テスト用ラ
インを水平方向に形成するか垂直方向に形成するかを切
換え、変更する機能を有する。

【００８７】従って、本実施の形態では、先ず、通常動
作時には、図１４に示すように、全てのスイッチ素子５
０−０１〜５０−１２及び７０−０１〜７０−１２をオ
フ状態に制御して、本来は電気的に分離されるべき接続
パッド同士を電気的に分離する。

【００８８】一方、チップ間接続テスト時には、水平方
向の接続テスト用ライン（ＡＢ）、（ＣＤ）、（ＥＦ）
及び（ＧＨ）に関する接続テストと、垂直方向の接続テ
スト用ライン（ａｂ）、（ｃｄ）、（ｅｆ）及び（ｇ
ｈ）に関する接続テストとに大別される。ここでは、水
平方向の接続テスト用ラインに関する接続テストを最初
に行う場合を例示して説明する。

【００８９】図１５に示すように、水平方向に位置する
全てのスイッチ素子５０−０１〜５０−１２をオン制御
し、一方、垂直方向に位置する全てのスイッチ素子７０
−０１〜７０−１２をオフ制御して、４つの水平方向の
接続テスト用ライン（ＡＢ）、（ＣＤ）、（ＥＦ）及び
（ＧＨ）を形成する。そして、この水平方向の接続テス
ト用ライン毎に導通テストを行うと共に、この水平方向
の接続テスト用ライン間の非導通テストを行う。これに
より、水平方向に並ぶ接続部材によるチップ間接続の良
否判定が可能であり、更には、例えば図１７に示すよう
に、垂直方向に並ぶ２つの接続パッド３０−１１、３０
−１５間にショート不良がある場合には、２つの水平方
向の接続テスト用ライン（ＥＦ）、（ＧＨ）間の非導通
テストにより導通となるため、このショート不良の判
断、検出が可能である。

【００９０】次いで、図１６に示すように、垂直方向に
並ぶ全てのスイッチ素子７０−０１〜７０−１２をオン
制御し、一方、水平方向に並ぶ全てのスイッチ素子５０
−０１〜５０−１２をオフ制御して、４つの垂直方向の
接続テスト用ライン（ａｂ）、（ｃｄ）、（ｅｆ）及び
（ｇｈ）を形成する。そして、この垂直方向の接続テス
ト用ライン毎に導通テストを行うと共に、この垂直方向
の接続テスト用ライン間の非導通テストを行う。これに
より、垂直方向に並ぶ接続部材によるチップ間接続の良
否判定が可能であり、更には、例えば図１８に示すよう
に、水平方向に並ぶ２つの接続パッド３０−１５、３０
−１６間にショート不良がある場合には、前記第６の実
施の形態ではこのショート不良は既述の通り判断、検出
できなかったものの、本実施の形態では、２つの垂直方
向の接続テスト用ライン（ｅｆ）、（ｇｈ）間の非導通
テストにより導通となるため、このショート不良の判
断、検出も可能である。

【００９１】本実施の形態では、多数の接続パッドが格
子状に並んでいて、複数の接続テスト用ラインを水平方
向と垂直方向とに選択、切換える構成であるので、テス
ト用制御回路８１の設計が容易であり、また、そのテス
ト用制御回路８１の面積を小面積にできる効果を奏す
る。

【００９２】尚、第６及び第７の実施の形態では、水平
又は垂直方向に並ぶ４つの接続部材のノードを直列状に
接続した接続テスト用ラインを形成したが、接続テスト
用ラインを形成する接続部材の数は少なくとも２つであ
れば良く、要は、１つの接続テスト用ラインに１つのス
イッチ素子を含む構成であれば良い。

【００９３】（第８の実施の形態）続いて、本発明の第
８の実施の形態を説明する。本実施の形態は、前記第４
の実施の形態に示した半導体チップ間の信号配線同士の
クロストークの抑制に関する構成を改良したものであ
る。

【００９４】即ち、前記第４の実施の形態を示す図４で
は、既述の通り、例えば所定の２個の接続パッド２−２
１、２−２３同士をスイッチ素子（ＭＯＳスイッチ）１
−３１、２−３１を介して電気的に直列状に接続してチ
ップ間接続テストを可能とする場合に、これらスイッチ
素子のオフ状態でのゲート- ソース間寄生容量に起因し
て２個の接続パッド２−２１、２−２３を通じる信号配
線同士のクロストークが問題となるために、その両接続
パッド間に位置する信号伝搬に寄与しない接続パッド２
−２２を通常動作時に接地しているため、この信号伝搬
に寄与しない接続パッドが必要となる。本実施の形態
は、この信号伝搬に寄与しない接続パッドを不要とした
ものである。

【００９５】図１９は本実施の形態のマルチチップモジ
ュールの要部構成を示す。同図において、２個の接続パ
ッド２−２１、２−２３間には、この両接続パッド同士
を直列に接続するための第１及び第２のスイッチ回路９
０、９１が配置され、この両スイッチ回路９０、９１間
のノードは第３のスイッチ回路９２を介して接地されて
いる。

【００９６】本実施の形態では、チップ間接続テスト時
には、図２０（ｂ）に示すように、第１及び第２のスイ
ッチ回路９０、９１をオン制御し、第３のスイッチ回路
９２をオフ制御して、２個の接続パッド２−２１、２−
２３を電気的に直列状に接続する。一方、通常動作時に
は、同図（ａ）に示すように、逆に、第１及び第２のス
イッチ回路９０、９１をオフ制御し、第３のスイッチ回
路９２をオン制御して、２個の接続パッド２−２１、２
−２３間を接地し、ローインピーダンスノードとして、
クロストークの問題を解決している。

【００９７】本実施の形態では、前記第４の実施の形態
と比較して、２個の接続パッド２−２１、２−２３間に
位置する信号伝搬に寄与しない接続パッドを不要にでき
る。本実施の形態では、２個の接続パッド毎のスイッチ
回路の数は３個であって、前記第４の実施の形態で必要
な２個のスイッチ素子と比較して、スイッチ素子が１個
多いが、スイッチ素子のサイズは元々小さいので、問題
はない。本実施の形態は、接続パッドのトータルサイズ
が半導体チップの面積を律速している場合には、接続パ
ッド数の減少により、面積減少の効果は顕著である。

【００９８】（第９の実施の形態）続いて、本発明の第
９の実施の形態を説明する。

【００９９】図２１は、本実施の形態のマルチチップモ
ジュールの製造工程及びチップ間接続テスト工程を示
す。同図では、先ず、ステップＳ１において、親チップ
と子チップ間で各々の接続パッド同士を導電性の接続部
材により接続するチップ間接続工程が行われる。その
後、ステップＳ２において、以上で説明した何れかの実
施の形態のチップ間接続テスト方法が実施され、ステッ
プＳ３において、そのチップ間接続テストの結果に基づ
いてチップ間接続の良否判定が行われ、チップ間接続の
良好な良品である場合には終了するが、不良品である場
合には、ステップS1に戻って、元のチップ間接続を外
し、洗浄した後、再度、同一の親子の半導体チップ間で
接続パッド同士を接続部材により接続するチップ間接続
工程を行うことを繰り返す。

【０１００】従って、本実施の形態では、製造された多
数のマルチチップモジュールの全てが良品である効果が
得られる。

【０１０１】尚、以上の説明では、チップオンチップ型
（ＣＯＣ型）のマルチチップモジュールに関して説明し
たが、本発明はＣＯＣ型に限定されず、ワイヤー接続に
よるマルチチップモジュールも含むものである。但し、
ワイヤー接続は、各半導体チップの接続面が何れも上面
に出ているために、目視検査などのより簡単な接続検査
方法が存在する。従って、本発明は、マルチチップモジ
ュール内にＣＯＣ型の貼り合わせ接続タイプとワイヤー
接続タイプとが混在する場合には、ＣＯＣ型の貼り合わ
せ接続タイプのみが存在する場合と同等の効果がある。

【０１０２】

【発明の効果】以上説明したように、請求項１〜７記載
の発明によれば、マルチチップモジュールを構成する各
半導体チップの面積をほとんど増大させることなく、半
導体チップ間の接続の良否判定を短時間で且つ低コスト
で実現できる。

【０１０３】特に、請求項３記載の発明によれば、半導
体チップとしてメモリや配線のみの基板チップを持つマ
ルチチップモジュールであっても、配線修正のみで本発
明を容易に適用することが可能である。

【０１０４】更に、請求項５記載の発明によれば、接続
テスト時に半導体チップ間の複数個の接続部材を直列状
に電通する場合であっても、通常時にはデジタル信号の
電気的変化がアナログ信号配線のハイインピーダンスノ
ードに影響を及ぼすクロストークの問題を回避すること
ができる。

【０１０５】また、請求項８〜１２記載の発明によれ
ば、所定の複数個の接続部材毎に接続テスト用ラインを
形成したので、各接続テスト用ラインについて、ライン
毎の導通テスト及びライン間の非導通テストを行えば、
半導体チップ間接続の良否判定が可能であるのに加え
て、２つの接続部材間のショート不良を検査できる。

【０１０６】特に、請求項９、１０記載の発明によれ
ば、形成される複数の接続テスト用ラインが任意に変更
可能であるので、全ての接続部材について、各々、その
周囲に位置する他の接続部材とのショート不良を容易に
判定することが可能である。

【０１０７】更に、請求項１２記載の発明によれば、チ
ップ間接続の良否判定の結果が不良であっても、再度、
同一半導体チップ間での接続パッド接続工程に戻るの
で、製造されるマルチチップモジュールの良品への完成
率を１００％に高めることができる。

【０１０８】加えて、請求項１３及び１４記載の発明に
よれば、設ける接続パッド及び接続部材を少なくして、
マルチチップモジュールの小面積化の効果を高めなが
ら、クロストーク問題を回避することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のチップオンチップ
型マルチチップモジュールの回路構成を示し、親子両チ
ップにスイッチ素子を配置した構成を示す図である。

【図２】本発明の第２の実施の形態のチップオンチップ
型マルチチップモジュールの回路構成を示し、親チップ
のみにスイッチ素子を配置した構成を示す図である。

【図３】本発明の第３の実施の形態のチップオンチップ
型マルチチップモジュールの回路構成を示し、子チップ
のみにスイッチ素子を配置した構成を示す図である。

【図４】本発明の第４の実施の形態のチップオンチップ
型マルチチップモジュールの回路構成を示し、スイッチ
素子による信号配線間のクロストークを抑制する構成を
示す図である。

【図５】スイッチ素子による信号配線間のクロストーク
の様子を説明する図である。

【図６】本発明の第５の実施の形態のチップオンチップ
型マルチチップモジュールの回路構成を示し、複数個の
半導体チップでマルチチップモジュールを構成する場合
の構成図である。

【図７】従来のチップ間接続テスト手段を備えたチップ
オンチップ型マルチチップモジュールの回路構成を示す
図である。

【図８】（ａ）は本発明の第６の実施の形態のチップオ
ンチップ型マルチチップモジュールの回路構成を示す上
面から見た概念図、（ｂ）は同側面から見た図である。

【図９】同実施の形態のマルチチップモジュールの通常
動作時のスイッチ素子の状態を示す図である。

【図１０】同実施の形態のマルチチップモジュールのチ
ップ間接続テスト時のスイッチ素子の状態を示す図であ
る。

【図１１】同実施の形態のマルチチップモジュールのチ
ップ間接続テストによりショート故障を検出できる例を
示す図である。

【図１２】同実施の形態のマルチチップモジュールのチ
ップ間接続テストによりショート故障を検出できない例
を示す図である。

【図１３】（ａ）は本発明の第７の実施の形態のチップ
オンチップ型マルチチップモジュールの回路構成を示す
上面から見た概念図、（ｂ）は同側面から見た図であ
る。

【図１４】同実施の形態のマルチチップモジュールの通
常動作時のスイッチ素子の状態を示す図である。

【図１５】同実施の形態のマルチチップモジュールのチ
ップ間接続テスト時における水平方向の接続テスト用ラ
インを示す図である。

【図１６】同実施の形態のマルチチップモジュールのチ
ップ間接続テスト時における垂直方向の接続テスト用ラ
インを示す図である。

【図１７】同マルチチップモジュールのチップ間接続テ
スト時における水平方向の接続テスト用ラインの形成時
にショート故障を検出できる例を示す図である。

【図１８】同マルチチップモジュールのチップ間接続テ
スト時における垂直方向の接続テスト用ラインの形成時
にショート故障を検出できる例を示す図である。

【図１９】本発明の第８の実施の形態のチップオンチッ
プ型マルチチップモジュールの要部回路構成を示す図で
ある。

【図２０】（ａ）は同マルチチップモジュールの通常動
作時の第１〜第３のスイッチ回路の状態を示す図、
（ｂ）は同マルチチップモジュールのチップ間接続テス
ト時の第１〜第３のスイッチ回路の状態を示す図であ
る。

【図２１】本発明の第９の実施の形態を示すフローチャ
ート図である。

【図２２】（ａ）は本発明の第１の実施の形態のマルチ
チップモジュールのチップ間接続テスト時においてショ
ート故障を検出できない例を示す図、（ｂ）は同図
（ａ）の側面図である。

【符号の説明】

１ 半導体チッ
プ（第２の半導体チップ） ２ 半導体チッ
プ（第１の半導体チップ） ３ 半導体チッ
プ １−１１〜１−１６、２−１１〜２−１６ ３−１１〜３−１６ 信号端子 １−２１〜１−２９、２−２１〜２−２９ ３−２１〜３−２９ 接続パッド １−３１〜１−３９、２−３１〜２−３９ ３−３１〜３−３９ スイッチ素子 １０−１〜１０−９ 接続部材 １−０１〜１−０４ プロービン
グパッド（接続手段） １−４０、２−４０、３−４０ 電通手段 １−４１、２−４１、３−４１ テスト用制
御回路 Ａ〜Ｈ、ａ〜ｈ プローピン
グパッド ８、９ 半導体チッ
プ ２０−０１〜２０−０５ ２０−９、２０−１３ 親チップの接続
パッド ３０−０１〜３０−０５ ３０−９、３０−１３ 子チップの接続
パッド ４０−０１〜４０−１３ 接続部材 ５０−０１〜５０−１２ ７０−０１〜７０−１２ スイッチ素子 ６０、６１ 電通手段 ８０、８１ テスト用制
御回路 ９０ 第１のスイ
ッチ回路 ９１ 第２のスイ
ッチ回路 ９２ 第３のスイ
ッチ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木下 雅善 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G132 AA14 AD15 AK07 AL09 5F038 DF11 DT02 DT04 DT05 DT10 DT15 EZ07 EZ20

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数個の接続パッドを有する半導体チッ
   プを複数個備え、前記半導体チップ間で接続パッド同士
   を導電性の接続部材を介して接続して構成されるマルチ
   チップモジュールであって、 前記複数個の半導体チップのうち少なくとも１個の半導
   体チップには、 前記マルチチップモジュール内において相互に電気的に
   分離された複数個の前記接続部材の各ノードを電気的に
   直列状に電通する電通手段を有するテスト用制御回路が
   備えられることを特徴とするマルチチップモジュール。
2. 【請求項２】 前記複数個の半導体チップのうち、接続
   パッド同士が前記接続部材を介して接続される２個の半
   導体チップは、各々テスト用制御回路を有し、 前記各テスト用制御回路は、前記２個の半導体チップ間
   で相互に電気的に分離された複数個の接続部材の各ノー
   ドを電気的に直列状に電通する電通手段を有することを
   特徴とする請求項１記載のマルチチップモジュール。
3. 【請求項３】 前記半導体チップの数は２個であり、 前記２個の半導体チップのうち第１の半導体チップは、
   自己の接続パッド毎に自己の接続パッドと電気的に同一
   ノードとなる接続パッドを有し、 前記２個の半導体チップのうち第２の半導体チップは、
   自己の接続パッドが前記第１の半導体チップの接続パッ
   ドと導電性の接続部材を介して電気的に接続される半導
   体チップであって、 前記第２の半導体チップには前記テスト用制御回路が備
   えられ、 前記テスト用制御回路は、前記第１及び第２の半導体チ
   ップ間で相互に電気的に分離された複数個の接続部材の
   各ノードを電気的に直列状に電通する電通手段を有する
   ことを特徴とする請求項１記載のマルチチップモジュー
   ル。
4. 【請求項４】 前記テスト用制御回路は、複数個のスイ
   ッチ素子を含み、前記複数個のスイッチ素子は、各々、
   その一端が前記複数個の接続部材のうち 所定の接続部材のノードに接続され、その他端が前記所
   定の接続部材とは相互に電気的に分離された他の接続部
   材のノードに接続されており、 前記複数個のスイッチ素子が全てオン状態において、前
   記相互に電気的に分離された複数個の接続部材の各ノー
   ドを電気的に直列状に電通することを特徴とする請求項
   １、２又は３記載のマルチチップモジュール。
5. 【請求項５】 複数個の接続部材のうち、２個の半導体
   チップ間の信号伝播に寄与しない少なくとも１個の接続
   部材のノードを、前記マルチチップモジュール内の電源
   端子又は接地端子に接続する接続手段を有することを特
   徴とする請求項１、２、３又は４記載のマルチチップモ
   ジュール。
6. 【請求項６】 複数個の接続パッドを有する半導体チッ
   プであって、他の半導体チップとの間で接続パッド同士
   を導電性の接続部材を介して接続してマルチチップモジ
   ュールを構成する半導体チップにおいて、 前記マルチチップモジュールが構成された場合に、この
   マルチチップモジュール内において相互に電気的に分離
   された複数個の前記接続部材の各ノードを電気的に直列
   状に電通する電通手段を有するテスト用制御回路を予め
   備えることを特徴とする半導体チップ。
7. 【請求項７】 複数個の接続パッドを有する半導体チッ
   プを複数個備え、前記半導体チップ間で接続パッド同士
   を導電性の接続部材を介して接続して構成されるマルチ
   チップモジュールのチップ間接続テスト方法であって、 チップ間接続テスト時に、前記マルチチップモジュール
   内において相互に電気的に分離された前記複数個の接続
   部材の各ノードを電気的に直列状に電通させ、前記電気
   的に直列状に電通した回路の両端のインピーダンスを測
   定して、チップ間接続の良否判定を行うことを特徴とす
   るマルチチップモジュールのチップ間接続テスト方法。
8. 【請求項８】 複数個の接続パッドを有する半導体チッ
   プを複数個備え、前記半導体チップ間で接続パッド同士
   を導電性の接続部材を介して接続して構成されるマルチ
   チップモジュールであって、 前記マルチチップモジュール内には、 相互に電気的に分離された複数個の前記接続部材の少な
   くとも２つのノード毎に、これ等のノードを電気的に直
   列状に電通して、複数の接続テスト用ラインを形成する
   電通手段を有するテスト用制御回路が備えられることを
   特徴とするマルチチップモジュール。
9. 【請求項９】 前記テスト用制御回路は、 少なくとも２つの接続部材のノードの組合せを変更し
   て、形成される各接続テスト用ラインを変更する機能を
   有することを特徴とする請求項８記載のマルチチップモ
   ジュール。
10. 【請求項１０】 前記半導体チップ上の複数個の接続パ
    ッドは格子状に配置され、 前記テスト用制御回路は、形成される各接続テスト用ラ
    インを、垂直方向の複数の接続テスト用ラインを形成す
    る組合せと、水平方向の複数の接続テスト用ラインを形
    成する組合せとに変更することを特徴とする請求項９記
    載のマルチチップモジュール。
11. 【請求項１１】 請求項８、請求項９又は請求項１０記
    載のマルチチップモジュールのチップ間接続テスト方法
    であって、 チップ間接続テスト時に、 前記電通手段を用いて複数の接続テスト用ラインを形成
    した後、 前記各接続テスト用ライン毎に導通テストを行うと共
    に、 前記各接続テスト用ライン間の非導通テストを行って、 チップ間接続の良否判定を行うことを特徴とするマルチ
    チップモジュールのチップ間接続テスト方法。
12. 【請求項１２】 各接続テスト用ライン毎の導通テスト
    と各接続テスト用ライン間の非導通テストによるチップ
    間接続の良否判定において、チップ間接続が不良と判定
    された際には、同一半導体チップ間で接続パッド同士を
    導電性の接続部材を介して接続する工程に戻ることを特
    徴とする請求項１１記載のマルチチップモジュールのチ
    ップ間接続テスト方法。
13. 【請求項１３】 複数個の接続パッドを有する半導体チ
    ップを複数個備え、前記半導体チップ間で接続パッド同
    士を導電性の接続部材を介して接続して構成されるマル
    チチップモジュールであって、 所定の２個の前記接続部材間に配置され、且つ直列に接
    続された第１及び第２のスイッチ回路と、 前記第１のスイッチ回路と第２のスイッチ回路との接続
    点のノードと接地との間に配置された第３のスイッチ回
    路とを備えたことを特徴とするマルチチップモジュー
    ル。
14. 【請求項１４】 前記請求項１３記載のマルチチップモ
    ジュールのチップ間接続テスト方法であって、 チップ間接続テスト時には、前記第１及び第２のスイッ
    チ回路をオン状態とすると共に、前記第３のスイッチ回
    路をオフ状態とし、 通常動作時には、前記第１及び第２のスイッチ回路をオ
    フ状態とすると共に、前記第３のスイッチ回路をオン状
    態とすることを特徴とするマルチチップモジュールのチ
    ップ間接続テスト方法。