TWI647467B - 可同時抑制不同頻段電源阻抗的晶片測試模組 - Google Patents

Abstract

一種可同時抑制不同頻段電源阻抗的晶片測試模組，包括一電路板組件以及多個探針接觸墊。在該電路板組件中設置有一核心層板。在該核心層板上形成有一第一電容槽以及一第二電容槽。在該第一電容槽中設置有一高頻阻抗抑制電容，該高頻阻抗抑制電容隱藏在該電路板組件中。在該第二電容槽中設置有一低頻阻抗抑制電容，該低頻阻抗抑制電容隱藏在該電路板組件中。該多個探針接觸墊設置在該電路板組件頂面，與該高頻阻抗抑制電容及該低頻阻抗抑制電容電連接。該晶片測試模組可降低高頻電源阻抗及低頻電源阻抗，進而提升測試精度。

Description

可同時抑制不同頻段電源阻抗的晶片測試模組

本發明關於一種晶片測試模組，尤指一種可同時抑制不同頻段電源阻抗的晶片測試模組。其在對一半導體晶片進行訊號測試時，可抑制自身內部的低頻電源阻抗以及高頻電源阻抗，提升半導體晶片的測試準確度。

隨著行動通訊的發展，半導體晶片的運作時脈不斷攀升以應付日益增多的通訊資料傳輸需求。用於半導體晶片測試的半導體晶片測試裝置，其測試對象已不再只是數十MHz低頻時脈運作的半導體晶片，而是數百到上千MHz高頻時脈運作的半導體晶片。半導體晶片測試裝置若無法有效提供好的電源控制(指低的電源阻抗)，將影響測試的準確度。

請參照圖1，現有用於測試晶片的半導體晶片測試裝置80包括一電路板81、一間距轉換板83以及一探針座85。在該電路板81底面上設置有多個電容82。在該電路板81頂面設置有多個焊墊811。該間距轉換板83設置在該電路板81上，且透過多個錫球而焊接在該多個焊墊811上。該探針座85設置在該間距轉換板83上，在該探針座85上設置有多個探針851。當使用該半導體晶片測試裝置80對一半導體晶片90進行測試時，首先對該半導體晶片測試裝置80通以電力，接著將該半導體晶片90放置在該探針座85 上，使該多個探針851分別電接觸該半導體晶片90上的多個電子接點，以便測試半導體晶片90的各項訊號是否正常。

當半導體晶片測試裝置80在高頻段進行測試時，也就是針對半導體晶片的高頻電源進行測試時，電感特性會影響所設置的電容82的效果。依據冷次定律(Lenz’s Law)，一交流信號流經導線時會產生一時變的磁場，該磁場會在該導線上感應出電壓以抵抗電流的改變，如此使得該導線成為一電感器，而該導線的電感量與其線徑及長度有關，故縮短傳輸路徑將有助於電感量的降低。然而，上述設置在電路板81表面上的電容82導致電路的導線無法縮短，因而無法降低電感量，導致增大了高頻電源的阻抗，降低測試精度。

此外，上述半導體晶片測試裝置80自身的供電設計，並未分別針對低頻電源阻抗和高頻電源阻抗作出優化。尤其，該半導體晶片測試裝置80上的電容82配置僅針對低頻電源阻抗設計，當該半導體晶片測試裝置80用於測試半導體晶片的高頻電源時，導致半導體晶片測試裝置80內的高頻電源阻抗過高，因而影響測試的精準度，使得半導體晶片的測試結果產生誤差。

本發明人有鑑於現有半導體晶片測試裝置無法針對高頻電源阻抗進行優化，導致對高頻半導體晶片的測試失準的缺點，改良其不足與缺失，進而創作出一種可同時抑制不同頻段電源阻抗的晶片測試模組。

本發明主要目的在於提供一種可同時抑制不同頻段電源阻抗的晶片測試模組，其在對一半導體晶片進行訊號測試時，可抑制自身內 部的低頻電源阻抗以及高頻電源阻抗，提升半導體晶片的測試準確度。

為達上述目的，本發明可同時抑制不同頻段電源阻抗的晶片測試模組包括：一電路板組件，在該電路板組件中設置有至少一核心層板，在該至少一核心層板上形成有至少一第一電容槽以及至少一第二電容槽，在該至少一第一電容槽中設置有一高頻阻抗抑制電容，該高頻阻抗抑制電容隱藏在該電路板組件中，且在該至少一第二電容槽中設置有一低頻阻抗抑制電容，該低頻阻抗抑制電容隱藏在該電路板組件中；以及多個探針接觸墊，設置在該電路板組件頂面，與該高頻阻抗抑制電容及該低頻阻抗抑制電容電連接；其中，該至少一高頻阻抗抑制電容垂直地設置在該置少一第一電容槽內，且在該至少一高頻阻抗抑制電容的兩端分別設置有一第一電極，該兩第一電極呈垂直相對；該至少一低頻阻抗抑制電容水平地設置在該至少一第二電容槽內，且在該至少一低頻阻抗抑制電容的兩端分別設置有一第二電極，該兩第二電極呈水平相對。

藉由上述技術手段，本發明具有至少下列優點：

1.由於高頻阻抗抑制電容以及低頻阻抗抑制電容埋藏在電路板組件中，該電路板組件中連接到這些電容的導線無須延伸到電路板組件的表面，因此可減少導線的長度，故能夠降低因導線所產生的電感。

2.在各該核心層板中第一電容槽與第二電容槽的高頻阻抗抑制電容與低頻抑制電容相互匹配，分別在該電路板組件中發揮抑制高頻電源阻抗及抑制低頻電源阻抗的功效，因此，本發明不論是針對半導體晶 片的高頻電源或是低頻電源的測試，均能得到精確的測試結果。

在本發明中，該至少一第一電容槽為菱形，該至少一第二電容槽為菱形。

在本發明中，該電路板組件進一步包括一下層板以及一上層板，該至少一核心層板設置在該下層板與該上層板之間；該多個探針接觸墊是設置在該上層板表面。

在本發明中，該至少一核心層板為多個核心層板，在任兩相鄰的核心層板之間設置有一中介層板。

在本發明中，該至少一第一電容槽以及該至少一第二電容槽是位於該多個探針接觸墊下方，該高頻阻抗抑制電容及該低頻阻抗抑制電容是設置在該多個探針接觸墊下方。

在本發明中，在該至少一核心層板中的該高頻阻抗抑制電容的電容值不同於該低頻阻抗抑制電容的電容值。

在本發明中，該高頻阻抗抑制電容為一多層陶瓷電容，該低頻阻抗抑制電容為一多層陶瓷電容。

在本發明中，該高頻阻抗抑制電容為一薄膜電容，該低頻阻抗抑制電容為一薄膜電容。

在本發明中，該至少一第一電容槽以及該至少一第二電容槽是以雷射切割方式形成。

在本發明中，該電路板組件的表面上設置有至少一外置電容。

1‧‧‧晶片測試模組

2‧‧‧探針座

10、10a、10b‧‧‧電路板組件

11‧‧‧下層板

12‧‧‧核心層板

121‧‧‧第一電容槽

123‧‧‧第二電容槽

13‧‧‧上層板

14‧‧‧中介層板

21‧‧‧高頻阻抗抑制電容

210‧‧‧第一電極

23‧‧‧低頻阻抗抑制電容

230‧‧‧第二電極

30‧‧‧探針接觸墊

40‧‧‧外置電容

V‧‧‧垂直方向

H‧‧‧水平方向

80‧‧‧半導體晶片測試裝置

81‧‧‧電路板

82‧‧‧電容

811‧‧‧焊墊

83‧‧‧間距轉換板

85‧‧‧探針座

851‧‧‧探針

90‧‧‧半導體晶片

圖1為傳統半導體晶片測試裝置的第1實施例的側面局部剖視圖。

圖2為本發明可同時抑制不同頻段電源阻抗的晶片測試模組側面局部剖視圖。

圖3為本發明可同時抑制不同頻段電源阻抗的晶片測試模組的核心層板的局部放大俯視圖。

圖4為本發明可同時抑制不同頻段電源阻抗的晶片測試模組的第2實施例的電路板組件的側面局部剖視圖。

圖5為本發明可同時抑制不同頻段電源阻抗的晶片測試模組的第3實施例的電路板組件的側面局部剖視圖。

請參照圖2及圖3，本發明可同時抑制不同頻段電源阻抗的晶片測試模組1的第1實施例可測試一半導體晶片(圖中未示)上的高頻電源以及低頻電源，且可供一探針座2安裝到其上，該探針座2具有多個探針50用以接觸該半導體晶片底部的多個電子接點。

本發明可同時抑制不同頻段電源阻抗的晶片測試模組1包括：一電路板組件10、多個探針接觸墊30及至少一外置電容40。

該電路板組件10包括一下層板11、一上層板13、以及至少一核心層板12。該至少一核心層板12設置在該下層板11與該上層板13之間。在該至少一核心層板12上形成有至少一第一電容槽121以及至少一第二電容槽123。該至少一第一電容槽121和第二電容槽121皆為菱形。在較佳實施例中，該至少一第一電容槽121以及該至少一第二電容槽123是以雷射切割 方式形成。在該至少一第一電容槽121中設置有一高頻阻抗抑制電容21，該高頻阻抗抑制電容21隱藏在該電路板組件10中，且在該至少一第二電容槽123中設置有一低頻阻抗抑制電容23，該低頻阻抗抑制電容23亦隱藏在該電路板組件10中。於第1實施例中，該至少一第一核心層板12的數量為一個。

該多個探針接觸墊30設置在該電路板組件10頂面，供接觸探針50底端與該高頻阻抗抑制電容21及該低頻阻抗抑制電容23電連接。詳細而言，該多個探針接觸墊30是設置在該上層板13表面。

此外，該至少一高頻阻抗抑制電容21垂直地(沿著垂直方向V)設置在該置少一第一電容槽121內，且在該至少一高頻阻抗抑制電容21的兩端分別設置有一第一電極210，該兩第一電極210呈垂直相對；該至少一低頻阻抗抑制電容23水平地(沿著水平方向H)設置在該至少一第二電容槽123內，且在該至少一低頻阻抗抑制電容23的兩端分別設置有一第二電極230，該兩第二電極230呈水平相對。

在較佳實施例中，在該至少一核心層板12中的該高頻阻抗抑制電容21的電容值不同於該低頻阻抗抑制電容23的電容值。在較佳實施例中，該高頻阻抗抑制電容21和該低頻阻抗抑制電容23皆為一多層陶瓷電容，如圖2及圖3所示。或者，該高頻阻抗抑制電容21和該低頻阻抗抑制電容23皆可為一薄膜電容。

在較佳實施例中，該至少一第一電容槽121以及該至少一第二電容槽123是位於該多個探針接觸墊30下方，該高頻阻抗抑制電容21及該低頻阻抗抑制電容23是設置在該多個探針接觸墊30下方。

該至少一外置電容40設置在該電路板組件10的表面上。該至 少一外置電容40可與該高頻阻抗抑制電容21及該低頻阻抗抑制電容23相互配合，用於創造出較寬頻帶範圍的低電源阻抗工作範圍。

請參照圖4，在本發明第2實施例中，該電路板組件10a的該至少一核心層板12為二個核心層板12，在兩相鄰的核心層板12之間設置有一中介層板14。

請參照圖5，在本發明第3實施例中，該電路板組件10b的該至少一核心層板12為三個核心層板12，在任兩相鄰的核心層板12之間設置有一中介層板14。該中介層板14可用來間隔不同核心層板12內的該高頻阻抗抑制電容21及該低頻阻抗抑制電容23。

藉由上述技術手段，本發明具有至少下列優點：

1.由於高頻阻抗抑制電容21以及低頻阻抗抑制電容23埋藏在電路板組件10中，該電路板組件10中連接到這些電容21、23的導線(圖中未示)無須延伸到電路板組件10的表面，因此可減少導線的長度，故能夠降低因導線所產生的電感。

2.在各該核心層板12中第一電容槽121與第二電容槽123的高頻阻抗抑制電容21與低頻抑制電容23相互匹配，分別在該電路板組件10中發揮抑制高頻電源阻抗及抑制低頻電源阻抗的功效，因此，本發明不論是針對半導體晶片的高頻電源或是低頻電源的測試，均能得到精確的測試結果。

3.該高頻阻抗抑制電容21及該低頻阻抗抑制電容23設置在該多個探針接觸墊30下方，進一步縮短了該高頻阻抗抑制電容21及該低頻阻抗抑制電容23與該多個探針接觸墊30之間的導線長度，有效進一步降低 了電感，進而提升半導體晶片測試的準確度。

4.呈菱形的第一電容槽121以及第二電容槽123，因相較其外接圓來的尺寸來的小，可加大該第一電容槽121或第二電容槽123與一鄰近的鍍銅過孔(Via)的距離，避免彼此因自身的電感而相互影響，藉此可進一步提升本發明對半導體晶片測試的精準度。

Claims (10)

1. 一種可同時抑制不同頻段電源阻抗的晶片測試模組，包括：一電路板組件，在該電路板組件中設置有至少一核心層板，在該至少一核心層板上形成有至少一第一電容槽以及至少一第二電容槽，在該至少一第一電容槽中設置有一高頻阻抗抑制電容，該高頻阻抗抑制電容隱藏在該電路板組件中，且在該至少一第二電容槽中設置有一低頻阻抗抑制電容，該低頻阻抗抑制電容隱藏在該電路板組件中；以及多個探針接觸墊，設置在該電路板組件頂面，與該高頻阻抗抑制電容及該低頻阻抗抑制電容電連接；其中，該至少一高頻阻抗抑制電容垂直地設置在該置少一第一電容槽內，且在該至少一高頻阻抗抑制電容的兩端分別設置有一第一電極，該兩第一電極呈垂直相對；該至少一低頻阻抗抑制電容水平地設置在該至少一第二電容槽內，且在該至少一低頻阻抗抑制電容的兩端分別設置有一第二電極，該兩第二電極呈水平相對。
2. 如請求項1所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該至少一第一電容槽為菱形，該至少一第二電容槽亦為菱形。
3. 如請求項1所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該電路板組件進一步包括一下層板以及一上層板，該至少一核心層板設置在該下層板與該上層板之間；該多個探針接觸墊是設置在該上層板表面。
4. 如請求項1至3項中任一項所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該至少一核心層板為多個核心層板，在任兩相鄰的核心層板之間設置有一中介層板。
5. 如請求項1至3項中任一項所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該至少一第一電容槽以及該至少一第二電容槽是位於該多個探針接觸墊下方，該高頻阻抗抑制電容及該低頻阻抗抑制電容是設置在該多個探針接觸墊下方。
6. 如請求項1至3項中任一項所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中在該至少一核心層板中的該高頻阻抗抑制電容的電容值不同於該低頻阻抗抑制電容的電容值。
7. 如請求項1至3項中任一項所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該高頻阻抗抑制電容為一多層陶瓷電容，該低頻阻抗抑制電容亦為一多層陶瓷電容。
8. 如請求項1至3項中任一項所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該高頻阻抗抑制電容為一薄膜電容，該低頻阻抗抑制電容亦為一薄膜電容。
9. 如請求項1至3項中任一項所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該至少一第一電容槽以及該至少一第二電容槽是以雷射切割方式形成。
10. 如請求項1至3項中任一項所述可同時抑制不同頻段電源阻抗的晶片測試模組，其中該電路板組件的表面上設置有至少一外置電容。