JP2007250928A

JP2007250928A - 多層プリント配線板

Info

Publication number: JP2007250928A
Application number: JP2006073866A
Authority: JP
Inventors: Shinya Nishi; 慎矢西
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-03-17
Filing date: 2006-03-17
Publication date: 2007-09-27

Abstract

【課題】多層プリント配線板の配線抵抗及びインダクタンスに起因した高周波ノイズにより多層プリント配線板より発生する不要電磁波ノイズを抑制する。
【解決手段】少なくとも電源ピン、グランドピン、信号ピンを有したＦＰＧＡ等のＢＧＡパッケージ２が実装される多層プリント配線板１は、ＢＧＡパッケージ２をはんだ接続するパッドと、ＢＧＡパッケージ２を実装する面と同一面にあり且つＢＧＡパッケージ２の下部に位置するデカップリングコンデンサ３実装用の電極パッドを備えている。デカップリングコンデンサ３の一方の電極パッドを電源ピン用パッドと電源スルーホールとに接続し、デカップリングコンデンサ３の他方の電極パッドをグランドピン用パッドとグランドスルーホールとに接続する。これにより、デカップリングコンデンサ３とＢＧＡパッケージ２の電源ピン及びグランドピンの接続距離を短くした多層プリント配線板１を提供する。
【選択図】図１

Description

本発明は、情報処理装置、通信装置などの電子機器に用いられる、多層プリント配線板に関しており、特に、半導体デバイスの動作の信頼性確保とＥＭＩ抑制とを目的とした多層プリント配線板及びデカップリングコンデンサの実装構造に関する。

近年、電子機器の高速・高性能化の進展に伴って、電子機器に使用される半導体デバイスの動作周波数が高まり、ＬＳＩ等の半導体デバイスの電源やグランドの電位変動により回路の誤動作を引き起こす傾向にある。

更に、この電源やグランドの電位変動が、多層プリント配線板の電源層に、高周波ノイズとして伝搬するという問題点がある。この高周波ノイズが、多層プリント配線板の電源層を通して近隣しているＬＳＩ等の半導体デバイスに伝搬すると、この高周波ノイズに起因して半導体デバイスの回路動作の信頼性を低下させる要因ともなっている。

又、上記の高周波ノイズは、多層プリント配線板の電源層やグランド層、配線パターンを介して複雑なループを形成することにより外部に放射電磁波を発生させたり、多層プリント配線板から電子機器に接続されている電源やＬＡＮ等のケーブルに伝導ノイズとして伝搬し、ケーブルを放射媒体として外部に大きな不要電磁波ノイズを発生させたりする。

上記の不要電磁波ノイズと伝導ノイズとはＥＭＩ（Electromagnetic Interference；電磁波妨害）と称され、他の使用電子装置に影響を及ぼさないように日本ではＶＣＣＩ（Voluntary Control Council For Interference by Data Processing Equipment Office Machines；情報処理装置等電波障害自主規制協議会）、米国ではＦＣＣ、欧州ではＥＮが決めた各種規格により規制されている。

従って、電子機器を設計する上で、電子機器を構成する多層プリント配線板に対する半導体デバイスの動作の信頼性確保と、不要電磁波ノイズ及び伝導ノイズに関する対策とは避けて通れない問題点となっている。

不要電磁波ノイズ及び伝導ノイズの要因となる高周波ノイズを低減するために、通常、半導体デバイスの電源とグランド間にデカップリングコンデンサが使用されるが、特許文献１には、ＦＰＧＡ等のボールグリッドアレイパッケージ（以下、ＢＧＡパッケージという。）と多層プリント配線板との間にインターポーザとしてデカップリングコンデンサを内蔵した基板を使用することが、記載されている。

又、特許文献２には、デカップリングコンデンサを内蔵する多層配線基板において、デカップリングコンデンサを形成する誘電体層を多層プリント配線板の最表層に配置し、デカップリングコンデンサと実装部品とを電気的に接続するビアホールの長さを短く構成することにより、ビアホールのインダクタンスの悪影響を低減することが記載されている。

特開２００４−３０４１５８号公報特開２００２−３４４１４５号公報

しかしながら、特許文献１の先行技術では、ＢＧＡパッケージと多層プリント配線板以外に、インターポーザとなるデカップリングコンデンサ内蔵基板が必要となるため、その分、設計開発期間及び設計費用がかかってしまうという問題点と製造コストが高くなってしまうという問題点がある。又、特許文献２の先行技術では、デカップリングコンデンサを多層プリント配線板によって構成するために、特別な多層プリント配線板の製造方法が必要となり、製造コストが高価なものになるという問題点がある。

又、通常の貫通スルーホールを使用した多層プリント配線板上にＢＧＡパッケージを実装する場合には、多層プリント配線板のＢＧＡパッケージを実装した面の反対側の面にデカップリングコンデンサを実装することになるため、多層プリント配線板のスルーホールのインダクタンス成分が問題点となる。

更に、ＢＧＡパッケージは非常に多数の端子を有することから（現在１５００ピンを超えるＢＧＡパッケージも存在している。）、多層プリント配線板上でＢＧＡパッケージからの信号配線を引き出すことが困難となることが多く、多層プリント配線板の層数増加が見込まれる。このため、結果的に多層プリント配線板の厚さが増加し、スルーホールの物理長が大きくなることもある。

上記の高周波ノイズは、主に多層プリント配線板上に実装されたＬＳＩ等の半導体デバイスの内部回路が動作する際の電流ループに寄生するインダクタンスによって、ΔＶ＝−Ｌ・ｄｉ／ｄｔ＋Ｒｉ（ΔＶ：電位変動量、Ｌ：電流ループのインダクタンス値、ｄｉ／ｄｔ：時間当たりの電流変化量、Ｒ：電流ループ内の抵抗値、ｉ：電流）という式で表される電位変動により引き起こされる。このため、不要電磁波ノイズの要因となる高周波ノイズを低減するには、デカップリングコンデンサとデカップリングするＢＧＡパッケージ等の半導体デバイスと、多層プリント配線板のパターンとで構成される電流ループで囲まれた面積及びインダクタンス、抵抗を最小とすることが大きな課題となる。

この発明は斯かる課題の認識を踏まえて成されたものであり、その目的とするところは、既述の高周波ノイズを低減して不要電磁波ノイズを抑制し、以ってＢＧＡパッケージの半導体デバイスの安定した回路動作を確保可能な多層プリント配線板の構造を提供する点にある。

この発明の主題は、少なくとも電源ピン、グランドピン及び信号ピンを有する半導体集積回路用パッケージが実装される多層プリント配線板であって、前記半導体集積回路用パッケージの前記信号ピンをはんだ接続するためのパッケージ用パッドと、前記パッケージ用パッドが形成された、前記半導体集積回路用パッケージを実装する面と同一面上にあって、且つ、前記半導体集積回路用パッケージの下部にデカップリングコンデンサを実装可能な位置に配設された２個のデカップリングコンデンサ用電極パッドと、前記パッケージ用パッドが形成された面と同一面上にある前記電源ピン用のパッドと、前記パッケージ用パッドが形成された面と同一面上にある前記グランドピン用のパッドと、前記多層プリント配線板を貫通する電源スルーホール及びグランドスルーホールと、前記パッケージ用パッドが形成された面と同一面上にあって、且つ、前記デカップリングコンデンサ用電極パッドの一方と前記電源ピン用パッドとの間及び前記デカップリングコンデンサ用電極パッドの一方と前記電源スルーホールのランドとの間をそれぞれ接続する第１配線と、前記パッケージ用パッドが形成された面と同一面上にあって、且つ、前記デカップリングコンデンサ用電極パッドの他方と前記グランドピン用パッドとの間及び前記デカップリングコンデンサ用電極パッドの他方と前記グランドスルーホールのランドとの間をそれぞれ接続する第２配線とを備えることを特徴とする。

以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。

本発明の主題によれば、多層プリント配線板の同一面上で、半導体集積回路用パッケージ下部にデカップリングコンデンサの実装構造を設けることにより、従来構造よりもデカップリングコンデンサと半導体集積回路用パッケージの電源及びグランドの回路接続距離を短くすることが出来るため、多層プリント配線板の配線抵抗及びインダクタンスを低減でき、半導体集積回路用パッケージの電源及びグランドの高周波ノイズを低減出来る。従って、多層プリント配線板から発生する不要電磁波ノイズを抑制し、更に半導体集積回路用パッケージ内の半導体デバイスの安定した回路動作を確保することが出来る。

しかも、本発明の実装構造を実現するために特別なプリント配線板製作工程及び部品実装工程を必要としないため、コストアップを伴わない。

（実施の形態１）
本実施の形態は、半導体集積回路の電源ピンからグランドまでの実効インダクタンス成分を低減して等価回路に於ける直列共振周波数を高くし得る、多層プリント配線板上でのデカップリングコンデンサの実装構造を提供することにより、プリント配線基板から発生する放射ノイズを抑制し、半導体集積回路の安定した動作を確保する。即ち、本実施の形態では、半導体集積回路を内蔵する半導体集積回路用パッケージが実装される多層プリント配線板の面と同一面側に、デカップリングコンデンサの２個の電極パッドが、半導体集積回路用パッケージを実装した際に丁度デカップリングコンデンサが半導体集積回路用パッケージの下部に配置されるように、配設されて、しかも、配線で以って同一面上の電源パッド及びグランドパッドにそれぞれ接続されている。ここでは、少なくとも電源ピン、グランドピン及び信号ピンを有する「半導体集積回路用パッケージ」の一例として、ＦＰＧＡ等のＢＧＡパッケージが適用される。以下、本実施の形態の詳細を、図面を参照しつつ記載する。

図１は、多層プリント配線板１の同一面上にＢＧＡパッケージ２及びデカップリングコンデンサ３を実装する構造の概略を示す縦断面図である。又、図２は、ＢＧＡパッケージ２及びその下部に配設されるデカップリングコンデンサ３を実装する多層プリント配線板１の同一面上のパッド及び配線の概略を示す上面図である。又、図３は、本実施の形態に係るデカップリングコンデンサ実装方法を採用する場合の、多層プリント配線板１の主要部分の構造を示す斜視縦断面図である。尚、本実施の形態では、一例として、ＢＧＡパッケージ２内の半導体集積回路は、１つの電源と１つのグランドとを１セットとして、８セットの電源及びグランドを有している。そのため、図２に示されるように、電源ピン用パッド７とそれと対を成すグランドピン用パッド８とが、８セット分、多層プリント配線板１の、ＢＧＡパッケージ２及びデカップリングコンデンサ３の同一実装面上に配設されている。又、図１に於いては、ＢＧＡパッケージ２の裏面から突出している半導体集積回路の各電源ピン、各グランドピン及び各信号ピンのそれぞれは、多層プリント配線板１の上記同一実装面上に配設されている電源ピン用パッド７、グランドピン用パッド８及びＢＧＡパッケージ用パッド５とはんだ接続されるために、接続前の段階では、はんだボール４の形状を成している。

多層プリント配線板１に関しては、例えばその構成を１０層とした場合には、多層プリント配線板１内の導体層の構成例として、第１層は信号配線層として、第２層はグランド層１２として、第３層は信号配線層として、第４層は信号配線層として、第５層は電源層１１として、第６層はグランド層１２として、第７層は信号配線層として、第８層は信号配線層として、第９層はグランド層１２として、第１０層は信号配線層として構成される。尚、図３では、その図示の目的上、多層プリント配線板１を構成する導体層として、一つの電源層１１及び３つのグランド層１２のみが描画されている。

図２に示すように、多層プリント配線板１の上記同一実装面上には、ＢＧＡパッケージ２の信号ピン用のはんだボール４を接続するための多数のＢＧＡパッケージ用パッド５が形成されている。ここで、図２では図示していないが、多層プリント配線板１の上記同一実装面上には、各ＢＧＡパッケージ用パッド５に接続され且つ信号配線用スルーホールのランドにまで延びて同ランドに接続された多数の信号配線が形成されている。そして、多層プリント配線板１を貫通する各信号配線用スルーホール（図示せず）は、多層プリント配線板１内に内装されたランドを介して、多層プリント配線板１内の信号配線層に電気的に接続されている。

加えて、多層プリント配線板１の上記同一実装面上には、ＢＧＡパッケージ２の電源ピン用のはんだボール４をそこへはんだ接続するための、半導体集積回路の電源の数（この例では８個）と同数の、電源ピン用パッド７が配設されている。そして、多層プリント配線板１の上記同一実装面上であって且つ対応する各電源ピン用パッド７の近傍位置には、当該電源ピン用パッド７と隣り合うように、ＢＧＡパッケージ２のグランドピン用のはんだボール４をそこへはんだ接続するための、半導体集積回路の各電源と対を成すグランドの数（この例では８個）と同数の、グランドピン用パッド８も配設されている。

更に、この実施の形態の中核的構成の一つとして、ＢＧＡパッケージ２を実装する面と同一面であって、且つ、ＢＧＡパッケージ２の実装後にはＢＧＡパッケージ２の下部にあたる部分に、デカップリングコンデンサ用パッド６が配設されている。より詳細には、図２及び図３に例示する通り、各電源ピン用パッド７及びそれに対応する電源スルーホール９の近傍位置には、当該電源ピン用パッド７及び対応する電源スルーホール９と隣り合うように、デカップリングコンデンサ用の第１電極パッド６Ａが形成されている。同様に、各グランドピン用パッド８及びそれに対応するグランドスルーホール１０の近傍位置には、当該グランドピン用パッド８及び対応するグランドスルーホール１０と隣り合うように、デカップリングコンデンサ用の第２電極パッド６Ｂが形成されている。

更に、この実施の形態の中核的構成として、ＢＧＡパッケージ用パッド５が形成された面と同一面上に形成されており、且つ、既述した信号線（図示せず）の幅よりも広い幅を有する各配線（第１配線）１３が、各デカップリングコンデンサ用第１電極パッド６Ａとそれに対応する電源ピン用パッド７との間及び同第１電極パッド６Ａと対応する電源スルーホール９のランドとの間を、それぞれ接続している。同様に、ＢＧＡパッケージ用パッド５が形成された面と同一面上に形成されており、且つ、既述した信号線（図示せず）の幅よりも広い幅を有する各配線（第２配線）１３が、各デカップリングコンデンサ用第２電極パッド６Ｂとそれに対応するグランドピン用パッド８との間及び同第２電極パッド６Ｂと対応するグランドスルーホール１０のランドとの間を、それぞれ接続している。ここで、図３に例示するように、各電源スルーホール９は、多層プリント配線板１内に設けた電源層１１に電気的に接続しており、各グランドスルーホール１０は、多層プリント配線板１内に設けた各グランド層１２に電気的に接続している。

図１に示すように各デカップリングコンデンサ３とＢＧＡパッケージ２とを多層プリント配線板１の同一実装面上に実装する方法を、以下に記載する。先ず、図２に示す多層プリント配線板１の同一実装面上に設けられた全パッド５、６、７、８に、リフローによるはんだ付け工程で使用されるはんだペーストを塗布し、ＢＧＡパッケージ２のはんだボール４の高さよりも部品高さの小さい各デカップリングコンデンサ３を、対応するデカップリングコンデンサ用パッド６（６Ａ、６Ｂ）上にマウントする。次に、ＢＧＡパッケージ用パッド５、電源ピン用パッド７及びグランドピン用パッド８上に、ＢＧＡパッケージ２（のはんだボール４）をマウントする。そして、リフロー工程によりはんだを溶融させた後、冷却することによりはんだが硬化し、ＢＧＡパッケージ２と多層プリント配線板１のパッド５、７、８間及びデカップリングコンデンサ３と多層プリント配線板１のパッド６（６Ａ、６Ｂ）間で、はんだ接続を形成する。

具体例としては、はんだボール４の高さが最小０．４ｍｍのＢＧＡパッケージ２に対しては、デカップリングコンデンサ３として、例えば、０６０３サイズ（即ち、真上からコンデンサを眺めた際の形状である長方形の長辺が０．６ｍｍであり、その短辺が０．３ｍｍである。）、高さが０．３ｍｍ±０．０３ｍｍのチップコンデンサを使用することが出来る。

図３は、既述した通り、本実施の形態に於けるＢＧＡパッケージ２及びデカップリングコンデンサ３を同一面に実装するための多層プリント配線板１の構造を部分的に拡大して示す図である。これに対して、図７及び図８に示す従来の技術では、デカップリングコンデンサ３はＢＧＡパッケージ２を実装する面とは反対の面に実装される。しかし、本実施の形態の多層プリント配線板１の構造によれば、ＢＧＡパッケージ２とデカップリングコンデンサ３とを多層プリント配線板１の同一面に実装するために、パッド同士６（６Ａ）−７、６（６Ｂ）−８を近接させることになるため（図３参照）、図８に示す従来技術と比較して、ＢＧＡパッケージ２の電源ピン用パッド７とデカップリングコンデンサ用パッド６（６Ａ）との距離及びＢＧＡパッケージ２のグランド用パッド８とデカップリングコンデンサ用パッド６（６Ｂ）との距離を、それぞれ、電源スルーホール９及びグランドスルーホール１０の距離だけ、低減することが出来る。しかも、図８に示す従来技術では、電源ピン用パッド７とデカップリングコンデンサ用パッド６との間で電源スルーホール９が電源層１１に電気的に接続されており、同じく、グランド用パッド８とデカップリングコンデンサ用パッド６との間でグランドスルーホール１０がグランド層１２に電気的に接続されているため、デカップリングコンデンサ３によるデカップリング作用が弱められてしまう。これに対して、図３に示す本実施の形態に係る多層プリント配線板１の構造では、電源ピン用パッド７と電源スルーホール９のランド間にデカップリングコンデンサ用パッド６（６Ａ）があり、且つ、グランド用パッド８とグランドスルーホール１０のランド間にデカップリングコンデンサ用パッド６（６Ｂ）があるため、電源層１１及びグランド層１２の存在によってデカップリングコンデンサ３によるデカップリング作用が弱められてしまうという事態は発生しない。この点でも、本実施の形態に係る多層プリント配線板１の構造は、図８の構造と比較して有効である。

しかも、本実施の形態に係る多層プリント配線板１では、既述の通り、（第１及び第２配線１３の幅）＞（信号線の幅）の関係が設定されているので、この構造関係の設定によっても、多層プリント配線板１で生じる抵抗値及び実効インダクタンス成分の値をより一層低減化し得る（その結果、直列共振周波数１／（２π√ＬＣ）をより高めることが出来る）。

図４に、本実施の形態に係る多層プリント配線板１に図１に示すようにＢＧＡパッケージ２及びデカップリングコンデンサ３を実装した場合の等価回路図を示す。又、図４と対比するため、図７及び図８に示す従来の多層プリント配線板にＢＧＡパッケージ２及びデカップリングコンデンサ３を実装した場合の等価回路図を、図９に示す。図４及び図９に於ける電流ループ２２、２３の長さの相違により、従来のデカップリングコンデンサ３の実装方法よりも本実施の形態の方が電流ループの抵抗とインダクタンスとを小さくすることが出来、電源電位やグランド電位の変動を抑制することが出来る。

又、電流ループの抵抗やインダクタンスにＢＧＡパッケージ２内の回路動作電流が流れることによって生じる電圧変動を抑えるために、デカップリングコンデンサ３に求められることは、等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）の低減である。従って、デカップリングコンデンサ３として、同時スイッチングに対して十分な静電容量を持ち、ＥＳＲとＥＳＬの小さい２端子又は３端子のセラミックコンデンサを使用すると、効果的にデカップリングを行える。

（実施の形態２）
図５は、本実施の形態に於ける、多層プリント配線板１上にＢＧＡパッケージ２及びデカップリングコンデンサ３を実装する構造の概略図を示す。図５に示されている通り、本実施の形態に係る多層プリント配線板１は、ＢＧＡパッケージ２の実装面側に設けられ且つＢＧＡパッケージ２下部に位置するデカップリングコンデンサ用パッド（実施の形態１で既述したものと同等）以外に、ＢＧＡパッケージ２を実装する面とは反対面側にもデカップリングコンデンサ３を実装する電極パッドを備えている。従って、本実施の形態では、デカップリングコンデンサ３を、ＢＧＡパッケージ２の下部に位置するＢＧＡパッケージ２の実装面側の部分と、その反対面側（その反対面中、ＢＧＡパッケージ２の実装面側の部分と対向している部分）とに実装する。

これにより、電流ループの並列パスが出来るため、抵抗と実効インダクタンス成分との値を共により一層小さくすることが出来る。

（実施の形態３）
本実施の形態は、既述した実施の形態１及び２の変形例に該当している。即ち、実施の形態１及び２では、図２に例示する通り、電源一つにつき電源スルーホール９を１個、グランド一つにつきグランドスルーホール１０を１個備える構成を採用しているが、本実施の形態では、電源一つにつき電源スルーホール９を複数個、グランド一つにつきグランドスルーホール１０を複数個備える。電源一つにつき電源スルーホール９を２個、グランド一つにつきグランドスルーホール１０を２個備える一例を、図３に対応する図面である図６に示す。

本構造を採用することにより、電源スルーホール９及びグランドスルーホール１０を共に並列に配線することが出来るので、各スルーホール９、１０で生じる抵抗値及びインダクタンス値を、実施の形態１及び２の場合よりも低減化することが出来る。

（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。

本発明の実施の形態１における、多層プリント配線板とＢＧＡパッケージ及びデカップリングコンデンサとの実装構造を示す縦断面図である。本発明の実施の形態１における多層プリント配線板の構造を示す平面図である。本発明の実施の形態１における、ＢＧＡパッケージ及びデカップリングコンデンサを同一面に実装する多層プリント配線板の構造を示す斜視断面図である。本発明の実施の形態１における、ＢＧＡパッケージ及びデカップリングコンデンサを多層プリント配線板に実装した際の等価回路を示す図である。本発明の実施の形態２における、多層プリント配線板とＢＧＡパッケージ及びデカップリングコンデンサとの実装構造を示す縦断面図である。本発明の実施の形態３における、ＢＧＡパッケージ及びデカップリングコンデンサを同一面に実装する多層プリント配線板の構造を示す斜視断面図である。従来における、多層プリント配線板とＢＧＡパッケージ及びデカップリングコンデンサとの実装構造を示す縦断面図である。従来における、ＢＧＡパッケージ及びデカップリングコンデンサを実装する多層プリント配線板の構造を示す斜視断面図である。従来における、ＢＧＡパッケージ及びデカップリングコンデンサを多層プリント配線板に実装した際の等価回路を示す図である。

符号の説明

１多層プリント配線板、２ＢＧＡパッケージ、３デカップリングコンデンサ、４はんだボール、５ＢＧＡパッケージ用パッド、６デカップリングコンデンサ用パッド、７電源ピン用パッド、８グランドピン用パッド、９電源スルーホール、１０グランドスルーホール、１１電源層、１２グランド層、１３配線、１４ＤＣ電源、１５ａ電源層の抵抗、１５ｂ電源層のインダクタンス、１６ａグランド層の抵抗、１６ｂグランド層のインダクタンス、１７ａスルーホールの抵抗、１７ｂスルーホールのインダクタンス、１８ａ配線の抵抗、１８ｂ配線のインダクタンス、１９デカップリングコンデンサの静電容量、２０ＢＧＡパッケージ内部のドライバ、２１ＢＧＡパッケージ内部のレシーバ、２２ドライバＯＮ時の電流ループ、２３ドライバＯＦＦ時の電流ループ。

Claims

少なくとも電源ピン、グランドピン及び信号ピンを有する半導体集積回路用パッケージが実装される多層プリント配線板であって、
前記半導体集積回路用パッケージの前記信号ピンをはんだ接続するためのパッケージ用パッドと、
前記パッケージ用パッドが形成された、前記半導体集積回路用パッケージを実装する面と同一面上にあって、且つ、前記半導体集積回路用パッケージの下部にデカップリングコンデンサを実装可能な位置に配設された２個のデカップリングコンデンサ用電極パッドと、
前記パッケージ用パッドが形成された面と同一面上にある前記電源ピン用のパッドと、
前記パッケージ用パッドが形成された面と同一面上にある前記グランドピン用のパッドと、
前記多層プリント配線板を貫通する電源スルーホール及びグランドスルーホールと、
前記パッケージ用パッドが形成された面と同一面上にあって、且つ、前記デカップリングコンデンサ用電極パッドの一方と前記電源ピン用パッドとの間及び前記デカップリングコンデンサ用電極パッドの一方と前記電源スルーホールのランドとの間をそれぞれ接続する第１配線と、
前記パッケージ用パッドが形成された面と同一面上にあって、且つ、前記デカップリングコンデンサ用電極パッドの他方と前記グランドピン用パッドとの間及び前記デカップリングコンデンサ用電極パッドの他方と前記グランドスルーホールのランドとの間をそれぞれ接続する第２配線とを備えることを特徴とする、
多層プリント配線板。
請求項１記載の多層プリント配線板であって、
前記第１及び第２配線は共に、前記パッケージ用パッドが形成された面と同一面上に配設され且つ前記パッケージ用パッドに接続されている信号配線よりも大きい幅を有することを特徴とする、
多層プリント配線板。
請求項１又は２に記載の多層プリント配線板であって、
前記半導体集積回路用パッケージを実装する面とは反対面側にも別のデカップリングコンデンサを実装するための電極パッドを備えることを特徴とする、
多層プリント配線板。
請求項１乃至３の何れかに記載の多層プリント配線板であって、
電源一つにつき電源スルーホールを複数個、グランド一つにつきグランドスルーホールを複数個備えることを特徴とする、
多層プリント配線板。