CN113133219A - 一种基于交错阵列封装ddr4信号分配方法、芯片 - Google Patents

Abstract

本发明提供一种基于交错阵列封装DDR4信号分配方法、芯片，涉及计算机系统技术领域，方法包括以下步骤：S1：两个0.8mm*1.4mm阵列的封装管脚，交错排布至对方形状中心；S2：在每个封装管脚的焊盘上钻孔；S3：在钻孔处接线，接线包括电源线、信号线以及地线，形成电源管脚、信号管脚和地管脚，使得在同一行上的电源管脚和地管脚交错分布，且任一电源管脚与相邻的地管脚之间具有两个信号管脚；S4：在任意一个地管脚和与之相邻的电源管脚之间安装封装电容。本发明合理有效，无需突破现有印制板工艺极限，仍可以有效提高芯片封装管脚的密度，实现更多高速DDR4信号优化分配和滤波电容布局设计，从而提高系统性能，可靠性高。

Description

一种基于交错阵列封装DDR4信号分配方法、芯片

技术领域

本发明涉及计算机系统技术领域，

尤其是，本发明涉及一种基于交错阵列封装DDR4信号分配方法、芯片。

背景技术

计算机内存技术，已经进入第四代双倍数据速率同步动态随机存取存储器（DDR4SDRAM）时代。如今，高性能CPU、GPU、APU对内存性能需求持续增加，以期突破存储带宽、存储容量等“内存壁垒”。这些突破，往往通过提升访存速率、扩大访存位宽来实现，这些对高性能芯片封装设计、高速系统设计都提出了严峻挑战。

在传统设计中，相邻封装管脚0.8mm pitch（中心距）达到了封装设计极限，也达到了常规印制板工艺极限，例如，传统0.8mm×0.8mm方形阵列。以钻孔孔径Φ0.25mm（连接盘径≥Φ0.45mm、反盘盘径≥0.65mm）为例，1个pitch仅能引出最少的1根0.1mm常规布线，以及有保障的最小参考平面宽度需求（0.15mm≥W≥0.10mm），芯片对面恰好能够布设最小尺寸0402封装的中频/高频滤波电容。

为了进一步提升封装管脚密度，常规做法只有减小相邻管脚中心距，例如：0.75mmpitch、0.70mm pitch。在此条件下，无论封装工艺、常规印制板工艺，乃至SMT装联工艺，都难以支持这种pitch尺寸。与此同时，pitch<0.8mm还意味着，DDR4信号难以正常引出，引出线参考平面没有保障，以及芯片对面没法布设中频/高频滤波电容，从而引入SI/PI方面的工程挑战。

因此为了解决上述问题，设计一种合理的基于交错阵列封装DDR4信号分配方法对我们来说是很有必要的。

发明内容

本发明的目的在于提供一种合理有效，无需突破现有印制板工艺极限，仍可以有效提高芯片封装管脚的密度，实现更多高速DDR4信号优化分配和滤波电容布局设计，从而提高系统性能，可靠性高的基于交错阵列封装DDR4信号分配方法。

为达到上述目的，本发明采用如下技术方案得以实现的：

一种基于交错阵列封装DDR4信号分配方法，包括以下步骤：

S1：两个0.8mm*1.4mm阵列的封装管脚，排布至印刷版上，保证两个阵列的封装管脚交错排布至对方的形状中心；

S2：在每个封装管脚的焊盘上进行钻孔；

S3：在钻孔处进行接线，接线包括电源线、信号线以及地线，分别形成电源管脚、信号管脚和地管脚，使得在同一行上的电源管脚和地管脚交错分布，且任一电源管脚与相邻的地管脚之间具有两个信号管脚；

S4：在任意一个地管脚和与之相邻的电源管脚之间安装封装电容。

作为本发明的优选，执行步骤S1时，两个0.8mm*1.4mm阵列的封装管脚的行数均不少于3行；且每一行的封装管脚数量不小于6个。

作为本发明的优选，执行步骤S1时，第一个阵列的封装管脚作为奇数行封装管脚，第二个阵列的封装管脚作为偶数行封装管脚，且偶数行的封装管脚设置于相邻两个奇数行正中间，且偶数行的封装管脚的每一个封装管脚均设置于奇数行封装管脚中两个相邻封装管脚的中垂线上。

作为本发明的优选，执行步骤S2时，钻孔的外径不小于焊盘外径的一半。

作为本发明的优选，执行步骤S3时，在奇数行的封装管脚上按照GSSPSS循环排列；在偶数行的封装管脚上按照PSSGSS循环排列；其中G为连接有地线的地管脚，S为连接有信号线的信号管脚，P为连接有电源线的电源管脚。

作为本发明的优选，执行步骤S3时，所有奇数行的封装管脚上第一个地管脚前面的信号管脚数量N按照012循环设置；所有偶数行的封装管脚上第一个电源管脚前面的信号管脚数量M按照012循环设置。

作为本发明的优选，执行步骤S4时，地管脚和通过封装电容与之连接的电源管脚分别位于相邻两行。

作为本发明的优选，执行步骤S4时，封装电容为0402封装中频/高频装滤波电容。

本发明还提供了一种基于交错阵列封装DDR4信号分配芯片，其上排布有阵列封装管脚，所述阵列封装管脚按照上述的信号分配方法进行排列。

本发明一种基于交错阵列封装DDR4信号分配方法、芯片有益效果在于：合理有效，无需突破现有印制板工艺极限，仍可以有效提高芯片封装管脚的密度，实现更多高速DDR4信号优化分配和滤波电容布局设计，从而提高系统性能，可靠性高。

附图说明

图1为本发明一种基于交错阵列封装DDR4信号分配方法的流程示意图；

图2为本发明一种基于交错阵列封装DDR4信号分配方法中两个阵列的封装管脚排布示意图；

图3为本发明一种基于交错阵列封装DDR4信号分配方法中封装管脚布线引出示意图；

图4为本发明一种基于交错阵列封装DDR4信号分配方法的一个实施例中两个阵列的封装电容的安装示意图；

图5为本发明一种基于交错阵列封装DDR4信号分配方法的另一个实施例中两个阵列的封装电容的安装示意图。

具体实施方式

以下是本发明的具体实施例，对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的模块和结构的相对布置不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法及系统可能不作详细讨论，但在适当情况下，技术、方法及系统应当被视为授权说明书的一部分。

实施例一：如图1至5所示，仅仅为本发明的其中一个的实施例，一种基于交错阵列封装DDR4信号分配方法，包括以下步骤：

S1：两个0.8mm*1.4mm阵列的封装管脚，排布至印刷版上，保证两个阵列的封装管脚交错排布；

实际上，在执行步骤S1时，两个0.8mm*1.4mm阵列的封装管脚的行数均不少于3行；且每一行的封装管脚数量不小于6个。

具体的交错排布方式如下：在执行步骤S1时，第一个阵列的封装管脚作为奇数行封装管脚，第二个阵列的封装管脚作为偶数行封装管脚，且偶数行的封装管脚设置于相邻两个奇数行正中间，且偶数行的封装管脚的每一个封装管脚均设置于奇数行封装管脚中两个相邻封装管脚的中垂线上，如图2所示，奇数行为第一个阵列的封装管脚，偶数行的为第二个阵列的封装管脚，两个阵列的封装管脚交错排布至对方的形状中心。

例如，第二个阵列的封装管脚中的第一行第一个封装管脚a，与第一个阵列的封装管脚中第一行和第二行的前两个封装管脚（共四个封装管脚b），此时封装管脚a位于四个封装管脚b的正中心，此时，第一个阵列的封装管脚中第一行和第二行封装管脚之间的距离为1.4mm，封装管脚a与四个封装管脚b中的任一封装管脚b的距离都相等，且根据勾股定理可得，封装管脚a与四个封装管脚b中的任一封装管脚b的距离为根号0.65，开根号之后，略大于0.8mm。也就是在实现了0.8mm*0.7mm（第一个阵列的封装管脚中第一行和第二个阵列的封装管脚中的第一行之间的间距为1.4mm的一半）的矩形阵列的管脚密度的前提下，每两个封装管脚之间的最小间距均不小于0.8mm，这与传统0.8mm×0.8mm方形阵列基本相当，确保对芯片封装工艺、印制板工艺与SMT装联工艺需求没有变化。

而且，此时的情况下，就信号引出而言，如图3所示，从0.8mm方向引出布线密度与传统0.8mm×0.8mm正方形阵列相当，从1.4mm方向可以引出两根布线，其布线密度（2根@1.4mm）比传统0.8mm×0.8mm正方形阵列（2根@1.6mm）要高。

S2：在每个封装管脚的焊盘上进行钻孔；

在执行步骤S2时，钻孔的外径不小于焊盘外径的一半。由于没有连接盘径和反盘盘径的差异化考虑，所有焊盘都可以视为连接盘，连接盘的盘径为Φ0.45mm，钻孔的孔径Φ0.25mm，这样钻孔的外径不小于焊盘外径的一半，钻孔制作时更加简单。

在这里，采用盘中孔工艺来适应封装管脚密度增加。

S3：在钻孔处进行接线，接线包括电源线、信号线以及地线，分别形成电源管脚、信号管脚和地管脚，使得在同一行上的电源管脚和地管脚交错分布，且任一电源管脚与相邻的地管脚之间具有两个信号管脚；

执行步骤S3时，在奇数行（第一个阵列）的封装管脚上按照GSSPSS-GSSPSS循环排列；在偶数行（第二个阵列）的封装管脚上按照PSSGSS-PSSGSS循环排列；其中G为连接有地线的地管脚，S为连接有信号线的信号管脚，P为连接有电源线的电源管脚。如图4或图5所示的排列方式进行电源管脚、信号管脚和地管脚的排布，这样信号管脚与其他管脚（电源管脚和地管脚的和）之间的比例达到2:1，既尽可能的减小Z向传输串扰耦合；又可以确保信号，从而确保DDR4信号传输速率。

而且，执行步骤S3时，所有奇数行的封装管脚上第一个地管脚前面的信号管脚数量N按照012循环设置；所有偶数行的封装管脚上第一个电源管脚前面的信号管脚数量M按照012循环设置。例如第一行的第一个地管脚前面的信号管脚数量N为0；第三行的第一个地管脚前面的信号管脚数量N为1；第五行的第一个地管脚前面的信号管脚数量N为2；需要注意的是，第七行的第一个地管脚前面的信号管脚数量N又为0；以此类推，这样如图4或图5所示的排列方式进行电源管脚、信号管脚和地管脚的排布，具有以下优势：

一、任意信号管脚，都有临近的电源管脚与地管脚，确保高速信号任选参考平面(电源平面或者地平面)都可得到可靠保障；

二、任意电源管脚都有临近的地管脚做回流路径，最小化电源/地平面寄生电感参数，并有利于中频/高频滤波电容布局。

S4：在任意一个地管脚和与之相邻的电源管脚之间安装封装电容。

并且，执行步骤S4时，地管脚和通过封装电容与之连接的电源管脚分别位于相邻两行。

封装电容有两种安装方式，一、地管脚和与其组成回流路径的电源管脚之间安装封装电容，如图5所示；二、地管脚和与其组成回流路径的电源管脚反方向的另一个电源管脚之间安装封装电容，如图4所示；其实以上两种安装方式本质是一样的，可以根据实时的印刷板制作来安装封装电容。

最后，执行步骤S4时，封装电容为0402封装中频/高频装滤波电容。

由于步骤S1中可知，地管脚和与之相连的电源管脚之间的距离约为0.8mm（实际上是根号0.65mm²，略大于0.8mm，但是相差不多），可以理解为0402封装中频/高频装滤波电容旋转60°布局，这样，在任意相邻电源/地管脚之间可以布设1个0402封装中频/高频装滤波电容，从而实现I/O电源有效滤波以及确保SMT装联可靠性。

实施例二，本发明还提供了一种基于交错阵列封装DDR4信号分配芯片，其上排布有阵列封装管脚，所述阵列封装管脚按照上述实施例中所述的信号分配方法进行排列。

本发明一种基于交错阵列封装DDR4信号分配方法、芯片合理有效，在不突破现有封装工艺、印制板工艺、SMT装联工艺的条件下，仍可以有效提高芯片封装管脚的密度，实现更多高速DDR4信号优化分配和滤波电容布局设计，从而提高系统性能，可靠性高。

本发明不局限于上述具体的实施方式，本发明可以有各种更改和变化。凡是依据本发明的技术实质对以上实施方式所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围。

Claims (9)

1.一种基于交错阵列封装DDR4信号分配方法，其特征在于，包括以下步骤：

S1：两个0.8mm*1.4mm阵列的封装管脚，排布至印刷版上，保证两个阵列的封装管脚交错排布；

S2：在每个封装管脚的焊盘上进行钻孔；

S3：在钻孔处进行接线，接线包括电源线、信号线以及地线，分别形成电源管脚、信号管脚和地管脚，使得在同一行上的电源管脚、信号管脚和地管脚交错分布；

S4：在任意一个地管脚和与之相邻的电源管脚之间安装封装电容。

2.根据权利要求1所述的一种基于交错阵列封装DDR4信号分配方法，其特征在于：

执行步骤S1时，两个0.8mm*1.4mm阵列的封装管脚的行数均不少于3行；且每一行的封装管脚数量不小于6个。

3.根据权利要求2所述的一种基于交错阵列封装DDR4信号分配方法，其特征在于：

执行步骤S1时，第一个阵列的封装管脚作为奇数行封装管脚，第二个阵列的封装管脚作为偶数行封装管脚，且偶数行的封装管脚设置于相邻两个奇数行正中间，且偶数行的封装管脚的每一个封装管脚均设置于奇数行封装管脚中两个相邻封装管脚的中垂线上。

4.根据权利要求3所述的一种基于交错阵列封装DDR4信号分配方法，其特征在于：

执行步骤S2时，钻孔的外径不小于焊盘外径的一半。

5.根据权利要求4所述的一种基于交错阵列封装DDR4信号分配方法，其特征在于：

执行步骤S3时，每一行的封装管脚都按照一个地管脚、两个信号管脚、一个电源管脚、两个信号管脚、再一个地管脚的排列方式循环排列。

6.根据权利要求5所述的一种基于交错阵列封装DDR4信号分配方法，其特征在于：

执行步骤S3时，所有奇数行的地管脚与相邻偶数行的电源管脚相互临近，所有奇数行的电源管脚与相邻偶数行的地管脚相互临近。

7.根据权利要求6所述的一种基于交错阵列封装DDR4信号分配方法，其特征在于：

执行步骤S4时，地管脚和通过封装电容与之连接的电源管脚分别位于相邻两行，且相互临近。

8.根据权利要求7所述的一种基于交错阵列封装DDR4信号分配方法，其特征在于：

执行步骤S4时，封装电容为0402封装中频/高频装滤波电容。

9.一种基于交错阵列封装DDR4信号分配芯片，其上排布有阵列封装管脚，其特征在于：

所述阵列封装管脚按照上述权利要求1-8任一项所述的信号分配方法进行排列。

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