JP3817810B2 - 半導体メモリ、配線基板及びメモリモジュール - Google Patents
半導体メモリ、配線基板及びメモリモジュール Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、配線基板に実装してメモリモジュールを構成するに好適な半導体メモリ、メモリモジュール用の配線基板及びメモリモジュールに関する。
【０００２】
近年、特に、マザーボードや増設ボード等に設けられている配線基板用コネクタに接続して使用されるメモリモジュールに実装されている半導体メモリと、マザーボードや増設ボード等に形成されているデータバスとの間のデータ転送の高速化が要請されている。
【０００３】
【従来の技術】
図８は従来のメモリモジュールの一例の要部を示す概略的平面図である。図８中、１は配線基板、２、３は配線基板１に形成されているデータ用配線、４、５は配線基板用コネクタに接続される接続部に形成されているデータ入出力端子であり、データ用配線２はデータ入出力端子４に接続され、データ用配線３はデータ入出力端子５に接続されている。
【０００４】
また、６、７は配線基板１に実装されたダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）である。これらＤＲＡＭ６、７において、８、９はデータ入出力端子であり、ＤＲＡＭ６のデータ入出力端子８はデータ用配線２に接続され、ＤＲＡＭ７のデータ入出力端子９はデータ用配線３に接続されている。
【０００５】
なお、ＤＲＡＭ６、７が設けているアドレス信号入力端子、コントロール信号入力端子及び電源端子が接続されている配線基板１上の配線及び配線基板１の接続部に形成されているアドレス信号入力端子、コントロール信号入力端子、電源端子は、図示を省略している。
【０００６】
また、図９は従来のメモリモジュールの他の例の要部を示す概略的平面図である。図９中、１１は配線基板、１２は配線基板１１に形成されているデータ用配線、１３は配線基板用コネクタに接続される接続部に形成されたデータ入出力端子であり、データ用配線１２はデータ入出力端子１３に接続されている。
【０００７】
また、１４は配線基板１１に実装されたＤＲＡＭである。ＤＲＡＭ１４において、１５はデータ入出力端子であり、ＤＲＡＭ１４のデータ入出力端子１５は、データ用配線１２に接続されている。
【０００８】
なお、ＤＲＡＭ１４が設けているアドレス信号入力端子、コントロール信号入力端子及び電源端子が接続されている配線基板１１上の配線及び配線基板１１の接続部に形成されているアドレス信号入力端子、コントロール信号入力端子、電源端子は、図示を省略している。
【０００９】
【発明が解決しようとする課題】
図８に示す従来のメモリモジュールにおいては、ＤＲＡＭ６、７の端子配列方向と、配線基板１の接続部の端子配列方向が直交するように、ＤＲＡＭ６、７を配線基板１に実装している。
【００１０】
このため、データ入出力端子８、９によってデータ用配線２、３の長さが異なってしまい、データ入力時に必要な同期マージンを大きくとらなければならず、データ伝送の高速化を図ることができないという問題点があった。
【００１１】
また、データ入出力端子８、９によっては、データ用配線２、３の長さがかなり長くなってしまい、データ信号の反射成分が大きくなり、データ信号波形のリンギングが大きくなってしまうという問題点もあった。
【００１２】
図９に示す従来のメモリモジュールにおいては、ＤＲＡＭ１４の端子配列方向と、配線基板１１の接続部の端子配列方向とが一致するように、ＤＲＡＭ１４を実装しているが、ＤＲＡＭ１４は、データ入出力端子１５をチップの両側に存在させている。
【００１３】
このため、データ入出力端子１５によっては、データ用配線１２の長さが異なってしまい、図８に示す従来のメモリモジュールよりもデータ入力時に必要な同期マージンを小さくすることができるが、それでも尚、データ入力時に必要な同期マージンを大きくとらなければならず、データ伝送の高速化を図ることができないという問題点があった。
【００１４】
本発明は、かかる点に鑑み、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができるようにした半導体メモリ、配線基板及びメモリモジュールを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明中、第１の発明（請求項１記載の半導体メモリ）は、データ出力回路用の第１の電源電圧が印加される複数の第１の電源端子と、第１の電源電圧よりも低電圧のデータ出力回路用の第２の電源電圧が印加される複数の第２の電源端子と、データが入出力される複数のデータ入出力端子とを備える半導体メモリにおいて、第１の電源端子と第２の電源端子とデータ入出力端子とを、第１の電源端子と第２の電源端子との間にデータ入出力端子が配置され、かつ、第１の電源端子と第２の電源端子とが交互に配置されるように、一列に配列しているというものである。
【００１６】
第１の発明の半導体メモリによれば、データ入出力端子の配列ピッチは、第１、第２の電源端子及びデータ入出力端子の配列ピッチの２倍となるので、第１の発明の半導体メモリを実装するメモリモジュール用の配線基板の配線基板用コネクタとの接続部には、第１の発明の半導体メモリが設けるデータ入出力端子の配列ピッチと同一の配列ピッチのデータ入出力端子を無理なく形成することがことができる。
【００１７】
そこで、メモリモジュール用の配線基板の配線基板用コネクタとの接続部に、第１の発明の半導体メモリが設けるデータ入出力端子の配列ピッチと同一の配列ピッチのデータ入出力端子を形成し、第１の発明の半導体メモリのデータ入出力端子側がメモリモジュール用の配線基板の接続部側に接続部と平行になるように第１の発明の半導体メモリを実装することを前提とする場合には、第１の発明が設けるデータ入出力端子と配線基板に設けるデータ入出力端子とを接続するために形成すべきデータ用配線の長さを第１の発明の半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができる。
【００１８】
本発明中、第２の発明（請求項２記載の配線基板）は、配線基板用コネクタに接続される接続部を有し、データ出力回路用の第１の電源電圧が印加される第１の電源端子と、第１の電源電圧よりも低電圧のデータ出力回路用の第２の電源電圧が印加される第２の電源端子と、データが入出力されるデータ入出力端子とを、第１の電源端子と第２の電源端子との間にデータ入出力端子が配置され、かつ、第１の電源端子と第２の電源端子とが交互に配置されるように、一列に配列している半導体メモリが実装される配線基板であって、接続部に半導体メモリが設ける複数のデータ入出力端子の配列ピッチと同一の配列ピッチの複数のデータ入出力端子を設け、半導体メモリが設けるデータ入出力端子列が接続部側に接続部と平行になるように半導体メモリを実装することができるように、半導体メモリが設けるデータ入出力端子と接続部が設けるデータ入出力端子とを接続するデータ用配線を形成しているというものである。
【００１９】
第２の発明の配線基板によれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができる。
【００２０】
本発明中、第３の発明（請求項３記載のメモリモジュール）は、データ出力回路用の第１の電源電圧が印加される複数の第１の電源端子と、第１の電源電圧よりも低電圧のデータ出力回路用の第２の電源電圧が印加される複数の第２の電源端子と、データが入出力される複数のデータ入出力端子とを備える半導体メモリを、配線基板用コネクタに接続される接続部を有する配線基板に実装してなるメモリモジュールにおいて、半導体メモリは、第１の電源端子と第２の電源端子とデータ入出力端子とを、第１の電源端子と第２の電源端子との間にデータ入出力端子が配置され、かつ、第１の電源端子と第２の電源端子とが交互に配置されるように、一列に配列している部分を有し、配線基板は、接続部に半導体メモリが設ける複数のデータ入出力端子の配列ピッチと同一の配列ピッチの複数のデータ入出力端子を設け、半導体メモリが設けるデータ入出力端子列が接続部側に接続部と平行になるように半導体メモリを実装し、半導体メモリが設けるデータ入出力端子と配線基板が設けるデータ入出力端子とをデータ用配線で接続しているというものである。
【００２１】
第３の発明のメモリモジュールによれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができる。
【００２２】
本発明中、第４の発明（請求項４記載のメモリモジュール）は、第３の発明において、配線基板は、接続部に形成されたデータ入出力端子列の外側に第１、第２の電源端子をそれぞれ１個形成し、半導体メモリの複数の第１の電源端子及び複数の第２の電源端子をそれぞれ配線基板の第１、第２の電源端子に接続しているというものである。
【００２３】
第４の発明のメモリモジュールによれば、第３の発明のメモリモジュールと同様の作用を得ることができると共に、配線基板は、接続部に形成されたデータ入出力端子列の外側に第１、第２の電源端子をそれぞれ１個形成するとしているので、配線基板の接続部に形成すべき端子の数を低減し、接続部の長さを短くすることができる。
【００２４】
本発明中、第５の発明（請求項５記載のメモリモジュール）は、第３の発明において、配線基板は、接続部の両面にデータ入出力端子を形成し、配線基板の両面に半導体メモリを実装しているというものである。
【００２５】
第５の発明のメモリモジュールによれば、第３の発明のメモリモジュールと同様の作用を得ることができると共に、配線基板の両面に半導体メモリを実装するとしているので、半導体メモリの実装密度を高くすることができる。
【００２６】
本発明中、第６の発明（請求項６記載のメモリモジュール）は、第３の発明において、配線基板は、接続部の表面側に複数のデータ入出力端子を形成し、接続部の裏面側に半導体メモリが設ける複数の第１、第２の電源端子の配列ピッチと同一の配列ピッチの第１、第２の電源端子を形成し、半導体メモリが設ける第１、第２の電源端子と配線基板が設ける第１、第２の電源端子とを接続しているというものである。
【００２７】
第６の発明のメモリモジュールによれば、第３の発明のメモリモジュールと同様の作用を得ることができると共に、接続部の裏面側に半導体メモリが設ける複数の第１、第２の電源端子の配列ピッチと同一の配列ピッチの第１、第２の電源端子を形成するとしているので、接続部の長さを短くすることができる。
【００２８】
【発明の実施の形態】
以下、図１〜図７を参照して、本発明のメモリモジュールの第１実施形態、第２実施形態について、本発明の半導体メモリの一実施形態及び本発明の配線基板の第１実施形態、第２実施形態を含めて説明する。
【００２９】
本発明のメモリモジュールの第１実施形態・・図１〜図５
図１は本発明のメモリモジュールの第１実施形態の表面側の要部を示す概略的平面図、図２は本発明のメモリモジュールの第１実施形態の裏面側の要部を示す概略的平面図である。
【００３０】
図１又は図２において、２０は本発明の配線基板の第１実施形態である配線基板、２１は配線基板２０の表面、２２は配線基板２０の表面２１側に実装されたＤＲＡＭ、２３は配線基板２０の裏面、２４は配線基板２０の裏面２３側に実装されたＤＲＡＭであり、ＤＲＡＭ２２、２４は本発明の半導体メモリの一実施形態である。
【００３１】
図３は本発明の半導体メモリの一実施形態を示す概略的平面図であり、図３中、２５はＤＲＡＭ本体、２６はデータ出力回路用の電源電圧ＶＤＤＱ（例えば、３［Ｖ］）が印加されるＶＤＤＱ端子、２７は電源電圧ＶＤＤＱよりも低電圧のデータ出力回路用の電源電圧ＶＳＳＱ（例えば、０［Ｖ］）が印加されるデータ出力回路用のＶＳＳＱ端子である。
【００３２】
また、２８は入出力データＤＱ０〜ＤＱ１５に対応して設けられているデータ入出力端子、２９はアドレス信号入力端子、コントロール信号入力端子、データ出力回路以外の内部回路用の電源電圧ＶＤＤが印加されるＶＤＤ端子又はデータ出力回路以外の回路用の接地電圧ＶＳＳが印加されるＶＳＳ端子である。
【００３３】
即ち、本発明の半導体メモリの一実施形態であるＤＲＡＭは、ＤＲＡＭ本体２５の一辺に、ＶＤＤＱ端子２６とＶＳＳＱ端子２７とデータ入出力端子２８とを、ＶＤＤＱ端子２６とＶＳＳＱ端子２７との間にデータ入出力端子２８が配置され、かつ、ＶＤＤＱ端子２６とＶＳＳＱ端子２７とが交互に配置されるように、一列に配列するというものである。
【００３４】
また、図１において、３０、３１は配線基板２０の表面２１に形成されたＶＤＤＱ用配線、３２、３３は配線基板２０の表面２１に形成されたＶＳＳＱ用配線、３４は配線基板２０の表面２１に形成されたデータ用配線、３５、３６、３７、３８はコンタクトホールである。
【００３５】
また、３９はマザーボードや増設ボードなどに設けられている配線基板用コネクタに接続される接続部であり、４０はＶＤＤＱ用配線３１が接続されたＶＤＤＱ端子、４１はＶＳＳＱ用配線３３が接続されたＶＳＳＱ端子、４２はデータ用配線３４が接続されたデータ入出力端子である。
【００３６】
また、図２において、４３、４４は配線基板２０の裏面２３に形成されたＶＤＤＱ用配線、４５、４６は配線基板２０の裏面２３に形成されたＶＳＳＱ用配線、４７は配線基板２０の裏面２３に形成されたデータ用配線である。
【００３７】
また、接続部３９において、４８はＶＤＤＱ用配線４４が接続されたＶＤＤＱ端子、４９はＶＳＳＱ用配線４６が接続されたＶＳＳＱ端子、５０はデータ用配線４７が接続されたデータ入出力端子である。
【００３８】
また、図４は配線基板２０の２層目の要部を示す概略的平面図である。図４中、５１は配線基板２０の２層目に形成されたＶＤＤＱ用配線であり、ＶＤＤＱ用配線３０とＶＤＤＱ用配線５１とＶＤＤＱ用配線４３とはコンタクトホール３５を介して接続されており、ＶＤＤＱ用配線３１とＶＤＤＱ用配線５１とＶＤＤＱ用配線４４とはコンタクトホール３６を介して接続されている。
【００３９】
また、図５は配線基板２０の３層目の要部を示す概略的平面図である。図５中、５２は配線基板２０の３層目に形成されたＶＳＳＱ用配線であり、ＶＳＳＱ用配線３２とＶＳＳＱ用配線５２とＶＳＳＱ用配線４５とはコンタクトホール３７を介して接続されており、ＶＳＳＱ用配線３３とＶＳＳＱ用配線５２とＶＳＳＱ用配線４６とはコンタクトホール３８を介して接続されている。
【００４０】
ここに、ＤＲＡＭ２２のＶＤＤＱ端子２６はＶＤＤＱ用配線３０に接続され、ＤＲＡＭ２２のＶＳＳＱ端子２７はＶＳＳＱ用配線３２に接続され、ＤＲＡＭ２２のデータ入出力端子２８はデータ用配線３４に接続されている。
【００４１】
また、ＤＲＡＭ２４のＶＤＤＱ端子２６はＶＤＤＱ用配線４３に接続され、ＤＲＡＭ２４のＶＳＳＱ端子２７はＶＳＳＱ用配線４５に接続され、ＤＲＡＭ２４のデータ入出力端子２８はデータ用配線４７に接続されている。
【００４２】
このように、本発明のメモリモジュールの第１実施形態においては、配線基板２０の接続部３９に、ＤＲＡＭ２２、２４のデータ入出力端子２８の配列ピッチと同一の配列ピッチのデータ入出力端子４２、５０を設けるとしている。
【００４３】
また、ＤＲＡＭ２２、２４が設けるＶＤＤＱ端子２６、ＶＳＳＱ端子２７及びデータ入出力端子２８の端子列が接続部３９側に接続部３９と平行になるようにＤＲＡＭ２２、２４を実装して、ＤＲＡＭ２２、２４が設けるデータ入出力端子２８と配線基板２０に設けるデータ入出力端子４２、５０とをデータ用配線３４、４７で接続している。
【００４４】
したがって、本発明のメモリモジュールの第１実施形態によれば、データ用配線３４、４７の長さをＤＲＡＭ２２、２４の全データ入出力端子２８について同一、かつ、短いものとすることができるので、データＤＱ０〜ＤＱ１５の入力時に必要な同期マージンを小さくし、データ伝送の高速化を図ることができると共に、データ信号の反射成分を小さくして、信号波形のリンギングの発生を抑制し、信号波形の良好なデータ伝送を行うことができる。
【００４５】
また、配線基板２０は、表面２１に形成したデータ入出力端子４２列の外側にＶＤＤＱ端子４０及びＶＳＳＱ端子４１をそれぞれ１個形成すると共に、裏面２３に形成したデータ入出力端子５０列の外側にＶＤＤＱ端子４８及びＶＳＳＱ端子４９をそれぞれ１個形成するとしているので、配線基板２０の接続部３９に形成すべき端子の数を低減し、接続部３９の長さを短くすることができる。
【００４６】
また、配線基板２０の表面２１側にＤＲＡＭ２２を実装すると共に、配線基板２０の裏面２３側にＤＲＡＭ２４を実装するとしているので、ＤＲＡＭの実装密度を高くすることができる。
【００４７】
本発明のメモリモジュールの第２実施形態・・図６、図７
図６は本発明のメモリモジュールの第２実施形態の表面側の要部を示す概略的平面図、図７は本発明のメモリモジュールの第２実施形態の裏面側の要部を示す概略的平面図である。
【００４８】
図６において、６０は本発明の配線基板の第２実施形態である配線基板、６１は配線基板６０の表面、６２は配線基板６０の表面６１側に実装されたＤＲＡＭであり、ＤＲＡＭ６２は図３に示す本発明の半導体メモリの一実施形態である。
【００４９】
また、６３は配線基板６０の表面６１に形成されたＶＤＤＱ用配線、６４は配線基板６０の表面６１に形成されたＶＳＳＱ用配線、６５は配線基板６０の表面６１に形成されたデータ用配線、６６、６７はコンタクトホールである。
【００５０】
また、６８はマザーボードや増設ボードなどに設けられている配線基板用コネクタに接続される接続部であり、６９はデータ用配線６５が接続されたデータ入出力端子である。
【００５１】
また、図７において、７０は配線基板６０の裏面、７１は配線基板６０の裏面７０に形成されたＶＤＤＱ用配線、７２は配線基板６０の裏面７０に形成されたＶＳＳＱ用配線であり、接続部６８において、７３はＶＤＤＱ端子、７４はＶＳＳＱ端子である。
【００５２】
ここに、ＶＤＤＱ用配線６３は、コンタクトホール６６を介して、ＶＤＤＱ用配線７１に接続され、ＶＳＳＱ用配線６４は、コンタクトホール６７を介して、ＶＳＳＱ用配線７２に接続されている。
【００５３】
また、ＤＲＡＭ６２のＶＤＤＱ端子２６は、ＶＤＤＱ用配線６３に接続され、ＶＳＳＱ端子２７は、ＶＳＳＱ用配線６４に接続され、データ入出力端子２８は、データ用配線６５に接続されている。
【００５４】
このように、本発明のメモリモジュールの第２実施形態においては、配線基板６０の接続部６８に、ＤＲＡＭ６２のデータ入出力端子２８の配列ピッチと同一の配列ピッチのデータ入出力端子６９を設けるとしている。
【００５５】
また、ＤＲＡＭ６２が設けるＶＤＤＱ端子２６、ＶＳＳＱ端子２７及びデータ入出力端子２８の端子列が配線基板６０の接続部６８側に接続部６８と平行になるようにＤＲＡＭ６２を実装して、ＤＲＡＭ６２が設けるデータ入出力端子２８と配線基板６０に設けるデータ入出力端子６９とをデータ用配線６５で接続している。
【００５６】
したがって、本発明のメモリモジュールの第２実施形態によれば、データ用配線６５の長さをＤＲＡＭ６２の全データ入出力端子２８について同一、かつ、短いものとすることができるので、データＤＱ０〜ＤＱ１５の入力時に必要な同期マージンを小さくし、データ伝送の高速化を図ることができると共に、データ信号の反射成分を小さくして、信号波形のリンギングの発生を抑制し、信号波形の良好なデータ伝送を行うことができる。
【００５７】
また、接続部６８の裏面７０にＤＲＡＭ６２が設けるＶＤＤＱ端子２６及びＶＳＳＱ端子２７の配列ピッチと同一の配列ピッチのＶＤＤＱ端子７３及びＶＳＳＱ端子７４を形成するとしているので、接続部６８の長さを短くすることができる。
【００５８】
【発明の効果】
本発明中、第１の発明の半導体メモリ（請求項１記載の半導体メモリ）によれば、メモリモジュール用の配線基板の配線基板用コネクタとの接続部に、第１の発明の半導体メモリが設けるデータ入出力端子の配列ピッチと同一の配列ピッチのデータ入出力端子を形成し、第１の発明の半導体メモリのデータ入出力端子側がメモリモジュール用の配線基板の接続部側に接続部と平行になるように第１の発明の半導体メモリを実装することを前提とする場合には、第１の発明が設けるデータ入出力端子と配線基板に設けるデータ入出力端子とを接続するために形成すべきデータ用配線の長さを第１の発明の半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができるので、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができる。
【００５９】
本発明中、第２の発明の配線基板（請求項２記載の配線基板）によれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができるので、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができる。
【００６０】
本発明中、第３の発明のメモリモジュール（請求項３記載のメモリモジュール）によれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短いものとすることができるので、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができる。
【００６１】
本発明中、第４の発明のメモリモジュール（請求項４記載のメモリモジュール）によれば、第３の発明のメモリモジュールと同様の効果を得ることができると共に、配線基板は、接続部に形成されたデータ入出力端子列の外側に第１、第２の電源端子をそれぞれ１個形成するとしているので、配線基板の接続部に形成すべき端子の数を低減し、接続部の長さを短くすることができる。
【００６２】
本発明中、第５の発明のメモリモジュール（請求項５記載のメモリモジュール）によれば、第３の発明のメモリモジュールと同様の効果を得ることができると共に、配線基板の両面に半導体メモリを実装するとしているので、半導体メモリの実装密度を高くすることができる。
【００６３】
本発明中、第６の発明のメモリモジュール（請求項６記載のメモリモジュール）によれば、第３の発明のメモリモジュールと同様の効果を得ることができると共に、接続部の裏面側に半導体メモリが設ける複数の第１、第２の電源端子の配列ピッチと同一の配列ピッチの第１、第２の電源端子を形成するとしているので、接続部の長さを短くすることができる。
【図面の簡単な説明】
【図１】本発明のメモリモジュールの第１実施形態の表面側の要部を示す概略的平面図である。
【図２】本発明のメモリモジュールの第１実施形態の裏面側の要部を示す概略的平面図である。
【図３】本発明のメモリモジュールの第１実施形態が実装するＤＲＡＭ（本発明の半導体メモリの一実施形態）を示す概略的平面図である。
【図４】本発明のメモリモジュールの第１実施形態が備える配線基板（本発明の配線基板の第１実施形態）の２層目の要部を示す概略的平面図である。
【図５】本発明のメモリモジュールの第１実施形態が備える配線基板（本発明の配線基板の第１実施形態）の３層目の要部を示す概略的平面図である。
【図６】本発明のメモリモジュールの第２実施形態の表面側の要部を示す概略的平面図である。
【図７】本発明のメモリモジュールの第２実施形態の裏面側の要部を示す概略的平面図である。
【図８】従来のメモリモジュールの一例の要部を示す概略的平面図である。
【図９】従来のメモリモジュールの他の例の要部を示す概略的平面図である。
【符号の説明】
（図１、図２）
４０、４８ ＶＤＤＱ端子
４１、４９ ＶＳＳＱ端子
４２、５０ データ入出力端子
（図６、図７）
６９ データ入出力端子
７３ ＶＤＤＱ端子
７４ ＶＳＳＱ端子
【発明の属する技術分野】
本発明は、配線基板に実装してメモリモジュールを構成するに好適な半導体メモリ、メモリモジュール用の配線基板及びメモリモジュールに関する。
【０００２】
近年、特に、マザーボードや増設ボード等に設けられている配線基板用コネクタに接続して使用されるメモリモジュールに実装されている半導体メモリと、マザーボードや増設ボード等に形成されているデータバスとの間のデータ転送の高速化が要請されている。
【０００３】
【従来の技術】
図８は従来のメモリモジュールの一例の要部を示す概略的平面図である。図８中、１は配線基板、２、３は配線基板１に形成されているデータ用配線、４、５は配線基板用コネクタに接続される接続部に形成されているデータ入出力端子であり、データ用配線２はデータ入出力端子４に接続され、データ用配線３はデータ入出力端子５に接続されている。
【０００４】
また、６、７は配線基板１に実装されたダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）である。これらＤＲＡＭ６、７において、８、９はデータ入出力端子であり、ＤＲＡＭ６のデータ入出力端子８はデータ用配線２に接続され、ＤＲＡＭ７のデータ入出力端子９はデータ用配線３に接続されている。
【０００５】
なお、ＤＲＡＭ６、７が設けているアドレス信号入力端子、コントロール信号入力端子及び電源端子が接続されている配線基板１上の配線及び配線基板１の接続部に形成されているアドレス信号入力端子、コントロール信号入力端子、電源端子は、図示を省略している。
【０００６】
また、図９は従来のメモリモジュールの他の例の要部を示す概略的平面図である。図９中、１１は配線基板、１２は配線基板１１に形成されているデータ用配線、１３は配線基板用コネクタに接続される接続部に形成されたデータ入出力端子であり、データ用配線１２はデータ入出力端子１３に接続されている。
【０００７】
また、１４は配線基板１１に実装されたＤＲＡＭである。ＤＲＡＭ１４において、１５はデータ入出力端子であり、ＤＲＡＭ１４のデータ入出力端子１５は、データ用配線１２に接続されている。
【０００８】
なお、ＤＲＡＭ１４が設けているアドレス信号入力端子、コントロール信号入力端子及び電源端子が接続されている配線基板１１上の配線及び配線基板１１の接続部に形成されているアドレス信号入力端子、コントロール信号入力端子、電源端子は、図示を省略している。
【０００９】
【発明が解決しようとする課題】
図８に示す従来のメモリモジュールにおいては、ＤＲＡＭ６、７の端子配列方向と、配線基板１の接続部の端子配列方向が直交するように、ＤＲＡＭ６、７を配線基板１に実装している。
【００１０】
このため、データ入出力端子８、９によってデータ用配線２、３の長さが異なってしまい、データ入力時に必要な同期マージンを大きくとらなければならず、データ伝送の高速化を図ることができないという問題点があった。
【００１１】
また、データ入出力端子８、９によっては、データ用配線２、３の長さがかなり長くなってしまい、データ信号の反射成分が大きくなり、データ信号波形のリンギングが大きくなってしまうという問題点もあった。
【００１２】
図９に示す従来のメモリモジュールにおいては、ＤＲＡＭ１４の端子配列方向と、配線基板１１の接続部の端子配列方向とが一致するように、ＤＲＡＭ１４を実装しているが、ＤＲＡＭ１４は、データ入出力端子１５をチップの両側に存在させている。
【００１３】
このため、データ入出力端子１５によっては、データ用配線１２の長さが異なってしまい、図８に示す従来のメモリモジュールよりもデータ入力時に必要な同期マージンを小さくすることができるが、それでも尚、データ入力時に必要な同期マージンを大きくとらなければならず、データ伝送の高速化を図ることができないという問題点があった。
【００１４】
本発明は、かかる点に鑑み、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができるようにした半導体メモリ、配線基板及びメモリモジュールを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明中、第１の発明（請求項１記載の半導体メモリ）は、データ出力回路用の第１の電源電圧が印加される複数の第１の電源端子と、第１の電源電圧よりも低電圧のデータ出力回路用の第２の電源電圧が印加される複数の第２の電源端子と、データが入出力される複数のデータ入出力端子とを備える半導体メモリにおいて、第１の電源端子と第２の電源端子とデータ入出力端子とを、第１の電源端子と第２の電源端子との間にデータ入出力端子が配置され、かつ、第１の電源端子と第２の電源端子とが交互に配置されるように、一列に配列しているというものである。
【００１６】
第１の発明の半導体メモリによれば、データ入出力端子の配列ピッチは、第１、第２の電源端子及びデータ入出力端子の配列ピッチの２倍となるので、第１の発明の半導体メモリを実装するメモリモジュール用の配線基板の配線基板用コネクタとの接続部には、第１の発明の半導体メモリが設けるデータ入出力端子の配列ピッチと同一の配列ピッチのデータ入出力端子を無理なく形成することがことができる。
【００１７】
そこで、メモリモジュール用の配線基板の配線基板用コネクタとの接続部に、第１の発明の半導体メモリが設けるデータ入出力端子の配列ピッチと同一の配列ピッチのデータ入出力端子を形成し、第１の発明の半導体メモリのデータ入出力端子側がメモリモジュール用の配線基板の接続部側に接続部と平行になるように第１の発明の半導体メモリを実装することを前提とする場合には、第１の発明が設けるデータ入出力端子と配線基板に設けるデータ入出力端子とを接続するために形成すべきデータ用配線の長さを第１の発明の半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができる。
【００１８】
本発明中、第２の発明（請求項２記載の配線基板）は、配線基板用コネクタに接続される接続部を有し、データ出力回路用の第１の電源電圧が印加される第１の電源端子と、第１の電源電圧よりも低電圧のデータ出力回路用の第２の電源電圧が印加される第２の電源端子と、データが入出力されるデータ入出力端子とを、第１の電源端子と第２の電源端子との間にデータ入出力端子が配置され、かつ、第１の電源端子と第２の電源端子とが交互に配置されるように、一列に配列している半導体メモリが実装される配線基板であって、接続部に半導体メモリが設ける複数のデータ入出力端子の配列ピッチと同一の配列ピッチの複数のデータ入出力端子を設け、半導体メモリが設けるデータ入出力端子列が接続部側に接続部と平行になるように半導体メモリを実装することができるように、半導体メモリが設けるデータ入出力端子と接続部が設けるデータ入出力端子とを接続するデータ用配線を形成しているというものである。
【００１９】
第２の発明の配線基板によれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができる。
【００２０】
本発明中、第３の発明（請求項３記載のメモリモジュール）は、データ出力回路用の第１の電源電圧が印加される複数の第１の電源端子と、第１の電源電圧よりも低電圧のデータ出力回路用の第２の電源電圧が印加される複数の第２の電源端子と、データが入出力される複数のデータ入出力端子とを備える半導体メモリを、配線基板用コネクタに接続される接続部を有する配線基板に実装してなるメモリモジュールにおいて、半導体メモリは、第１の電源端子と第２の電源端子とデータ入出力端子とを、第１の電源端子と第２の電源端子との間にデータ入出力端子が配置され、かつ、第１の電源端子と第２の電源端子とが交互に配置されるように、一列に配列している部分を有し、配線基板は、接続部に半導体メモリが設ける複数のデータ入出力端子の配列ピッチと同一の配列ピッチの複数のデータ入出力端子を設け、半導体メモリが設けるデータ入出力端子列が接続部側に接続部と平行になるように半導体メモリを実装し、半導体メモリが設けるデータ入出力端子と配線基板が設けるデータ入出力端子とをデータ用配線で接続しているというものである。
【００２１】
第３の発明のメモリモジュールによれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができる。
【００２２】
本発明中、第４の発明（請求項４記載のメモリモジュール）は、第３の発明において、配線基板は、接続部に形成されたデータ入出力端子列の外側に第１、第２の電源端子をそれぞれ１個形成し、半導体メモリの複数の第１の電源端子及び複数の第２の電源端子をそれぞれ配線基板の第１、第２の電源端子に接続しているというものである。
【００２３】
第４の発明のメモリモジュールによれば、第３の発明のメモリモジュールと同様の作用を得ることができると共に、配線基板は、接続部に形成されたデータ入出力端子列の外側に第１、第２の電源端子をそれぞれ１個形成するとしているので、配線基板の接続部に形成すべき端子の数を低減し、接続部の長さを短くすることができる。
【００２４】
本発明中、第５の発明（請求項５記載のメモリモジュール）は、第３の発明において、配線基板は、接続部の両面にデータ入出力端子を形成し、配線基板の両面に半導体メモリを実装しているというものである。
【００２５】
第５の発明のメモリモジュールによれば、第３の発明のメモリモジュールと同様の作用を得ることができると共に、配線基板の両面に半導体メモリを実装するとしているので、半導体メモリの実装密度を高くすることができる。
【００２６】
本発明中、第６の発明（請求項６記載のメモリモジュール）は、第３の発明において、配線基板は、接続部の表面側に複数のデータ入出力端子を形成し、接続部の裏面側に半導体メモリが設ける複数の第１、第２の電源端子の配列ピッチと同一の配列ピッチの第１、第２の電源端子を形成し、半導体メモリが設ける第１、第２の電源端子と配線基板が設ける第１、第２の電源端子とを接続しているというものである。
【００２７】
第６の発明のメモリモジュールによれば、第３の発明のメモリモジュールと同様の作用を得ることができると共に、接続部の裏面側に半導体メモリが設ける複数の第１、第２の電源端子の配列ピッチと同一の配列ピッチの第１、第２の電源端子を形成するとしているので、接続部の長さを短くすることができる。
【００２８】
【発明の実施の形態】
以下、図１〜図７を参照して、本発明のメモリモジュールの第１実施形態、第２実施形態について、本発明の半導体メモリの一実施形態及び本発明の配線基板の第１実施形態、第２実施形態を含めて説明する。
【００２９】
本発明のメモリモジュールの第１実施形態・・図１〜図５
図１は本発明のメモリモジュールの第１実施形態の表面側の要部を示す概略的平面図、図２は本発明のメモリモジュールの第１実施形態の裏面側の要部を示す概略的平面図である。
【００３０】
図１又は図２において、２０は本発明の配線基板の第１実施形態である配線基板、２１は配線基板２０の表面、２２は配線基板２０の表面２１側に実装されたＤＲＡＭ、２３は配線基板２０の裏面、２４は配線基板２０の裏面２３側に実装されたＤＲＡＭであり、ＤＲＡＭ２２、２４は本発明の半導体メモリの一実施形態である。
【００３１】
図３は本発明の半導体メモリの一実施形態を示す概略的平面図であり、図３中、２５はＤＲＡＭ本体、２６はデータ出力回路用の電源電圧ＶＤＤＱ（例えば、３［Ｖ］）が印加されるＶＤＤＱ端子、２７は電源電圧ＶＤＤＱよりも低電圧のデータ出力回路用の電源電圧ＶＳＳＱ（例えば、０［Ｖ］）が印加されるデータ出力回路用のＶＳＳＱ端子である。
【００３２】
また、２８は入出力データＤＱ０〜ＤＱ１５に対応して設けられているデータ入出力端子、２９はアドレス信号入力端子、コントロール信号入力端子、データ出力回路以外の内部回路用の電源電圧ＶＤＤが印加されるＶＤＤ端子又はデータ出力回路以外の回路用の接地電圧ＶＳＳが印加されるＶＳＳ端子である。
【００３３】
即ち、本発明の半導体メモリの一実施形態であるＤＲＡＭは、ＤＲＡＭ本体２５の一辺に、ＶＤＤＱ端子２６とＶＳＳＱ端子２７とデータ入出力端子２８とを、ＶＤＤＱ端子２６とＶＳＳＱ端子２７との間にデータ入出力端子２８が配置され、かつ、ＶＤＤＱ端子２６とＶＳＳＱ端子２７とが交互に配置されるように、一列に配列するというものである。
【００３４】
また、図１において、３０、３１は配線基板２０の表面２１に形成されたＶＤＤＱ用配線、３２、３３は配線基板２０の表面２１に形成されたＶＳＳＱ用配線、３４は配線基板２０の表面２１に形成されたデータ用配線、３５、３６、３７、３８はコンタクトホールである。
【００３５】
また、３９はマザーボードや増設ボードなどに設けられている配線基板用コネクタに接続される接続部であり、４０はＶＤＤＱ用配線３１が接続されたＶＤＤＱ端子、４１はＶＳＳＱ用配線３３が接続されたＶＳＳＱ端子、４２はデータ用配線３４が接続されたデータ入出力端子である。
【００３６】
また、図２において、４３、４４は配線基板２０の裏面２３に形成されたＶＤＤＱ用配線、４５、４６は配線基板２０の裏面２３に形成されたＶＳＳＱ用配線、４７は配線基板２０の裏面２３に形成されたデータ用配線である。
【００３７】
また、接続部３９において、４８はＶＤＤＱ用配線４４が接続されたＶＤＤＱ端子、４９はＶＳＳＱ用配線４６が接続されたＶＳＳＱ端子、５０はデータ用配線４７が接続されたデータ入出力端子である。
【００３８】
また、図４は配線基板２０の２層目の要部を示す概略的平面図である。図４中、５１は配線基板２０の２層目に形成されたＶＤＤＱ用配線であり、ＶＤＤＱ用配線３０とＶＤＤＱ用配線５１とＶＤＤＱ用配線４３とはコンタクトホール３５を介して接続されており、ＶＤＤＱ用配線３１とＶＤＤＱ用配線５１とＶＤＤＱ用配線４４とはコンタクトホール３６を介して接続されている。
【００３９】
また、図５は配線基板２０の３層目の要部を示す概略的平面図である。図５中、５２は配線基板２０の３層目に形成されたＶＳＳＱ用配線であり、ＶＳＳＱ用配線３２とＶＳＳＱ用配線５２とＶＳＳＱ用配線４５とはコンタクトホール３７を介して接続されており、ＶＳＳＱ用配線３３とＶＳＳＱ用配線５２とＶＳＳＱ用配線４６とはコンタクトホール３８を介して接続されている。
【００４０】
ここに、ＤＲＡＭ２２のＶＤＤＱ端子２６はＶＤＤＱ用配線３０に接続され、ＤＲＡＭ２２のＶＳＳＱ端子２７はＶＳＳＱ用配線３２に接続され、ＤＲＡＭ２２のデータ入出力端子２８はデータ用配線３４に接続されている。
【００４１】
また、ＤＲＡＭ２４のＶＤＤＱ端子２６はＶＤＤＱ用配線４３に接続され、ＤＲＡＭ２４のＶＳＳＱ端子２７はＶＳＳＱ用配線４５に接続され、ＤＲＡＭ２４のデータ入出力端子２８はデータ用配線４７に接続されている。
【００４２】
このように、本発明のメモリモジュールの第１実施形態においては、配線基板２０の接続部３９に、ＤＲＡＭ２２、２４のデータ入出力端子２８の配列ピッチと同一の配列ピッチのデータ入出力端子４２、５０を設けるとしている。
【００４３】
また、ＤＲＡＭ２２、２４が設けるＶＤＤＱ端子２６、ＶＳＳＱ端子２７及びデータ入出力端子２８の端子列が接続部３９側に接続部３９と平行になるようにＤＲＡＭ２２、２４を実装して、ＤＲＡＭ２２、２４が設けるデータ入出力端子２８と配線基板２０に設けるデータ入出力端子４２、５０とをデータ用配線３４、４７で接続している。
【００４４】
したがって、本発明のメモリモジュールの第１実施形態によれば、データ用配線３４、４７の長さをＤＲＡＭ２２、２４の全データ入出力端子２８について同一、かつ、短いものとすることができるので、データＤＱ０〜ＤＱ１５の入力時に必要な同期マージンを小さくし、データ伝送の高速化を図ることができると共に、データ信号の反射成分を小さくして、信号波形のリンギングの発生を抑制し、信号波形の良好なデータ伝送を行うことができる。
【００４５】
また、配線基板２０は、表面２１に形成したデータ入出力端子４２列の外側にＶＤＤＱ端子４０及びＶＳＳＱ端子４１をそれぞれ１個形成すると共に、裏面２３に形成したデータ入出力端子５０列の外側にＶＤＤＱ端子４８及びＶＳＳＱ端子４９をそれぞれ１個形成するとしているので、配線基板２０の接続部３９に形成すべき端子の数を低減し、接続部３９の長さを短くすることができる。
【００４６】
また、配線基板２０の表面２１側にＤＲＡＭ２２を実装すると共に、配線基板２０の裏面２３側にＤＲＡＭ２４を実装するとしているので、ＤＲＡＭの実装密度を高くすることができる。
【００４７】
本発明のメモリモジュールの第２実施形態・・図６、図７
図６は本発明のメモリモジュールの第２実施形態の表面側の要部を示す概略的平面図、図７は本発明のメモリモジュールの第２実施形態の裏面側の要部を示す概略的平面図である。
【００４８】
図６において、６０は本発明の配線基板の第２実施形態である配線基板、６１は配線基板６０の表面、６２は配線基板６０の表面６１側に実装されたＤＲＡＭであり、ＤＲＡＭ６２は図３に示す本発明の半導体メモリの一実施形態である。
【００４９】
また、６３は配線基板６０の表面６１に形成されたＶＤＤＱ用配線、６４は配線基板６０の表面６１に形成されたＶＳＳＱ用配線、６５は配線基板６０の表面６１に形成されたデータ用配線、６６、６７はコンタクトホールである。
【００５０】
また、６８はマザーボードや増設ボードなどに設けられている配線基板用コネクタに接続される接続部であり、６９はデータ用配線６５が接続されたデータ入出力端子である。
【００５１】
また、図７において、７０は配線基板６０の裏面、７１は配線基板６０の裏面７０に形成されたＶＤＤＱ用配線、７２は配線基板６０の裏面７０に形成されたＶＳＳＱ用配線であり、接続部６８において、７３はＶＤＤＱ端子、７４はＶＳＳＱ端子である。
【００５２】
ここに、ＶＤＤＱ用配線６３は、コンタクトホール６６を介して、ＶＤＤＱ用配線７１に接続され、ＶＳＳＱ用配線６４は、コンタクトホール６７を介して、ＶＳＳＱ用配線７２に接続されている。
【００５３】
また、ＤＲＡＭ６２のＶＤＤＱ端子２６は、ＶＤＤＱ用配線６３に接続され、ＶＳＳＱ端子２７は、ＶＳＳＱ用配線６４に接続され、データ入出力端子２８は、データ用配線６５に接続されている。
【００５４】
このように、本発明のメモリモジュールの第２実施形態においては、配線基板６０の接続部６８に、ＤＲＡＭ６２のデータ入出力端子２８の配列ピッチと同一の配列ピッチのデータ入出力端子６９を設けるとしている。
【００５５】
また、ＤＲＡＭ６２が設けるＶＤＤＱ端子２６、ＶＳＳＱ端子２７及びデータ入出力端子２８の端子列が配線基板６０の接続部６８側に接続部６８と平行になるようにＤＲＡＭ６２を実装して、ＤＲＡＭ６２が設けるデータ入出力端子２８と配線基板６０に設けるデータ入出力端子６９とをデータ用配線６５で接続している。
【００５６】
したがって、本発明のメモリモジュールの第２実施形態によれば、データ用配線６５の長さをＤＲＡＭ６２の全データ入出力端子２８について同一、かつ、短いものとすることができるので、データＤＱ０〜ＤＱ１５の入力時に必要な同期マージンを小さくし、データ伝送の高速化を図ることができると共に、データ信号の反射成分を小さくして、信号波形のリンギングの発生を抑制し、信号波形の良好なデータ伝送を行うことができる。
【００５７】
また、接続部６８の裏面７０にＤＲＡＭ６２が設けるＶＤＤＱ端子２６及びＶＳＳＱ端子２７の配列ピッチと同一の配列ピッチのＶＤＤＱ端子７３及びＶＳＳＱ端子７４を形成するとしているので、接続部６８の長さを短くすることができる。
【００５８】
【発明の効果】
本発明中、第１の発明の半導体メモリ（請求項１記載の半導体メモリ）によれば、メモリモジュール用の配線基板の配線基板用コネクタとの接続部に、第１の発明の半導体メモリが設けるデータ入出力端子の配列ピッチと同一の配列ピッチのデータ入出力端子を形成し、第１の発明の半導体メモリのデータ入出力端子側がメモリモジュール用の配線基板の接続部側に接続部と平行になるように第１の発明の半導体メモリを実装することを前提とする場合には、第１の発明が設けるデータ入出力端子と配線基板に設けるデータ入出力端子とを接続するために形成すべきデータ用配線の長さを第１の発明の半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができるので、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができる。
【００５９】
本発明中、第２の発明の配線基板（請求項２記載の配線基板）によれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短くすることができるので、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができる。
【００６０】
本発明中、第３の発明のメモリモジュール（請求項３記載のメモリモジュール）によれば、半導体メモリが設けるデータ入出力端子と接続部に設けるデータ入出力端子とを接続するデータ用配線の長さを半導体メモリが設ける全データ入出力端子について同一、かつ、短いものとすることができるので、データ伝送の高速化を図ることができると共に、信号波形の良好なデータ伝送を行うことができる。
【００６１】
本発明中、第４の発明のメモリモジュール（請求項４記載のメモリモジュール）によれば、第３の発明のメモリモジュールと同様の効果を得ることができると共に、配線基板は、接続部に形成されたデータ入出力端子列の外側に第１、第２の電源端子をそれぞれ１個形成するとしているので、配線基板の接続部に形成すべき端子の数を低減し、接続部の長さを短くすることができる。
【００６２】
本発明中、第５の発明のメモリモジュール（請求項５記載のメモリモジュール）によれば、第３の発明のメモリモジュールと同様の効果を得ることができると共に、配線基板の両面に半導体メモリを実装するとしているので、半導体メモリの実装密度を高くすることができる。
【００６３】
本発明中、第６の発明のメモリモジュール（請求項６記載のメモリモジュール）によれば、第３の発明のメモリモジュールと同様の効果を得ることができると共に、接続部の裏面側に半導体メモリが設ける複数の第１、第２の電源端子の配列ピッチと同一の配列ピッチの第１、第２の電源端子を形成するとしているので、接続部の長さを短くすることができる。
【図面の簡単な説明】
【図１】本発明のメモリモジュールの第１実施形態の表面側の要部を示す概略的平面図である。
【図２】本発明のメモリモジュールの第１実施形態の裏面側の要部を示す概略的平面図である。
【図３】本発明のメモリモジュールの第１実施形態が実装するＤＲＡＭ（本発明の半導体メモリの一実施形態）を示す概略的平面図である。
【図４】本発明のメモリモジュールの第１実施形態が備える配線基板（本発明の配線基板の第１実施形態）の２層目の要部を示す概略的平面図である。
【図５】本発明のメモリモジュールの第１実施形態が備える配線基板（本発明の配線基板の第１実施形態）の３層目の要部を示す概略的平面図である。
【図６】本発明のメモリモジュールの第２実施形態の表面側の要部を示す概略的平面図である。
【図７】本発明のメモリモジュールの第２実施形態の裏面側の要部を示す概略的平面図である。
【図８】従来のメモリモジュールの一例の要部を示す概略的平面図である。
【図９】従来のメモリモジュールの他の例の要部を示す概略的平面図である。
【符号の説明】
（図１、図２）
４０、４８ ＶＤＤＱ端子
４１、４９ ＶＳＳＱ端子
４２、５０ データ入出力端子
（図６、図７）
６９ データ入出力端子
７３ ＶＤＤＱ端子
７４ ＶＳＳＱ端子
Claims (6)
- データ出力回路用の第１の電源電圧が印加される複数の第１の電源端子と、前記第１の電源電圧よりも低電圧の前記データ出力回路用の第２の電源電圧が印加される複数の第２の電源端子と、データが入出力される複数のデータ入出力端子とを備える半導体メモリにおいて、
前記第１の電源端子と前記第２の電源端子と前記データ入出力端子とを、前記第１の電源端子と前記第２の電源端子との間に前記データ入出力端子が配置され、かつ、前記第１の電源端子と前記第２の電源端子とが交互に配置されるように、一列に配列していることを特徴とする半導体メモリ。 - 配線基板用コネクタに接続される接続部を有し、データ出力回路用の第１の電源電圧が印加される第１の電源端子と、前記第１の電源電圧よりも低電圧の前記データ出力回路用の第２の電源電圧が印加される第２の電源端子と、データが入出力されるデータ入出力端子とを、前記第１の電源端子と前記第２の電源端子との間に前記データ入出力端子が配置され、かつ、前記第１の電源端子と前記第２の電源端子とが交互に配置されるように、一列に配列している半導体メモリが実装される配線基板であって、
前記接続部に前記半導体メモリが設ける複数のデータ入出力端子の配列ピッチと同一の配列ピッチの複数のデータ入出力端子を設け、前記半導体メモリが設けるデータ入出力端子列が前記接続部側に前記接続部と平行になるように前記半導体メモリを実装することができるように、前記半導体メモリが設けるデータ入出力端子と前記接続部が設けるデータ入出力端子とを接続するデータ用配線を形成していることを特徴とする配線基板。 - データ出力回路用の第１の電源電圧が印加される複数の第１の電源端子と、前記第１の電源電圧よりも低電圧の前記データ出力回路用の第２の電源電圧が印加される複数の第２の電源端子と、データが入出力される複数のデータ入出力端子とを備える半導体メモリを、配線基板用コネクタに接続される接続部を有する配線基板に実装してなるメモリモジュールにおいて、
前記半導体メモリは、前記第１の電源端子と前記第２の電源端子と前記データ入出力端子とを、前記第１の電源端子と前記第２の電源端子との間に前記データ入出力端子が配置され、かつ、前記第１の電源端子と前記第２の電源端子とが交互に配置されるように、一列に配列している部分を有し、
前記配線基板は、前記接続部に前記半導体メモリが設ける複数のデータ入出力端子の配列ピッチと同一の配列ピッチの複数のデータ入出力端子を設け、前記半導体メモリが設けるデータ入出力端子列が前記接続部側に前記接続部と平行になるように前記半導体メモリを実装し、前記半導体メモリが設けるデータ入出力端子と配線基板が設けるデータ入出力端子とをデータ用配線で接続していることを特徴とするメモリモジュール。 - 前記配線基板は、前記接続部に形成されたデータ入出力端子列の外側に第１、第２の電源端子をそれぞれ１個形成し、前記半導体メモリの複数の第１の電源端子及び複数の第２の電源端子をそれぞれ前記配線基板の第１、第２の電源端子に接続していることを特徴とする請求項３記載のメモリモジュール。
- 前記配線基板は、前記接続部の両面に前記データ入出力端子を形成し、前記配線基板の両面に前記半導体メモリを実装していることを特徴とする請求項３記載のメモリモジュール。
- 前記配線基板は、前記接続部の表面側に前記複数のデータ入出力端子を形成し、前記接続部の裏面側に前記半導体メモリが設ける複数の第１、第２の電源端子の配列ピッチと同一の配列ピッチの第１、第２の電源端子を形成し、前記半導体メモリが設ける第１、第２の電源端子と前記配線基板が設ける第１、第２の電源端子とを接続していることを特徴とする請求項３記載のメモリモジュール。
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