JP2008097814A - 積層メモリ、メモリモジュール及びメモリシステム - Google Patents

Abstract

【課題】信号品質を落とさずにデータ信号の高速伝送が可能であり、各種制御信号の信号配線の伝送特性を揃えることが可能な、低消費電力化に有利な４ｒａｎｋ構成のメモリモジュールを提供する。
【解決手段】積層メモリに対して信号を供給するためのpoint to pointバス及びdaisy chainバスを備え、積層メモリが少なくとも該積層メモリ一つ分の間隔を有して一方の面及び他方の面にそれぞれ搭載される。また、モジュール基板の一方の面に搭載された積層メモリが有するメモリチップと、モジュール基板の他方の面に搭載された積層メモリが有するメモリチップとが交互に同時にアクティブに設定される構成とする。
【選択図】図１

Description

本発明は、複数のメモリチップを内蔵する積層メモリ、複数の積層メモリが搭載されたメモリモジュール、及び該メモリモジュールを有するメモリシステムに関する。

近年、ＤＲＡＭ等のメモリはより高速化され、それに伴って高速な信号の波形品質を確保するためにpoint to pointバスやdaisy chainバスを使用したメモリシステムが考えられている(例えば、RAMBUS社のYellowstone Memory System：非特許文献１参照)。

より具体的には、ＤＱ（data）信号やＤＱＳ（DQ strobe）信号の伝送用に多ビットpoint to pointバスを用い、ＣＡ（command address）信号、ＣＬＫ（clock）信号、ＣＳ（chip select）信号等の制御信号の伝送用にdaisy chainバスを用いるメモリモジュールが考えられている。

現在、６４ｂｉｔ入出力のメモリモジュールにおいては、４ｂｉｔ入出力（データ幅）のメモリを、モジュールの表面及び裏面にそれぞれ８個ずつ、合計で１６個搭載し、全てのメモリを同時にアクティブにする１ｒａｎｋ構成と、８ｂｉｔ入出力のメモリを、モジュールの表面及び裏面にそれぞれ８個ずつ、合計で１６個搭載し、モジュールの表面または裏面毎に８ｂｉｔのＤＱ信号配線を各メモリで共有し、表面または裏面のいずれか一方の８個のメモリを同時にアクティブにする２ｒａｎｋ構成とが知られている。

図１９は、従来の６４ｂｉｔ入出力、２ｒａｎｋ構成のメモリモジュールの構成を示す図であり、同図（ａ）は平面図、同図（ｂ）は側断面図である。

図１９（ａ）、（ｂ）に示すメモリモジュール１０１は、モジュール基板１０２の表面及び裏面にそれぞれ８個ずつ、合計で１６個のメモリ（ＤＲＡＭ）１０３が搭載された構成である。各メモリ１０３は８ｂｉｔ入出力タイプであり、モジュール基板１０２の表面及び裏面に対向して配置された２つのメモリ１０３で８ｂｉｔのＤＱ信号配線を共有している。

図１９（ａ）、（ｂ）に示すメモリモジュール１０１のＤＱ信号配線にはpoint to pointバスが用いられ、メモリコントローラ１０４とメモリモジュール１０１上の各メモリ（ＤＲＡＭ）１０３とはpoint to pointで接続される。point to pointバスは各メモリ１０３内に設けられたＯＤＴ(On Die Terminator)によって終端され、point to pointバスで伝送されるＤＱ信号やＤＱＳ信号の反射を防止している。

また、ＣＡ，ＣＬＫ信号配線及びＣＳ信号配線にはdaisy chainバスが用いられ、ＣＡ，ＣＬＫ信号配線はメモリモジュール１０１内の全てのメモリ１０３で共有され、その配線端が終端されている。なお、アクティブにするメモリを選択するためのＣＳ信号配線は、同時にアクティブに設定されるメモリ１０３のグループ（ｒａｎｋ）内だけで共有される。図１９（ａ）、（ｂ）に示すメモリモジュール１０１に搭載されるメモリ１０３は、モジュール基板１０２の表面または裏面に配置された、それぞれ８つのメモリ１０３からなる２つのグループ（ｒａｎｋ）に分かれ、この２ｒａｎｋ構成のメモリモジュール１０１では同時に８つのメモリ１０３がアクティブになる（例えば、図１９（ｂ）の斜線で示したメモリ１０３）。

ところで、メモリモジュールでは、一般にメモリの高速化に伴って消費電力が増大し、消費電力の増大がパッケージ温度を上昇させてメモリ性能を低下させる問題が知られている。

上述した１ｒａｎｋ構成及び２ｒａｎｋ構成のメモリモジュールでは、同時にアクティブに設定するメモリの数から１ｒａｎｋ構成よりも２ｒａｎｋ構成の方が消費電力が少なくて済むため、メモリモジュールの温度上昇が抑制される。そこで、メモリモジュールの消費電力をより低減するために、同時にアクティブに設定するメモリの数をさらに低減した構成が考えられる。例えば、１６ｂｉｔ入出力のメモリをモジュール基板の表面及び裏面にそれぞれ８個ずつ、合計で１６個搭載し、モジュール基板の表面及び裏面に対向して配置され、かつ隣接する４つのメモリ毎に１６ｂｉｔのＤＱ信号配線を共有し、同時に４個のメモリをアクティブに設定する４ｒａｎｋ構成が考えられる。

図２０は、一般的なメモリを用いた従来の６４ｂｉｔ入出力、４ｒａｎｋ構成のメモリモジュールの構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。

図２０（ａ）、（ｂ）に示すメモリモジュール２０１には、図１９（ａ）、（ｂ）に示したメモリモジュール１０１と同様にモジュール基板２０２の表面及び裏面にそれぞれ８個ずつ、合計で１６個のメモリ（ＤＲＡＭ）２０３が搭載された構成である。

各メモリ２０３は、１６ｂｉｔ入出力であり、モジュール基板２０２の表面及び裏面に対向して配置され、かつ隣接する４つのメモリ２０３で１６ｂｉｔのＤＱ信号配線を共有する。

図２０（ａ）、（ｂ）に示すメモリモジュール２０１のＤＱ信号配線には、図１９（ａ）、（ｂ）に示したメモリモジュール２０１と同様にpoint to pointバスが用いられ、メモリコントローラ（不図示）とモジュール基板２０２に搭載された各メモリ２０３とはpoint to pointで接続される。point to pointバスは各メモリ２０３内に設けられたＯＤＴ(On Die Terminator)によって終端され、point to pointバスで伝送されるＤＱ信号やＤＱＳ信号の反射を防止している。

また、ＣＡ，ＣＬＫ信号配線及びＣＳ信号配線には、図１９（ａ）、（ｂ）に示したメモリモジュール１０１と同様にdaisy chainバスが用いられ、ＣＡ，ＣＬＫ信号配線はメモリモジュール２０１内の全てのメモリ２０３で共有され、その配線端が終端されている。なお、アクティブにするメモリを選択するためのＣＳ信号配線は、同時にアクティブに設定されるメモリ２０３のグループ（ｒａｎｋ）内だけで共有される。図２０に示すメモリモジュール１０１に搭載されるメモリ２０３は、モジュール基板２０２の表面及び裏面に対向して配置され、かつ隣接する４つメモリ２０３からなる４つのグループに分かれ、この４ｒａｎｋ構成のメモリモジュール２０１では同時に４つのメモリ２０３がアクティブになる（図２０（ａ）の斜線で示したメモリ）。したがって、図１９（ａ）、（ｂ）に示した２ｒａｎｋ構成のメモリモジュール１０１と比べて消費電力が低減する。
Rich Warmke, "Yellowstone, A Next Generation memory Signaling Technology" RAMBUS DEVELOPER FORUM, OCTBER 29, 2002, ［平成１５年１０月３０日検索］、インターネット＜URL:http://rambus.com/rdf/rdf2002/pdf/rdf#consumer#track.pdf＞

図２０（ａ）、（ｂ）に示した４ｒａｎｋ構成のメモリモジュールでは、モジュール基板の表面及び裏面に対向して配置され、かつ隣接する４つメモリで１６本のＤＱ信号配線を共有する。したがって、モジュール基板の表面または裏面に搭載された２つのメモリ間に８本のＤＱ配線を配置し、さらにそれらの配線を２方向に分岐させて、隣接するメモリにそれぞれ接続しなければならない。

しかしながら、モジュール基板上にはほとんど隙間なくメモリが搭載されるため、配線間隔が狭く、メモリに対するＤＱ信号配線の配線方向も制限されるため、ＤＱ信号配線の配線自由度が極めて低く、２つのメモリに接続する配線長も非対称となって大きくばらついてしまう。そのため、クロストークノイズやＩＳＩ(符号間干渉)ノイズが増大し、信号の到達タイミングのばらつきも大きくなるため、ＤＱ信号波形の品質が低下してバスによる高速伝送が困難になる。

なお、メモリモジュールにおいては、ＣＡ信号とＣＳ信号とが同様に扱われるため、これらの信号を同一のタイミングで受信する必要がある。したがって、ＣＡ信号配線及びＣＳ信号配線の伝送特性を揃えてＣＳ信号とＣＡ信号の伝播速度に乖離（差）が生じないようにすることが望ましい。

本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、信号品質を落とさずにデータ信号の高速伝送が可能であり、各種制御信号の信号配線の伝送特性を揃えることが可能な、低消費電力化に有利な４ｒａｎｋ構成のメモリモジュールを提供することを目的とする。

上記目的を達成するため本発明の積層メモリは、配線するための貫通穴であるスルーホールを備えた複数のメモリチップと、
前記複数のメモリチップが一方の面に積載され、前記メモリチップに信号を供給するための方向性結合器、及び前記複数のメモリチップで共有される信号端子を備えたパッケージ基板と、
を有する。

本願発明のメモリモジュールは、上記積層メモリと、
前記積層メモリに対して信号を供給するためのpoint to pointバス及びdaisy chainバスを備え、前記積層メモリが少なくとも該積層メモリ一つ分の間隔を有して前記モジュール基板の一方の面及び他方の面にそれぞれ搭載されるモジュール基板と、
を有する。

または、配線するための貫通穴であるスルーホールを備えた複数のメモリチップ、及び前記複数のメモリチップが一方の面に積載され、前記メモリチップに信号を供給するための複数の信号端子を備えたパッケージ基板を備えた積層メモリと、
前記積層メモリに対して信号を供給するためのpoint to pointバス及びdaisy chainバスを備え、前記積層メモリが少なくとも該積層メモリ一つ分の間隔を有して前記モジュール基板の一方の面及び他方の面にそれぞれ搭載され、前記daisy chainバスと前記積層メモリの信号端子間を結合するための方向性結合器を備えたモジュール基板と、
を有する。

本願発明のメモリシステムは、上記メモリモジュールと、
前記メモリモジュールが搭載されるスロットと、
前記メモリモジュールとそれぞれ独立に接続され、複数の該メモリモジュールに対する同時アクセスを可能にするメモリコントローラと、
を有する。

本発明によれば、信号品質を落とさずにデータ信号の高速伝送が可能であり、各種制御信号の信号配線の伝送特性を揃えることが可能な、低消費電力化に有利な４ｒａｎｋ構成のメモリモジュールが得られる。

次に本発明について図面を用いて説明する。
（第１の実施の形態）
第１の実施の形態のメモリモジュールは、モジュール基板に搭載するメモリとして積層メモリを用い、２つのメモリ（メモリチップ）で信号端子を共有化（統合）するとともに、積層メモリどうしの配置間隔を広げてＤＱ信号配線の配線自由度を確保した構成である。

図１は本発明のメモリモジュールの第１の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。

図１に示すように、第１の実施の形態のメモリモジュール１は、１６個のメモリチップが搭載された、６４ｂｉｔ入出力、４ｒａｎｋ構成である。メモリモジュール１には、複数の（図１では２つ）メモリチップが内蔵された積層メモリ３が表面及び裏面にそれぞれ４個ずつ、合計で８個搭載される(したがって、メモリチップの数は１６個となる)。各積層メモリ３は、１６ｂｉｔ入出力であり、各積層メモリ３に内蔵される２つのメモリチップもそれぞれ１６ｂｉｔ入出力である。積層メモリ３に内蔵される２つのメモリチップは、積層メモリ３の信号端子を共有する。

また、本実施形態のメモリモジュール１では、積層メモリ３毎に１６ｂｉｔのＤＱ信号配線が共有される。さらに、積層メモリ３どうしは、それぞれ積層メモリ３一つ分の間隔（Ｏ）を有して配置されている。

メモリモジュール１のＤＱ信号配線には、図１９に示した従来のメモリモジュール１０１と同様にpoint to pointバスが用いられ、メモリコントローラ（不図示）とモジュール基板２上の各積層メモリ３とはpoint to pointで接続される。point to pointバスは各メモリチップにそれぞれ設けられたＯＤＴ(On Die Terminator)によって終端され、point to pointバスで伝送されるＤＱ信号やＤＱＳ信号の反射を防止している。

また、ＣＬＫ，ＣＡ信号配線及びＣＳ信号配線には、図１９に示した従来のメモリモジュール１０１と同様にdaisy chainバスが用いられ、ＣＡ，ＣＬＫ信号配線はメモリモジュール１内の全ての積層メモリ３で共有され、その配線端が終端されている。なお、本実施形態では、ＣＳ信号配線（ＣＳ１〜ＣＳ４）が同時にアクティブに設定されるメモリチップのグループ（ｒａｎｋ）毎にそれぞれ設けられている。

本実施形態では、ＣＡ信号が積層メモリ２つ分の間隔毎にメモリチップ４つ分の負荷容量が接続されたバスで伝送され、ＣＳ信号が積層メモリ２つ分の間隔毎にメモリチップ１つ分の負荷容量が接続されたバスで伝送されることになる。

図１（ａ）、（ｂ）に示すように、本実施形態のメモリモジュール１は、同時にアクティブに設定されるメモリチップ（図１（ａ）の斜線で示したメモリチップ）の数が４つであるため、図１９に示したメモリモジュールに比べて消費電力が低減される。

また、図１に示す第１の実施の形態のメモリモジュール１では、図２０に示した従来のメモリモジュールと異なり、隣接する積層メモリ間でＤＱ信号配線を共有しないため、ＤＱ信号配線をメモリモジュール内で分岐したり、積層メモリ３に対する配線方向の制限を受けることがない。また、積層メモリ３どうしを積層メモリ一つ分の間隔を有して配置することでＤＱ信号配線のレイアウト面積が広がる。したがって、各積層メモリ３に対してＤＱ信号配線を等しい長さで配線することが可能であり、クロストークノイズやＩＳＩ(符号間干渉)ノイズの増大、及び信号到達タイミングのばらつきによるＤＱ信号波形の品質劣化が抑制される。なお、図１では、煩雑になるため一部の積層メモリに対してのみ符号を付与しているが、以下の各実施の形態のメモリモジュールの構成を示す図面でも同様に一部の積層メモリに対してのみ符号を付与している。

ところで、図１に示したメモリモジュールでは、同時にアクティブに設定する４つのメモリチップの組合せとして、図２（ａ）または図２（ｂ）に示す構成が考えられる。図２（ａ）は同時にアクティブに設定するメモリチップをモジュール基板２の表面及び裏面でそれぞれ２つずつとし、隣接する積層メモリ３のメモリチップをアクティブに設定しない組合せ例である。また、図２（ｂ）は同時にアクティブにするメモリチップを全てメモリモジュールの同一面に設定した組合せ例である。

図２（ｂ）に示すように、同時にアクティブにするメモリチップ（図２（ｂ）の斜線で示したメモリチップ）を全てメモリモジュール１の同一面に設定すると、各メモリチップで発生する熱がメモリモジュール１の一方の面に集中するため、熱放散の効率が悪化してメモリチップの温度上昇を加速させ、メモリ特性の劣化を招くおそれがある。

そこで、図２（ａ）に示すように、同時にアクティブにするメモリチップ（図２（ａ）の斜線で示したメモリチップ）をモジュール基板２の表面及び裏面でそれぞれ２つずつとし、隣接する積層メモリ３のメモリチップはアクティブに設定しないように選択する。つまり、モジュール基板２の一方の面に搭載された積層メモリ３が有するメモリチップと、モジュール基板２の他方の面に搭載された積層メモリ３が有するメモリチップとが交互に同時選択されるようにする。このような組合せでメモリチップを選択すれば、積層メモリ３で発生する熱がモジュール基板２の表面及び裏面にそれぞれ分散されるため、熱放散の効率が向上してメモリチップの温度上昇が緩和し、メモリ特性の劣化が抑制される。なお、同時にアクティブにするメモリチップの組合せは、上述したように各グループ（ｒａｎｋ）毎に共通のＣＳ信号配線（ＣＳ１〜ＣＳ４）を設けることで実現される。
（第２の実施の形態）
第１の実施の形態のメモリモジュールでは、メモリモジュールに搭載する積層メモリとして図３に示すような一般的なものを用いると、daisy chainバスに対して所定の間隔毎にメモリ４つ分の負荷が接続されることになるため、線路の特性インピーダンスが局所的に大きく変化し、daisy chainバスで伝送されるＣＡ信号等の波形が劣化するおそれがある。

図３は一般的な積層メモリの構成を示す図であり、同図（ａ）は積層メモリの側断面図、同図（ｂ）はモジュール基板と積層メモリ間のＤＱ信号配線接続を示す側断面図、同図（ｃ）はモジュール基板と積層メモリ間のＣＬＫ，ＣＡ信号配線接続を示す側断面図、同図（ｄ）はモジュール基板と積層メモリ間のＣＳ信号配線接続を示す側断面図である。

図３（ａ）に示す積層メモリ３００は、ＢＧＡ(アレイ状に配置されたボール端子３０５群)を下面に持つパッケージ基板３０１上に、第１のメモリチップ３０２がface down(チップパッド３０９が下を向く状態)で搭載され、その上に第２のメモリチップ３０３がface up(チップパッド３０９が上を向く状態)で搭載され、封止材３０４によって固定された構成である。

パッケージ基板３０１の上面には、例えば電源／ＧＮＤ（接地電位）層３０６が形成され、パッケージ基板３０１の下面には各ボール端子３０５と接続される信号配線３０７が形成されている。第１のメモリチップ３０２と信号配線３０７とはパッケージ基板３０１に設けられたビアホール３０８を介してそれぞれ接続され、第２のメモリチップ３０３と信号配線３０７とはパッケージ基板３０１に設けられたビアホール３０８及びボンディングワイヤ３０９等を介して接続されている。なお、図３に示す積層メモリ３００では、内蔵された２つのメモリチップで各ボール端子３０５（信号端子）が共有される。

このような積層メモリ３００をモジュール基板に搭載する場合、メモリジュール上のＤＱ信号配線には、その配線端で積層メモリがそれぞれ接続される（図３（ｂ））。また、ＣＬＫ、ＣＡ、ＣＳ信号配線には、所定の間隔毎に積層メモリが接続される。すなわち、ＣＬＫ、ＣＡ信号配線には、積層メモリ２つ分の間隔（２Ｌ）毎にメモリチップ４つ分の負荷容量が接続され（図３（ｃ）、図６（ａ））、ＣＳ信号配線には、モジュール基板の表面または裏面に配置された一方の積層メモリのメモリチップが接続されるため、積層メモリ２つ分の間隔（２Ｌ）毎にメモリチップ１つ分の負荷容量が接続される（図３（ｄ）、図７（ａ））。

上述したように、メモリモジュールにおいてはＣＡ信号とＣＳ信号とが同様に扱われるため、これらの信号を同一のタイミングで受信する必要がある。しかしながら、ＣＡ信号配線には積層メモリ２つ分の間隔（２Ｌ）毎にメモリチップ４つ分の負荷容量（４Ｃｉｎ）が接続され（図６（ａ））、ＣＳ信号配線には積層メモリ２つ分の間隔（２Ｌ）毎にメモリチップ１つ分の負荷容量（Ｃｉｎ）が接続されるため（図７（ａ））、ＣＡ信号配線とＣＳ信号配線とで伝送特性が大きく異なり、ＣＳ信号とＣＡ信号の伝播速度に乖離（差）が生じてしまう。

第２の実施の形態では、まず、このような問題を解決するための積層メモリを提案する。

図４は第２の実施の形態のメモリモジュールに搭載する積層メモリの構成を示す図であり、同図（ａ）は積層メモリの側断面図、同図（ｂ）はモジュール基板と積層メモリ間のＤＱ信号配線接続を示す側断面図、同図（ｃ）はモジュール基板と積層メモリ間のＣＡ信号配線接続を示す側断面図である。

図４（ａ）に示すように、第２の実施の形態で用いる積層メモリ１３は、ボール端子３１５を下面に持つパッケージ基板３１１の上面にface down(チップパッド３２０が下を向く状態)で第１のメモリチップ３１２が搭載され、下面にface up(チップパッド３２０が上を向く状態)で第２のメモリチップ３１３が搭載された構成である。

パッケージ基板３１１の上面には、例えば電源層３１６が形成され、下面にはＧＮＤ層３１７が形成されている。また、パッケージ基板３１１中の信号層には、各ボール端子３１５と接続される信号配線３１８が形成されている。第１のメモリチップ３１２及び第２のメモリチップ３１３と信号配線３１８とはパッケージ基板３１１に設けられたビアホール３１９を介してそれぞれ接続されている。図４（ａ）に示す積層メモリ１３は、モジュール基板上に、例えば接着材３２１を用いて固定される（図４（ｂ）、（ｃ））。

ボール端子（信号端子）３１５は、パッケージ基板３１１の周辺近傍に配置され、積層メモリ１３に内蔵される第１のメモリチップ３１２及び第２のメモリチップ３１３はパッケージ基板３１１に形成された信号配線３１８及び信号端子をそれぞれ共有している。

図５は本発明のメモリモジュールの第２の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。

図５（ａ）、（ｂ）に示すように、上記積層メモリ１３が搭載される本実施形態のメモリモジュール１１では、第１の実施の形態と同様に、２つのメモリチップを有する積層メモリ１３毎に１６ｂｉｔのＤＱ信号配線が共有される。さらに、各積層メモリ１３は、それぞれ積層メモリ一つ分の間隔（Ｏ）を有して配置される。

本実施形態のメモリモジュール１１のＤＱ信号配線には、図１９に示した従来のメモリモジュールと同様にpoint to pointバスが用いられ、メモリコントローラ（不図示）とモジュール基板１２上の各積層メモリ１３とはpoint to pointで接続される。point to pointバスは各積層メモリ１３内の２つのメモリチップにそれぞれ設けられたＯＤＴ(On Die Terminator)によって終端され、point to pointバスで伝送されるＤＱ信号やＤＱＳ信号の反射を防止している。なお、アクティブに設定されていないメモリチップを含む積層メモリの一方または両方のメモリチップでＯＤＴを動作させれば、アクティブに設定されたメモリチップ（図５（ａ）の斜線で示したメモリチップ）を含む積層メモリ１３では小さな信号反射が起きるため、その現象を利用して信号振幅を向上させることも可能である。

ＣＬＫ，ＣＡ信号配線及びＣＳ信号配線には、図１９に示した従来のメモリモジュールと同様にdaisy chainバスが用いられ、ＣＬＫ，ＣＡ信号配線はメモリモジュール１１内の全てのメモリで共有され、その配線端が終端されている。なお、ＣＳ信号配線は、同時にアクティブに設定されるメモリチップのグループ（ｒａｎｋ）内だけで共有される。本実施形態のメモリモジュール１１は、同時にアクティブになるメモリチップの数が４つであるため、図１９に示した従来のメモリモジュールに比べて消費電力が低減される。

本実施形態のメモリモジュール１１上のＤＱ信号配線には、その配線端で表面及び裏面の積層メモリ１３がそれぞれ接続され（図４（ｂ））、ＣＬＫ、ＣＡ信号配線及びＣＳ信号配線には、その途中に設けられた接続点毎に表面及び裏面の各積層メモリが接続される（図４（ｃ））。

図４（ａ）に示すように、積層メモリ１３のＣＡ信号用の信号端子は、パッケージ基板３１１の周辺（左右いずれか一辺）近傍にあるため、積層メモリ１３のＣＬＫ，ＣＡ信号用の信号端子とモジュール基板１２上のＣＡ信号配線の接続点との間には積層メモリ１つ分の間隔が空いている。すなわち、daisy chainバスとモジュール基板１２の一方の面に搭載された積層メモリ１３の接続点と、daisy chainバスとモジュール基板１２の他方の面に搭載された積層メモリ１３の接続点とが異なる位置になるため、図６（ｂ）に示すように、メモリモジュール１１上のＣＬＫ，ＣＡ信号配線には、積層メモリ１つ分の間隔（Ｌ）を有する８つの接続点毎にメモリチップ２つ分の負荷容量（２Ｃｉｎ）がそれぞれ接続される。

したがって、daisy chainバスからなるＣＬＫ，ＣＡ信号配線には、小さな負荷容量が分散されて接続されることになるため、線路の特性インピーダンスが局所的に大きく変化する点が無くなり、daisy chainバスで伝送される信号の波形劣化が防止される。

また、ＣＳ信号配線にも、図７（ｂ）に示すように積層メモリ１つ分の間隔（Ｌ）を有する８つの接続点毎にメモリチップ２つ分の負荷容量（２Ｃｉｎ）がそれぞれ接続されるため、ＣＡ信号配線とＣＳ信号配線とは同様な伝送特性となり、ＣＳ信号とＣＡ信号間で信号伝播速度の乖離が生じない。

なお、図４（ａ）に示した積層メモリ１３が搭載される第２の実施の形態のメモリモジュール１１では、ＣＳ信号配線がモジュール基板１２に搭載される全ての積層メモリ１３と接続される。そのため、第２の実施の形態のメモリモジュール１１では、ＣＳ信号が２ｂｉｔ信号で提供され、モジュール基板１２の表面及び裏面に対向して配置された２つの積層メモリ１３が内蔵する４つのメモリチップのうち、いずれか１つがＣＳ信号によって選択される。すなわち、図４に示す積層メモリは、２ｂｉｔのコード('Ｈｉｇｈ'、'Ｌｏｗ'の組合せ)で表されるＣＳ信号にしたがって、どのメモリチップを選択するかを設定するためのジャンパチップ３２２、及びジャンパチップ３２２の設定にしたがってＣＳ信号をデコードするデコード回路３２３を備えたコード設定手段を有している。図８はこの積層メモリ１３が有するジャンパチップ及びデコード回路の構成とＣＳ信号によるメモリチップの選択例とを示している。

図８に示すように、積層メモリ１３は、外部から供給される２ｂｉｔのＣＳ信号（ＣＳ＿Ａ及びＣＳ＿Ｂ）をデコードするためのデコード回路３２３を備えている。

デコード回路３２３は、第１のセレクタ３２４及び第２のセレクタ３２５と、第１のセレクタ３２４及び第２のセレクタ３２５から出力される信号の論理積を出力する論理積回路３２６とを有する構成である。

第１のセレクタ３２４には、ＣＳ＿Ａ信号及びＣＳ＿Ａ信号の反転信号が入力され、そのいずれか一方が選択信号にしたがって出力される。また、第２のセレクタ３２５には、ＣＳ＿Ｂ信号及びＣＳ＿Ｂ信号の反転信号が入力され、そのいずれか一方が選択信号にしたがって出力される。第１のセレクタ３２４、第２のセレクタ３２５の出力はそれぞれ論理積回路３２６に入力され、論理積回路３２６は、第１のセレクタ３２４及び第２のセレクタ３２５の出力が共に'Ｈｉｇｈ'のときに'Ｈｉｇｈ'を出力する。

また、積層メモリ１３には、ＣＳ信号にしたがってメモリチップを選択するためのジャンパチップ３２２を備えている。ジャンパチップ３２２は、作業者により線路Ａ、Ｂのいずれか一方がジャンパー配線を用いて短絡され、線路Ｃ、Ｄのいずれか一方がジャンパー配線を用いて短絡されることで第1のセレクタ３２４及び第２のセレクタ３２５に対して'Ｈｉｇｈ'または'Ｌｏｗ'が供給される。なお、コード設定手段の他の構成として、線路Ａ、Ｂを短絡するヒューズ、及び線路Ｃ、Ｄを短絡するヒューズを備え、作業者により線路Ａ、Ｂのいずれか一方のヒューズが溶断され、線路Ｃ、Ｄのいずれか一方のヒューズが溶断されることで第１のセレクタ３２４及び第２のセレクタ３２５に対して'Ｈｉｇｈ'または'Ｌｏｗ'が供給されるようにしてもよい。

図８に示すジャンパチップ３２２では、線路Ａを選択（短絡）した場合、第１のセレクタ３２４に供給される選択信号が'Ｈｉｇｈ'になり、線路Ｂを選択した場合、第１のセレクタ３２４に供給される選択信号が'Ｌｏｗ'になる。また、線路Ｃを選択した場合、第２のセレクタ３２５に供給される選択信号が'Ｈｉｇｈ'になり、線路Ｄを選択した場合、第２のセレクタ３２５に供給される選択信号が'Ｌｏｗ'になる。

このようなジャンパチップ３２２を有することで、第１のセレクタ３２４及び第２のセレクタ３２５に対する選択信号が決定され、メモリチップをアクティブにする（ＣＳ信号として'Ｈｉｇｈ'を供給する）ＣＳ＿Ａ信号及びＣＳ＿Ｂ信号のコードが決定される。

図８に示す構成の場合、図中の表で示すように、線路Ａ，Ｃを選択すれば、ＣＳ＿Ａ＝'Ｈｉｇｈ'、ＣＳ＿Ｂ＝'Ｈｉｇｈ'のときにＣＳ＝'Ｈｉｇｈ'となり、線路Ａ，Ｄを選択すれば、ＣＳ＿Ａ＝'Ｈｉｇｈ'、ＣＳ＿Ｂ＝'Ｌｏｗ'のときにＣＳ＝'Ｈｉｇｈ'となり、線路Ｂ，Ｃを選択すれば、ＣＳ＿Ａ＝'Ｌｏｗ'、ＣＳ＿Ｂ＝'Ｈｉｇｈ'のときにＣＳ＝'Ｈｉｇｈ'となり、線路Ｂ，Ｄを選択すれば、ＣＳ＿Ａ＝'Ｌｏｗ'、ＣＳ＿Ｂ＝'Ｌｏｗ'のときにＣＳ＝'Ｈｉｇｈ'となる。これら４つの組合せを各ｒａｎｋに一意に割り当てることで、ＣＳ信号にしたがってｒａｎｋ毎のメモリチップが選択される。
（第３の実施の形態）
図９は本発明のメモリモジュールの第３の実施の形態に搭載する積層メモリの構成を示す側断面図である。

図９に示すように、第３の実施の形態の積層メモリ２３は、モジュール基板と接続するためのボール端子（信号端子）４０５を持つパッケージ基板(インターポーザ)４０１上にスルーホール４０８を備えた４つのメモリチップ４０２が積載された構成である。このようにインターポーザ４０１上に複数のメモリチップを積載する技術はＣｏＣ(Chip-on-Chip)と呼ばれ、各メモリチップ４０２とボール端子４０５とは、メモリチップ４０２を貫通するスルーホール４０８及びインターポーザ４０１に形成された信号配線を介して接続される。

なお、ＣｏＣ技術については、例えば（１）Y. Akiyama et al., "Superfine Pitch Ultrasonic Bonding Technology on 3D Stacked LSI", ICEP (International Conference of Electronics Packaging) Proceedings, p.326-331, 2003.（２）K. Takahashi et al., "Current Status of Research and Development for 3D Chip Stack Technology" Jpn. J. Appl. Phys., Vol. 40(4B), pp.3032, 2001.等に詳しく紹介されている。

図１０は本発明のメモリモジュールの第３の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。

図１０（ａ）、（ｂ）に示すように、本実施形態のメモリモジュール２１では、４つのメモリチップを有する積層メモリ２３毎に１６ｂｉｔのＤＱ信号配線が共有される。さらに、各積層メモリ２３は、それぞれ積層メモリ２つ分の間隔を有して配置される。

メモリモジュール２１のＤＱ信号配線には、図１９に示した従来のメモリモジュールと同様にpoint to pointバスが用いられ、メモリコントローラ（不図示）とモジュール基板２２上の各積層メモリ２３とはpoint to pointで接続される。point to pointバスは各積層メモリ２３内の４つのメモリチップにそれぞれ設けられたＯＤＴ(On Die Terminator)によって終端され、point to pointバスで伝送されるＤＱ信号やＤＱＳ信号の反射を防止している。

また、ＣＡ信号配線及びＣＬＫ信号配線には、図１９に示した従来のメモリモジュールと同様にdaisy chainバスが用いられ、ＣＡ信号配線はメモリモジュール２１内の全てのメモリチップで共有され、その配線端が終端されている。なお、ＣＳ信号配線は、同時にアクティブに設定されるメモリチップのグループ（ｒａｎｋ）内だけで共有される。本実施形態のメモリモジュールでは、同時にアクティブになるメモリチップの数が４つであるため、図１９に示した従来のメモリモジュールに比べて消費電力が低減される。

図９に示した積層メモリが搭載されたメモリモジュール２１では、ＣＡ信号配線に対して、積層メモリ２つ分の間隔毎にメモリチップ４つ分の負荷容量が接続されるため、線路の特性インピーダンスが局所的に変動して信号波形が劣化するおそれがある。

そこで、図１１に示すようにモジュール基板２２内に形成されるＣＡ信号配線(daisy chainバス)と積層メモリ２３のＣＡ信号端子とを方向性結合器２４により結合する。これによりdaisy chainバスには、「点」ではなく広がりを持った「線」に分散されて負荷容量が接続されることになるため、ＣＡ信号配線の特性インピーダンスの局所的な変動が緩和され、信号波形の劣化が抑制される。但し、方向性結合器２４からはＣＡ信号の微分波形が出力されるため、積層メモリ２３には方向性結合器２４から出力された微分波形を検出するためのコンパレータを備える必要がある。

図１２（ａ）に示す積層メモリ２３は、パッケージ基板(インターポーザ)４０１にＤＱ信号配線を終端するためのＯＤＴ２５、方向性結合器２４、コンパレータ２６等のインタフェース回路を備えた構成例である。このような構成では、インターポーザ４０１にインタフェース回路が内蔵されるため、モジュール基板２２あるいはメモリチップ内にこれらのインタフェース回路を備える必要がない。また、図１２に示す積層メモリ２３では、モジュール基板２２との接触面に、モジュール基板２２と接続するためのパッドが設けられ、ＣＡ信号端子領域２７とＤＱ信号端子領域２８とに分かれてこれらのパッドがそれぞれ配置される（図１２（ｂ）参照）。

ここで、ＣＡ信号配線と積層メモリ２３との接続に上記方向性結合器２４を用いる場合、積層メモリ２３のインターポーザ４０１には一つのＣＡ信号あたり２つの信号端子が必要となる。また、これらの配線を最短にするためには、ペアとなるＣＡ信号端子どうしを方向性結合器２４の長さだけ離して配置する必要がある。そのため、ＣＡ信号端子のレイアウト面積が広くなり、インターポーザ４０１のサイズが拡大して積層メモリ２３の小型化が困難になる。

そこで、図１３（ａ）に示すように、積層メモリ２３のインターポーザ４０１に設けるペアとなるＣＡ信号端子間に、その他のＤＱ信号端子等を配置する。このように各信号端子を配置することで、インターポーザ４０１の大型化が回避され、積層メモリ２３の小型化が実現できる。この場合、モジュール基板２２との接触面には、ＤＱ信号端子領域２８のパッドを挟むようにしてＣＡ信号端子領域２７の各パッドがそれぞれ配置される（図１３（ｂ）参照）。
（第４の実施の形態）
積層メモリのＤＱ信号端子は、通常、データ入力及びデータ出力で共用されるため、ＤＱ信号端子にはデータを出力するためのドライバ回路が接続されている。ドライバ回路は、一般にＭＯＳトランジスタを用いて構成され、このＭＯＳトランジスタのドレインの拡散層容量がpoint to pointバスに対して容量性負荷として接続されることになる。ドライバ回路による容量性負荷は、メモリチップのＣＡ信号端子の入力容量よりも大きい。したがって、４ｒａｎｋ構成のメモリモジュールでは、ＤＱ信号配線にメモリチップ４つ分の大きな容量性負荷が接続されることになるため、ＤＱ信号の高速伝送が困難になるおそれがある。

第４の実施の形態では、メモリモジュールに搭載する積層メモリに、図１４に示すようなデータを出力するためのドライバ回路、及びデータ入力時に配線端を終端する終端回路として共用されるドライバ兼用終端回路を有する構成である。

図１４は本発明のメモリモジュールの第４の実施の形態に搭載する積層メモリで用いるドライバ兼用終端回路の構成を示す回路図であり、図１５は図１４に示したドライバ兼用終端回路のＣＴＴ終端時の等価回路を示す回路図である。

図１４（ａ）〜（ｄ）に示すように、本実施形態で用いるドライバ兼用終端回路は、２つのドライバ回路３０が並列に接続された構成である。

ドライバ回路３０は、ＤＱ信号端子と電源間に直列に接続される抵抗器及びＰＭＯＳトランジスタＱｐ、並びにＤＱ信号端子と接地電位間に直列に接続される抵抗器及びＮＭＯＳトランジスタＱｎを有する構成である。

このドライバ回路３０の出力抵抗値をＲｏｕｔとすると、データ出力時は２つのドライバ回路３０を使用するため、その出力抵抗値はＲｏｕｔ／２となる。

また、本実施形態のドライバ兼用終端回路は、データ入力時に終端回路として使用され、ＣＴＴ(Center Tapped Termination)構成とする場合、１段目のドライバ回路３０のＰＭＯＳトランジスタＱｐ及びＮＭＯＳトランジスタＱｎをそれぞれＯＮさせ、２段目のドライバ回路３０のＰＭＯＳトランジスタＱｐ及びＮＭＯＳトランジスタＱｎをそれぞれＯＦＦさせる。このとき、終端抵抗値ＲｔｅｒｍはＲｏｕｔ／２となる。

また、データ入力時にＶＤＤＱ終端構成とする場合、１段目のＰＭＯＳトランジスタＱｐ及び２段目のＰＭＯＳトランジスタＱｐをそれぞれＯＮさせ、１段目のＮＭＯＳトランジスタＱｎ及び２段目のＮＭＯＳトランジスタＱｎをそれぞれＯＦＦさせる。このとき、終端抵抗値ＲｔｅｒｍはＲｏｕｔ／２となる。

また、データ入力時にＧＮＤ終端構成とする場合、１段目のＰＭＯＳトランジスタＱｐ及び２段目のＰＭＯＳトランジスタＱｐをそれぞれＯＦＦさせ、１段目のＮＭＯＳトランジスタＱｎ及び２段目のＮＭＯＳトランジスタＱｎをそれぞれＯＮさせる。このとき、終端抵抗値ＲｔｅｒｍはＲｏｕｔ／２となる。すなわち、データ出力時の出力抵抗及びデータ入力時の終端抵抗の値はいずれも等しくなる。

ここで、ＰＭＯＳトランジスタＱｐ及びＮＭＯＳトランジスタＱｎと直列に接続された抵抗器の値をＲａｃｔ、ＰＭＯＳトランジスタＱｐ及びＮＭＯＳトランジスタＱｎのオン抵抗をそれぞれＲｏｎとすると、データ入力時（ＣＴＴ終端時）における各ＭＯＳトランジスタのドレイン電圧の振幅値は、ＤＱ信号端子における電圧振幅値のＲｏｎ／（Ｒａｃｔ＋Ｒｏｎ）となる。

したがって、ＤＱ信号端子における見かけ上の負荷容量Ｃｅｆｆは、ＭＯＳトランジスタのドレインが有する拡散層容量ＣｄｅｖのＲｏｎ／（Ｒａｃｔ＋Ｒｏｎ）に低減する（図１５参照）。よって、抵抗器の値ＲａｃｔをＰＭＯＳトランジスタＱｐ及びＮＭＯＳトランジスタＱｎのオン抵抗Ｒｏｎより大きくすれば、ＤＱ信号端子における見かけ上の負荷容量Ｃｅｆｆを小さくすることができる。その結果、図１４に示すドライバ兼用終端回路を積層メモリのＯＤＴとして用いれば、４ｒａｎｋ構成のメモリモジュールであってもＤＱ信号の高速伝送が可能になる。
（第５の実施の形態）
図１６は本発明のメモリモジュールの第５の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。

図１６（ａ）、（ｂ）に示すように、本実施形態のメモリモジュール４１は、８ｂｉｔ入出力の２つのメモリチップを搭載した２つの積層メモリ４３を、図１５に示した６４ｂｉｔ入出力のメモリモジュールに追加して７２ｂｉｔ入出力とし、さらにモジュール基板４２の表面及び裏面の積層メモリ上にそれぞれヒートスプレッダ４４を備えた構成である。

図１６に示すように、本実施形態のメモリモジュール４１では、モジュール基板４２の一方の面の２つのメモリチップ、及び他方の面の３つのメモリチップを同時にアクティブする構成であり、隣接する積層メモリ４３では同時にメモリチップがアクティブにならないようにしている。その他の構成は上記第１、第２の実施の形態のメモリモジュールと同様であるため、その説明は省略する。

本実施形態のメモリモジュール４１では、メモリチップの動作時に発生した熱がヒートスプレッダ４４で分散され、熱放散の効率が向上してメモリチップの温度上昇が緩和するためメモリ特性の劣化が抑制される。なお、本実施形態では、４ｒａｎｋ構成の７２ｂｉｔ入出力のメモリモジュールも実現可能である。
（第６の実施の形態）
図１７は本発明のメモリシステムの一構成例を示すブロック図である。

図１７に示すように、本実施形態は２つのスロットにそれぞれメモリモジュール５１を搭載したメモリシステムの構成例である。

図１７に示すメモリモジュール５１は、８ｂｉｔ入出力の８個の積層メモリ及び４ｂｉｔ入出力の２個の積層メモリ（合計で２０個のメモリチップ（ＤＲＡＭ））が搭載された３６ｂｉｔ入出力のメモリモジュールである。メモリモジュールのその他の構成は、第１の実施の形態〜第５の実施の形態と同様であるため、その説明は省略する。なお、メモリモジュール５１の搭載数は２つに限定されるものではなく、１つ以上であればいくつであってもよい。

本実施形態のメモリシステムは、各メモリモジュール５１に対してそれぞれ独立にメモリコントローラ５２が接続され、メモリコントローラ５２により複数のメモリモジュール５１に対するＣＰＵ等からの同時アクセスを可能にした構成である。このような構成を採用することで、例えば、７２ｂｉｔ入出力、２スロット、４ｒａｎｋ構成のメモリシステムを容易に構築できる。
（第７の実施の形態）
図１８は本発明の第７の実施の形態のメモリモジュールに搭載する積層メモリの構成を示す図であり、同図（ａ）は積層メモリの側断面図、同図（ｂ）はモジュール基板と積層メモリ間のＤＱ信号配線接続を示す側断面図、同図（ｃ）はモジュール基板と積層メモリ間のＣＡ信号配線接続を示す側断面図である。

図１８（ａ）に示す積層メモリ６３は、モジュール基板と接続するためのボール端子３１５（信号端子）がパッケージ基板３１１の周辺近傍（あるいは両端部）に配列され、パッケージ基板３１１に搭載されるメモリチップのチップパッド３２０も同様に周辺近傍（あるいは両端部）に配列された構成である。その他の構成は第２の実施の形態で示した積層メモリと同様であるため、その説明は省略する。

本実施形態の積層メモリ６３のように、周辺近傍にチップパッド３２０が配列されたメモリチップを備え、かつパッケージ基板３１１の周辺近傍にボール端子３１５を配列すれば、図１８（ｂ）、（ｃ）に示すようにパッケージ基板３１１に形成する信号配線の長さを最短にできる。したがって、積層メモリ６３の配線容量が低減されるため、メモリモジュールのＤＱ信号配線やＣＡ信号配線等に接続される負荷容量を低減できる。

本発明のメモリモジュールの第１の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。 メモリモジュールにおいて同時にアクティブに設定するメモリチップの組合せ例を示す側断面図である。 一般的な積層メモリの構成を示す図であり、同図（ａ）は積層メモリの側断面図、同図（ｂ）はモジュール基板と積層メモリ間のＤＱ信号配線接続を示す側断面図、同図（ｃ）はモジュール基板と積層メモリ間のＣＬＫ，ＣＡ信号配線接続を示す側断面図、同図（ｄ）はモジュール基板と積層メモリ間のＣＳ信号配線接続を示す側断面図である。 第２の実施の形態のメモリモジュールに搭載する積層メモリの構成を示す図であり、同図（ａ）は積層メモリの側断面図、同図（ｂ）はモジュール基板と積層メモリ間のＤＱ信号配線接続を示す側断面図、同図（ｃ）はモジュール基板と積層メモリ間のＣＡ信号配線接続を示す側断面図である。 本発明のメモリモジュールの第２の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。 図３及び図４に示した積層メモリを搭載したメモリモジュールにおけるＣＡ信号配線の負荷分布を示す模式図である。 図３及び図４に示した積層メモリを搭載したメモリモジュールにおけるＣＳ信号配線の負荷分布を示す模式図である。 図４に示した積層メモリが有するジャンパチップ及びデコード回路の構成を示す回路図である。 本発明のメモリモジュールの第３の実施の形態に搭載する積層メモリの構成を示す側断面図である。 本発明のメモリモジュールの第３の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。 図９に示した積層メモリとメモリモジュールのＣＡ信号配線との接続例を示す側断面図である。 本発明のメモリモジュールの第３の実施の形態に搭載する積層メモリの他の構成を示す断面図である。 本発明のメモリモジュールの第３の実施の形態に搭載する積層メモリの他の構成を示す断面図である。 本発明のメモリモジュールの第４の実施の形態に搭載する積層メモリで用いるドライバ兼用終端回路の構成を示す図であり、同図（ａ）はデータ出力時の回路図、同図（ｂ）はＣＴＴ終端時の回路図、同図（ｃ）はＶＤＤＱ終端時の回路図、同図（ｄ）はＧＮＤ終端時の回路図である。 図１４に示したドライバ兼用終端回路のＣＴＴ終端時の等価回路を示す回路図である。 本発明のメモリモジュールの第５の実施の形態の構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。 本発明のメモリシステムの一構成例を示すブロック図である。 本発明の第７の実施の形態のメモリモジュールに搭載する積層メモリの構成を示す図であり、同図（ａ）は積層メモリの側断面図、同図（ｂ）はモジュール基板と積層メモリ間のＤＱ信号配線接続を示す側断面図、同図（ｃ）はモジュール基板と積層メモリ間のＣＡ信号配線接続を示す側断面図である。 従来の６４ｂｉｔ入出力、２ｒａｎｋ構成のメモリモジュールの構成を示す図であり、同図（ａ）は平面図、同図（ｂ）は側断面図である。 一般的なメモリを用いた従来の６４ｂｉｔ入出力、４ｒａｎｋ構成のメモリモジュールの構成を示す図であり、同図（ａ）は側断面図、同図（ｂ）は平面図である。

符号の説明

１、１１、２１、４１、５１ メモリモジュール
２、１２、２２、４２ モジュール基板
３、１３、２３、４３、６３、３００ 積層メモリ
２４ 方向性結合器
２５ ＯＤＴ
２６ コンパレータ
２７ ＣＡ信号端子領域
２８ ＤＱ信号端子領域
３０ ドライバ回路
４４ ヒートスプレッダ
５２ メモリコントローラ
３０１、３１１、４０１ パッケージ基板
３０２、３１２ 第１のメモリチップ
３０３、３１３ 第２のメモリチップ
３０４ 封止材
３０５、３１５、４０５ ボール端子
３０６ 電源／ＧＮＤ層
３０７、３１８ 信号配線
３０８、３１９ ビアホール
３０９、３２０ チップパッド
３１６ 電源層
３１７ ＧＮＤ層
３２２ ジャンパチップ
３２３ デコード回路
３２４ 第１のセレクタ
３２５ 第２のセレクタ
３２６ 論理積回路
４０１ インターポーザ
４０２ メモリチップ
４０８ スルーホール

Claims (8)

1. 配線するための貫通穴であるスルーホールを備えた複数のメモリチップと、
   前記複数のメモリチップが一方の面に積載され、前記メモリチップに信号を供給するための方向性結合器、及び前記複数のメモリチップで共有される信号端子を備えたパッケージ基板と、
   を有する積層メモリ。
2. 前記方向性結合器と接続される２つの信号端子間に、他の信号を供給するための信号端子が配置された請求項１記載の積層メモリ。
3. 前記メモリチップは、
   データを出力するためのドライバ回路、及びデータ入力時に配線端を終端する終端回路として共用されるドライバ兼用終端回路を有する請求項１または２記載の積層メモリ。
4. 請求項１から３のいずれか１項記載の積層メモリと、
   前記積層メモリに対して信号を供給するためのpoint to point及びdaisy chainバスを備え、前記積層メモリが少なくとも該積層メモリ一つ分の間隔を有して前記モジュール基板の一方の面及び他方の面にそれぞれ搭載されるモジュール基板と、
   を有するメモリモジュール。
5. 配線するための貫通穴であるスルーホールを備えた複数のメモリチップ、及び前記複数のメモリチップが一方の面に積載され、前記メモリチップに信号を供給するための複数の信号端子を備えたパッケージ基板を備えた積層メモリと、
   前記積層メモリに対して信号を供給するためのpoint to pointバスバス及びdaisy chainバスを備え、前記積層メモリが少なくとも該積層メモリ一つ分の間隔を有して前記モジュール基板の一方の面及び他方の面にそれぞれ搭載され、前記daisy chainバスと前記積層メモリの信号端子間を結合するための方向性結合器を備えたモジュール基板と、
   を有するメモリモジュール。
6. ４つのメモリチップが同時にアクティブに設定される４ｒａｎｋ構成である請求項４または５記載のメモリモジュール。
7. 前記daisy chainバスと前記モジュール基板の一方の面に搭載された積層メモリの接続点と、前記daisy chainバスと前記モジュール基板の他方の面に搭載された積層メモリの接続点とが異なる請求項４から６のいずれか１項記載のメモリモジュール。
8. 請求項４から７のいずれか１項記載のメモリモジュールと、
   前記メモリモジュールが搭載されるスロットと、
   前記メモリモジュールとそれぞれ独立に接続され、複数の該メモリモジュールに対する同時アクセスを可能にするメモリコントローラと、
   を有するメモリシステム。

Images