CN111933632A - 堆叠式多芯片集成电路封装 - Google Patents

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Abstract

提供了一种被配置成防护因翘曲引起的故障的多芯片集成电路(IC)封装。该IC封装可以包括基板(514)、第一级IC管芯(502)、以及多个第二级IC管芯(512a、512b)。第一级IC管芯具有电耦合(520)至该基板的表面。该多个第二级IC管芯堆叠在该第一级IC管芯上方。该多个第二级IC管芯可以各自具有电耦合(516、518)至该基板的有效表面。该多个第二级IC管芯可被并排地安排，以使得该多个第二级IC管芯的有效表面基本上安置在同一平面中。相对于单管芯配置，这些第二级IC管芯被分开，藉此抑制了因IC封装的翘曲而引起的开裂、剥离、和/或其他潜在的故障。

Description

堆叠式多芯片集成电路封装
本分案申请是PCT国际申请日为2013年10月8日、国家申请号为201380052409.1、题为“堆叠式多芯片集成电路封装”的PCT国家阶段专利申请的分案申请。
技术领域
各种特征涉及集成电路(IC)，并且尤其涉及多芯片IC和用于制造多芯片IC的方法。
背景技术
对更小、更轻、和更快速的便携式电子设备(诸如移动电话和膝上型计算机)的日益增长的需求已迫使电子工业创造以更大容量和性能、但尺寸更小为特征的电路组件。例如，便携式设备现在可以包含IC封装，该IC封装具有垂直地堆叠并且包裹在该IC封装的同一模塑料内的两个或更多个半导体管芯。此类多芯片IC封装通常可被称为“系统级封装”(SIP)和“芯片栈多芯片模块”(MCM)。
图1解说了现有技术中的SIP 100的示意性横截面侧视图。SIP 100包括堆叠在彼此之上的两个IC管芯102、104。顶部IC管芯102可以是例如存储器电路，而底部IC管芯104可以是例如处理电路。顶部管芯102的长度和/或宽度大于底部管芯104的长度和/或宽度，并且一般而言，顶部管芯102可以具有大于底部管芯104的表面面积。这两个管芯102、104堆叠在彼此之上并且包裹在单个模塑料106内。顶部管芯102的有效表面110经由多个焊接凸块112a和导电柱112b电耦合至层压基板108。底部管芯104的有效表面114经由另外多个焊接凸块116电耦合至基板108。以此方式，管芯102、104两者以倒装芯片方式电耦合至基板108，并且通过层压基板108内的电连接(未示出)来彼此通信。封装100可以通过球栅阵列或针栅阵列结构(未示出)被搭载到主板(例如，PCB板)上。
图2解说了模塑料106被移除藉此暴露下面的顶部IC管芯102的SIP封装100的示意性俯视图。顶部管芯102具有长度lA和宽度wA。图3解说了SIP封装100的示意性仰视图。为清楚起见已省略了基板108和模塑料106，藉此暴露具有焊接凸块112a的顶部管芯102和具有焊接凸块116的底部管芯104。
由于顶部IC管芯102与底部IC管芯104相比相对较大的大小(例如，较大的表面面积和/或沿其长度和/或宽度较大的尺寸)，顶部IC管芯102将具有受限的速度、性能、可靠性、和/或吞吐量。例如，顶部管芯102可能会遭受在位于其有效表面110上的各种IC组件之间的串话和电磁干扰(EMI)效应的影响。这些不期望的效应会限制顶部管芯102(例如，易失性动态随机存取存储器(DRAM))能够可靠地操作的时钟速度(这是由于时钟信号抖动引起的)。
此外，较大的顶部管芯102更易于因由于翘曲效应导致断开的焊接接合点而发生故障。图4解说了SIP 100(为清楚起见已省略了底部管芯104和相关联的焊接凸块116)的示意性横截面侧视图，其中基板108已经受显著的凹式翘曲。根据所解说的示例，尽管靠近顶部管芯102的角403处的一些焊接凸块402保持与基板108的电接触，但是靠近顶部管芯102的中心边缘405的其他焊接凸块404已与基板108分开，并且不再与基板108电接触。因此，基板108的翘曲可能导致IC封装100发生故障，因为顶部管芯102与基板108之间的关键连接可能变为开路/断开。
因此，需要增进电路速度和性能并且还防护因翘曲引起的IC封装故障的高级多芯片IC封装设计。
发明内容
一种被配置成抵抗因翘曲引起的故障的多芯片集成电路(IC)封装。该IC封装可以包括基板、第一级IC管芯、以及多个第二级IC管芯。第一级IC管芯可以具有电耦合至该基板的表面。该多个第二级IC管芯可以被堆叠在该第一级IC管芯之上，其中该多个第二级IC管芯各自具有电耦合至该基板的有效表面。该多个第二级IC管芯可以并排地安排，以使得该多个第二级IC管芯的有效表面被基本上安置在同一平面中。多个电导体可以将该多个第二级IC管芯电耦合至该基板，其中该多个电导体可被放置在该多个第二级IC管芯中的每一个第二级IC管芯的至少一个有效表面周界悬突区域上。根据各种示例，该多个电导体可以是焊接凸块、焊接球、柱、引脚、钉头凸块、和/或钉头凸块堆叠中的至少一者。第一级IC管芯和该多个第二级IC管芯可以由该基板中的电互连和/或穿硅通孔中的至少一者彼此电耦合。至少一个在该多个第二级IC管芯中的两(2)个第二级IC管芯之间的间距可以允许这两(2)个第二级IC管芯响应于该基板的翘曲而关于彼此弯曲或旋转并且保持电耦合至该基板。至少一个在该多个第二级IC管芯中的两(2)个第二级IC管芯之间的间距致使第一个第二级IC管芯的第一角或第一侧响应于凹式基板翘曲而移至低于该第一个第二级IC管芯的第二角，并且进一步致使该第一个第二级IC管芯的第一角或第一侧响应于凸式基板翘曲而移至高于该第一个第二级IC管芯的第二角。该IC封装可被纳入到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
在一个实现中，该多个第二级IC管芯可以包括两(2)个第二级IC管芯。在一个示例中，这两(2)个第二级IC管芯可以具有彼此不同的长度和/或宽度中的至少一者。在另一示例中，这两(2)个第二级IC管芯的大小可以基本上相同。根据一个方面，这两(2)个第二级IC管芯中的每一个第二级IC管芯可以包括具有有效表面周界悬突区域的三侧，该有效表面周界悬突区域包括将这两(2)个第二级IC管芯中的每一个第二级IC管芯电耦合至该基板的多个电导体。这两(2)个第二级IC管芯中的每一个第二级IC管芯可以包括有一部分被直接安置在第一级IC管芯的背侧表面之上并且不具有该多个电导体至少一侧。
在另一实现中，该多个第二级IC管芯包括四(4)个第二级IC管芯。在一个示例中，这四(4)个第二级IC管芯中的每一个第二级IC管芯可以包括具有有效表面周界悬突区域的两侧，该有效表面周界悬突区域包括将这四(4)个第二级IC管芯中的每一个第二级IC管芯电耦合至该基板的多个电导体。这四(4)个第二级IC管芯中的每一个第二级IC管芯可以包括各自有一部分被直接安置在第一级IC管芯的背侧表面之上并且不具有该多个电导体至少两侧。
该IC封装还可以包括堆叠在这些第二级IC管芯之上的多个第三级IC管芯。该多个第三级IC管芯可以各自具有电耦合至该基板的有效表面。该多个第三级IC管芯可以并排地安排，以使得该多个第三级IC管芯的有效表面被基本上安置在另一相同平面中。
还提供了一种用于制造多芯片集成电路(IC)封装的方法。提供或者形成基板，并且将第一级IC管芯的表面电耦合至该基板。在第一级IC管芯之上堆叠多个第二级IC管芯，其中该多个第二级IC管芯各自具有电耦合至该基板的有效表面。该多个第二级IC管芯可以被并排地安排，以使得该多个第二级IC管芯的有效表面被基本上安置在同一平面中。用多个电导体将该多个第二级IC管芯电耦合至该基板，其中该多个电导体被放置在该多个第二级IC管芯中的每一个第二级IC管芯的至少一个有效表面周界悬突区域上。
该多个第二级IC管芯可以包括两(2)个第二级IC管芯。在一个示例中，这两(2)个第二级IC管芯中的每一个第二级IC管芯可以包括具有有效表面周界悬突区域的三侧，该有效表面周界悬突区域包括将这两(2)个第二级IC管芯中的每一个第二级IC管芯电耦合至该基板的多个电导体。这两(2)个第二级IC管芯中的每一个第二级IC管芯可以包括有一部分被直接安置在第一级IC管芯的背侧表面之上并且不具有该多个电导体至少一侧。
在另一示例中，该多个第二级IC管芯可以包括四(4)个第二级IC管芯。这四(4)个第二级IC管芯中的每一个第二级IC管芯可以包括具有有效表面周界悬突区域的两侧，该有效表面周界悬突区域包括将这四(4)个第二级IC管芯电中的每一个第二级IC管芯耦合至该基板的多个电导体。这四(4)个第二级IC管芯中的每一个第二级IC管芯可以包括各自有一部分被直接安置在第一级IC管芯的背侧表面之上并且不具有该多个电导体的至少两侧。
该方法可以进一步包括(a)在这些第二级IC管芯之上堆叠多个第三级IC管芯，该多个第三级IC管芯各自具有电耦合至该基板的有效表面，和/或(b)并排地安排该多个第三级IC管芯，以使得该多个第三级IC管芯的有效表面被基本上安置在另一相同平面中。
该方法可进一步包括：(a)提供至少一个在该多个第二级IC管芯中的两(2)个第二级IC管芯之间的间距，该至少一个间距允许这两(2)个第二级IC管芯响应于该基板的翘曲而关于彼此弯曲或旋转并且保持电耦合至该基板，和/或(b)提供至少一个在该多个第二级IC管芯中的两(2)个第二级IC管芯之间的间距，该至少一个间距致使第一个第二级IC管芯的第一角或第一侧响应于凹式基板翘曲而移至低于该第一个第二级IC管芯的第二角，并且进一步致使该第一个第二级IC管芯的第一角或第一侧响应于凸式基板翘曲而移至高于该第一个第二级IC管芯的第二角。
附图说明
图1解说了现有技术中所见的系统级封装(SIP)的示意性横截面侧视图。
图2解说了模塑料被移除藉此暴露下面的顶部IC管芯的该SIP封装的示意性俯视图。
图3解说了该SIP封装的示意性仰视图。
图4解说了该SIP的示意性横截面侧视图，其中基板已经受显著的凹式翘曲。
图5解说了根据本公开的一个方面的堆叠式多芯片IC封装的示意性横截面侧视图。
图6解说了根据一个方面的IC封装的示意性俯视图。
图7解说了根据一个方面的IC封装的示意性仰视图。
图8解说了根据一个方面的第二级IC管芯之一的示意性仰视图。
图9解说了根据一个方面的IC封装的示意性俯视图。
图10解说了根据一个方面的IC封装的示意性仰视图。
图11-13解说了根据本公开的一个方面的堆叠式多芯片IC封装的示意性横截面侧视图。
图14解说了根据一个方面的第二级IC管芯之一的示意性仰视图。
图15解说了根据一个方面的IC封装的示意性俯视图。
图16解说了根据一个方面的IC封装的示意性仰视图。
图17解说了根据一个方面的三级堆叠式多芯片IC封装的示意性仰视图。
图18和19解说了根据一个方面的该三级IC封装的示意性横截面侧视图。
图20和21分别解说了该堆叠式多芯片IC封装的示意性俯视图和仰视图。
图22和23解说了根据一个方面的在基板已经受翘曲之后该堆叠式多芯片IC封装的示意性横截面侧视图。
图24解说了根据本公开一个方面的用于制造多芯片IC封装的方法的流程图。
图25解说了可与前述IC封装中任一种IC封装集成的各种电子设备。
具体实施方式
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。如本文中所使用的，术语“电耦合”在本文中被用于指两个对象之间的、允许电流流动发生于这两个对象之间的直接或间接耦合。例如，若对象A物理地接触对象B，且对象B接触对象C，则在对象B是允许发生从对象A向对象C的和/或从对象C向对象A的电流流动的导体的情况下，对象A和C仍可被认为是彼此电耦合的，即便它们并非彼此直接物理地接触。
术语“水平”被定义为与常规平面和/或IC管芯耦合至其上的IC封装基板的表面基本上平行的平面，而无论封装基板的取向如何。术语“垂直”指基本上垂直于如上所定义的水平平面的方向。介词(诸如“之上”、“之下”、“上部”、“更高”、“更低”、“上方”、“下方”、“下面”和“在……上)”在关于本文中描述的IC封装来使用时，是关于水平平面来定义的，而无论封装基板的绝对取向如何。因此，如果第一IC管芯安置在第二IC管芯上方，则第二IC管芯比第一IC管芯在物理上更靠近前述封装基板表面。介词(诸如“紧挨”、“并排”、和“毗邻”)在关于本文中描述的IC封装使用时，是关于垂直方向来定义的，而无论封装基板的绝对取向如何。因此，如果第一和第二IC管芯是并排安置的，则这两个IC管芯可以离开前述封装基板表面相同的距离，但是位于与垂直于前述封装基板表面的垂直平面有不同距离处。
注意，虽然本文中的各个示例可以描述倒装芯片配置中的IC管芯，但是也可以用丝焊配置中的IC管芯来实现所提及的IC特征、配置、和/或安排。
综览
提供了被配置成防护因翘曲引起的故障的多芯片集成电路(IC)封装。该IC封装可以包括基板、第一级IC管芯、以及多个第二级IC管芯。第一级IC管芯具有电耦合至该基板的表面。该多个第二级IC管芯堆叠在该第一级IC管芯之上。该多个第二级IC管芯可以各自具有电耦合至该基板的有效表面。该多个第二级IC管芯可以被并排地安排，以使得该多个第二级IC管芯的有效表面被基本上安置在同一平面中。相对于单管芯配置，这些第二级IC管芯是分开的，藉此抑制了因IC封装的翘曲而引起的开裂、剥离、和/或其他潜在的故障。
二级式多芯片封装
图5解说了根据本公开的一个方面的堆叠式多芯片IC封装500的示意性横截面侧视图。该二级式IC封装500包括第一级IC管芯502(本文中亦被称为“底部IC管芯”)和两(2)个第二级IC管芯504a、504b，其均可由半导体材料(诸如但不限于硅和/或锗)制成。IC管芯502、504a、504b可以是任何类型的IC，诸如但不限于处理电路、存储器电路、或其组合。在一个方面，第一级IC管芯502是实质上为处理电路的IC，而第二级管芯504a、504b是存储器电路，诸如双倍数据率类型3(DDR3)同步动态随机存取存储器(SDRAM)电路。当然，在其他方面，管芯502、504a、504b可以是其他类型的处理和/或存储器电路。
第一级IC管芯502具有包括多个集成电路组件(例如，晶体管、电容器、电感器、电阻器等)的有效表面侧506(例如，前侧表面)。类似地，第二级IC管芯504a、504b各自具有包括多个集成电路组件(例如，晶体管、电容器、电感器、电阻器等)的有效表面侧510a、510b(例如，前侧表面)。管芯502、504a、504b同样可以各自具有背侧表面508、512a、512b。第一个第二级IC管芯504a的有效表面510a可以经由多个电导体516a、516b被电耦合至其所面对的封装基板514(例如，层压基板、基于金属的基板(诸如基于铜的基板)等)。类似地，第二个第二级IC管芯504b的有效表面510b可以经由另外多个电导体518a、518b被电耦合至其所面对的基板514。具体地，电导体516a、516b、518a、518b放置在管芯504a、504b的有效表面周界悬突区域517、519上。将理解，在一替换实施例中，电导体516a、516b、518a、518b中的任何一个电导体或者全部电导体可以首先被放置在封装基板514上，并且随后被附连至管芯504a、504b的有效表面周界悬突区域517、519。有效表面周界悬突区域517、519定义管芯504a、504b的周界附近的、延伸越过第一级IC管芯502的侧边缘521、523并且由此创建了悬突的有效表面510a、510b区域。
第一级IC管芯502的有效表面506也可以经由多个较小的电导体520被电耦合至其所面对的基板514。在所解说的示例中，电导体516a、516b、518a、518b和520是焊接球，并且因此IC管芯502、504a、504b可以按球栅阵列(BGA)倒装芯片方式被电耦合至基板514。然而，电导体516a、516b、518a、518b和520不限于焊接球，并且可以是能够容易地传送电信号的任何金属、金属合金、或导电元件。例如，电导体516a、516b、518a、518b、520可以是但不限于焊接凸块、柱、引脚、钉头凸块、和/或钉头凸块堆叠。在一个方面，IC管芯502、504a、504b可以通过经由多层封装基板514内的互连传送和接收电信号来彼此电通信。在另一方面，第一级IC管芯502可以使用穿基板通孔(TSV)电耦合至第二级IC管芯504a、504b。例如，第一级IC管芯502可以具有前侧(未标记)和背侧508。第一级IC管芯502的前侧面对较小的电导体520而第一级IC管芯的背侧面对IC管芯512a和512b。因此，TSV元件(未示出)可以穿过第一级IC管芯502的背侧表面508，并且与第二级IC管芯504a、504b的有效表面510a、510b电耦合。因此，堆叠式IC管芯可以通过基板或者通过TSV来彼此电通信。
此外，可以用管芯附连和/或底层填料粘合剂522来将第一级IC管芯502的有效表面506物理地固定至基板514。根据一个方面，粘合材料524可被用于将第一级IC管芯502固定至第二级IC管芯504a、504b。最后，环氧树脂和/或树脂模塑料526包裹管芯502、504a、504b、电导体516a、516b、518a、518b、520、底层填料522、以及其他组件以形成封装500。模塑料526还可以部分地覆盖封装基板514。
以此方式，第二级IC管芯504a、504b基本上并排地安置在同一平面区域(例如，如图6中所示的X-Y平面)中，并且各自安置在第一级IC管芯502上方。例如，IC管芯504a、504b可以并排地安置，以使得它们的有效表面510a、510b基本上在同一平面中。如以下将更详细地讨论的，具有两个或更多个各自小于具有相同数量的有效组件的单个较大的顶部IC管芯102(参见图1)(例如，具有较小的表面面积和/或具有较小的长度和/或宽度)的IC管芯504a、504b提供了独特的优点。
图6解说了根据一个方面的IC封装500的示意性俯视图。模塑料526的一部分已被移除以解说第二级IC管芯504a、504b和下面的粘合材料524。如图6中所示，第二级IC管芯504a、504b被并排地安置在X-Y平面中。第一个第二级IC管芯504a具有长度lB和宽度wB1，而第二个第二级IC管芯504b具有长度lB和宽度wB2。根据一个方面，宽度wB1和wB2各自小于具有单个较大顶部IC管芯102的IC封装100(参见图1)的宽度wA。在一个方面，wB1和wB2各自小于宽度wA的一半。
图7解说了根据一个方面的IC封装500的示意性仰视图。为了清楚起见，已省略了模塑料526、底层填料522和基板514。如图7中所解说的，分别将第二级IC管芯504a、504b电耦合至基板514(图7中未示出)的这多个电导体516a、516b和518a、518b可以被安排在这些第二级IC管芯504a、504b的周界区域周围。例如，第二级管芯504a可以具有将第二级管芯504a电耦合至基板514(图7中未示出)的多个内周界区域电导体516b。第二级管芯504a还可以具有也将第二级管芯504a电耦合至基板514(图7中未示出)的多个外周界区域电导体516a。内周界区域电导体516b要比外周界区域电导体516a更靠近封装500的中心区域c。类似地，第二级管芯504b可以具有将第二级管芯504b电耦合至基板514(图7中未示出)的多个内周界区域电导体518b。第二级管芯504b还可以具有也将第二级管芯504b电耦合至基板514(图7中未示出)的多个外周界区域电导体518a。内周界区域电导体518b要比外周界区域电导体518a更靠近封装500的中心区域c。尽管所解说的示例仅示出了电导体516a、516b、518a、518b的两个(例如，内和外)周界区域，但是可以用任何数量的周界区域电导体(诸如三个或更多个)来将每个第二级IC管芯504a、504b电耦合至基板514(图7中未示出)。
图8解说了根据一个方面的第二级IC管芯504a之一的示意性仰视图。管芯504a包括四(4)侧802、804、806、808。第一侧802具有与其相关联的、在管芯504a的第一侧802附近的第一有效表面周界悬突区域810。类似地，第二侧804具有与其相关联的、在管芯504a的第二侧804附近的第二有效表面周界悬突区域812。第三侧806也具有与其相关联的、在管芯504a的第三侧806附近的第三有效表面周界悬突区域814。有效表面周界悬突区域810、812、814中的每一个有效表面周界悬突区域具有放置在其上的将管芯504a电耦合至基板514的多个电导体516a、516b。与之形成对比的是，第四侧808包括被直接安置在第一级IC管芯502的背侧表面508之上并且不具有电导体516a、516b的部分816。这允许垂直方向(即，Z方向)上的空间容纳第二级IC管芯504a下面的第一级IC管芯502(参见图5)。另一第二级IC管芯504b可以具有与刚才描述的管芯504a相似的结构。
图9解说了根据一个方面的IC封装900的示意性俯视图。模塑料926的一部分已被移除以解说四(4)个第二级IC管芯904a、904b、904c、904d和下面的粘合材料924。如图9中所示，第二级IC管芯904a、904b、904c、904d被并排地安置在X-Y平面中，并且各自具有背侧表面912a、912b、912c、912d。例如，管芯904a、904b、904c、904d可以被并排地安置，以使得它们的有效表面910a、910b、910c、910d(参见图11-13)基本上在同一平面中。参照图9，第一个第二级IC管芯904a具有长度lC1和宽度wC1，第二个第二级IC管芯904b具有长度lC1和宽度wC2，第三个第二级IC管芯904c具有长度lC2和宽度wC1,，并且第四个第二级IC管芯904d具有长度lC2和宽度wC2。根据一个方面，长度lC1和lC2各自小于具有单个较大顶部IC管芯102的IC封装100(参见图1)的长度lA，并且宽度wC1和wC2各自小于具有单个较大顶部IC管芯102的IC封装100(参见图1)的宽度wA。在一个方面，wC1和wC2各自小于宽度wA的一半。在另一方面，lC1和lC2各自小于长度lA的一半。根据一个方面，wC1等于wC2，并且lC1等于lC2。
图10解说了根据一个方面的IC封装900的示意性仰视图。为了清楚起见，已省略了封装900的各个组件。如图10中所解说的，可以在管芯904a的周界区域周围安排将第二级IC管芯904a电耦合至基板(图10中未示出)的多个电导体1016a、1016b。例如，第二级管芯904a可以具有将该第二级管芯904a电耦合至基板的多个内周界区域电导体1016b。第二级管芯904a还可以具有也将第二级管芯904a电耦合至基板的多个外周界区域电导体1016a。内周界区域电导体1016b要比外周界区域电导体1016a更靠近封装900的中心区域c。类似地，可以在管芯904b、904c、904d的周界区域周围安排将第二级IC管芯904b、904c、904d电耦合至基板(图10中未示出)的多个电导体1018a、1018b、1020a、1020b、1022a、1022b。例如，第二个第二级管芯904b可以具有将该第二个第二级管芯904b电耦合至基板的多个内周界区域电导体1018b。该第二个第二级管芯904b还可以具有也将该第二个第二级管芯904b电耦合至基板的多个外周界区域电导体1018a。内周界区域电导体1018b要比外周界区域电导体1018a更靠近封装900的中心区域c。如所解说的，第三和第四管芯904c、904d可以具有类似地安排的电导体1020a、1020b、1022a、1022b。尽管所解说的示例仅示出了电导体1016a、1016b、1018a、1018b、1020a、1020b、1022a、1022b的两个(例如，内和外)周界区域，但是可以用任何数量的周界区域电导体(诸如三个或更多个)来将每个第二级IC管芯904a、904b、904c、904d电耦合至基板。
图11-13解说了根据本公开的一个方面的堆叠式多芯片IC封装900的示意性横截面侧视图。IC封装900包括由半导体材料(诸如但不限于硅和/或锗)制成的第一级IC管芯1002和四(4)个第二级IC管芯904a、904b、904c、904d。IC管芯1002、904a、904b、904c、904d可以是任何类型的IC，诸如但不限于处理电路、存储器电路、或其组合。在一个方面，第一级IC管芯1002是实质上为处理电路的IC，而第二级管芯904a、904b、904c、904d是存储器电路(诸如DDR3 DRAM电路)。当然，在其他方面，管芯1002、904a、904b、904c、904d可以是其他类型的处理和/或存储器电路。
第一级IC管芯1002具有包括多个集成电路组件(例如，晶体管、电容器、电感器、电阻器等)的有效表面侧1106(例如，前侧表面)。类似地，第二级IC管芯904a、904b、904c、904d各自具有包括多个集成电路组件(例如，晶体管、电容器、电感器、电阻器等)的有效表面侧910a、910b、910c、910d(例如，前侧表面)。管芯1002、904a、904b、904c、904d也可以各自具有背侧表面1108、912a、912b、912c、912d。第一个第二级IC管芯904a的有效表面910a可以经由多个电导体1016a、1016b(参见图11)被电耦合至其所面对的封装基板1114(例如，层压基板、基于金属的基板(诸如基于铜的基板)等)。类似地，第二个第二级IC管芯904b的有效表面910b可以经由另外多个电导体1018a、1018b被电耦合至其所面对的基板1114。第三个第二级IC管芯904c的有效表面910c可以经由另外多个电导体1020a、1020b(参见图12)被电耦合至其所面对的基板1114。第四个第二级IC管芯904d的有效表面910d可以经由另外多个电导体1022a、1022b(参见图13)被电耦合至其所面对的基板1114。具体而言，电导体1016a、1016b、1018a、1018b、1020a、1020b、1022a、1022b被放置在管芯904a、904b、904c、904d的有效表面周界悬突区域1117、1119、1221、1323上。有效表面周界悬突区域1117、1119、1221、1323定义管芯904a、904b、904c、904d的周界附近的、延伸越过第一级IC管芯1002的侧边缘1125、1127、1229、1331并且由此创建悬突的有效表面910a、910b、910c、910d。
第一级IC管芯1002的有效表面1106可以经由多个较小的电导体1030被电耦合至其所面对的基板1114。在一个方面，IC管芯1002、904a、904b、904c、904d可以通过经由多层封装基板1114内的互连传送和接收电信号来彼此电通信。在另一方面，第一级IC管芯1002可以使用穿硅通孔(TSV)被电耦合至第二级IC管芯904a、904b、904c、904d。因此，TSV元件(未示出)可以穿过第一级IC管芯1002的背侧表面1108，并且与第二级IC管芯904a、904b、904c、904d的有效表面910a、910b、910c、910d电耦合。
此外，可以用管芯附连和/或底层填料粘合剂1122来将第一级IC管芯1002的有效表面1106物理地固定至基板1114。根据一个方面，粘合材料924可被用于将第一级IC管芯1002固定至第二级IC管芯902a、902b、902c、902d。最后，环氧树脂和/或树脂模塑料926包裹管芯1002、904a、904b、904c、904d、电导体1016a、1016b、1018a、1018b、1020a、1020b、1022a、1022b、1030、底层填料1122、以及其他组件以形成封装900。模塑料926还可以部分地覆盖封装基板1114。
图14解说了根据一个方面的第二级IC管芯904a之一的示意性仰视图。管芯904a包括四(4)侧1402、1404、1406、1408。第一侧1402具有与其相关联的、在管芯904a的第一侧1402附近的第一有效表面周界悬突区域1410。类似地，第二侧1404具有与其相关联的、在管芯904a的第二侧1404附近的第二有效表面周界悬突区域1412。有效表面周界悬突区域1410、1412中的每一个具有放置在其上的将管芯904a电耦合至基板1114的多个电导体1016a、1016b。与之形成对比的是，第三侧1406和第四侧1408包括直接安置在第一级IC管芯1002的背侧表面1108之上并且不具有电导体1016a、1016b的部分1414、1416。这允许垂直方向(即，Z方向)上的空间容纳第二级IC管芯904a下面的第一级IC管芯1002(参见图11)。其他第二级IC管芯904b、904c、904d可以具有与刚才描述的管芯904a相似的结构。
以此方式，第二级IC管芯904a、904b、904c、904d基本上并排地安置在同一平面区域(例如，如图9和10中所示的X-Y平面)中，并且各自安置在第一级IC管芯1002上方。如以下将更详细地讨论的，具有四个或更多个各自小于具有相同数量的有效组件的单个较大的顶部IC管芯102(参见图1)(例如，具有较小的表面面积和/或具有较小的长度和/或宽度)的IC管芯904a、904b、904c、904d提供了独特的优点。
图15解说了根据一个方面的IC封装1500的示意性俯视图。模塑料1526的一部分已被移除以解说四(4)个第二级IC管芯1504a、1504b、1504c、1504d和下面的粘合材料1524。如图15中所示，第二级IC管芯1504a、1504b、1504c、1504d并排地安置在X-Y平面中，并且各自具有背侧表面1512a、1512b、1512c、1512d。第一个第二级IC管芯1504a具有长度lD1和宽度wD1，第二个第二级IC管芯1504b具有长度lD1和宽度wD2，第三个第二级IC管芯1504c具有长度lD2和宽度wD1,，并且第四个第二级IC管芯1504d具有长度lD2和宽度wD2。注意，不同于图9的第二级IC管芯904a、904b、904c、904d的是，图15中的第二级IC管芯1504a、1504b、1504c、1504d各自具有彼此不同的尺寸和表面面积。例如，根据一个方面，wD1小于wD2，并且lD2小于lD1。以此方式，第二级IC管芯1504a、1504b、1504c、1504d可以包括各自不同大小的IC。根据一个方面，封装1500可以包括基本上彼此对角地安置的两个第二级IC管芯1504a、1504c，但是不包括其他第二级IC管芯1504b、1504d。根据另一方面，封装1500可以包括基本上彼此对角地安置的两个第二级IC管芯1504b、1504d，但是不包括其他第二级IC管芯1504a、1504c。根据另一方面，封装1500可以包括三个第二级IC管芯1504a、1504b、1504c，但是不包括另一第二级IC管芯1504d。
图16解说了根据一个方面的IC封装1500的示意性仰视图。为了清楚起见，已省略了封装1500的各个组件。如图16中所解说的，IC封装1500还包括安置在第二级IC管芯1504a、1504b、1504c、1504d下面的第一级IC管芯1602。粘合材料1524(参见图15)帮助第一级IC管芯1602粘附至第二级IC管芯1504a、1504b、1504c、1504d。IC管芯1602、1504a、1504b、1504c、1504d还可以包括与以上关于IC封装900所描述的电导体相似的多个电导体。
三级式多芯片封装
图17解说了根据一个方面的三级堆叠式多芯片IC封装1700的示意性仰视图。为了清楚起见，已省略了封装1700的各个组件，诸如密封该封装1700的模塑料。如图17中所解说的，IC封装1700包括第一级IC管芯1702、第一个第二级IC管芯1704a、第二个第二级IC管芯1704b、第一个第三级IC管芯1706a、第二个第三级IC管芯1706b、第三个第三级IC管芯1706c、以及第四个第三级IC管芯1706d。第一级IC管芯1702安置在第二级IC管芯1704a、1704b下面，而第二级IC管芯1704a、1704b安置在第三级IC管芯1706a、1706b、1706c、1706d下面。第二级IC管芯1704a、1704b还被摆放成并排地处在与图17中所示的X-Y平面取向平行的同一平面中。类似地，第三级IC管芯1706a、1706b、1706c、1706d也被摆放成并排地处在与X-Y平面平行的同一平面中。
IC管芯1702、1704a、1704b、1706a、1706b、1706c、1706d还可以包括与以上关于IC封装500、900所描述的电导体相似的多个电导体。例如，第一级IC管芯1702可以包括将第一级IC管芯1702电耦合至封装基板(图17中未示出)的多个电导体1734。第一个第二级IC管芯1704a可以包括将该第二级IC管芯1704a电耦合至封装基板的多个电导体1732a、1732b。具体而言，该第一个第二级IC管芯1704a可以具有多个内周界区域电导体1732b和多个外周界区域电导体1732a。内周界区域电导体1732b要比外周界区域电导体1732a更靠近封装1700的中心区域c。第二个第二级IC管芯1704b也可以具有类似于第一个第二级IC管芯1704a的电导体安排。第一个第三级IC管芯1706a可以包括将该第三级IC管芯1706a电耦合至封装基板的多个电导体1734a、1734b。具体而言，第一个第三级IC管芯1706a可以具有多个内周界区域电导体1734b和多个外周界区域电导体1734a。内周界区域电导体1734b要比外周界区域电导体1734a更靠近封装1700的中心区域c。第二、第三和第四个第三级IC管芯1706b、1706c、1706d也可以具有与第一个第三级IC管芯1706a相似的电导体安排。
图18和19解说了根据一个方面的三级式IC封装1700的示意性横截面侧视图。如以上关于图17所讨论的，IC封装1700包括第一级IC管芯1702、第一个第二级IC管芯1704a、第二个第二级IC管芯1704b、第一个第三级IC管芯1706a、第二个第三级IC管芯1706b、第三个第三级IC管芯1706c、以及第四个第三级IC管芯1706d。第二级IC管芯1704a、1704b被并排地安排在同一平面中，第三级IC管芯1706a、1706b、1706c、1706d也是如此。例如，第三级IC管芯1706a、1706b、1706c、1706d可以被并排地安排，以使得它们的有效表面1712a、1712b、1712c、1712d基本上在同一平面中。以此方式，IC封装1700包括三个相异的堆叠式IC管芯级/层。IC管芯1702、1704a、1704b、1706a、1706b、1706c、1706d可以是任何类型的IC，诸如但不限于处理电路、存储器电路、或其组合。在一个方面，第一级IC管芯1702是处理电路，并且第二级和第三级IC管芯1704a、1704b、1706a、1706b、1706c、1706d是存储器电路(诸如DDR3DRAM电路)。当然，在其他方面，管芯1702、1704a、1704b、1706a、1706b、1706c、1706d可以是其他类型的处理和/或存储器电路。
第一级IC管芯1702具有包括多个集成电路组件(例如，晶体管、电容器、电感器、电阻器等)的有效表面侧1708(例如，前侧表面)。类似地，第二级IC管芯1704a、1704b和第三级IC管芯1706a、1706b、1706c、1706d各自分别具有面对封装基板1714并且包括多个集成电路组件的有效表面侧1710a、1710b和1712a、1712b、1712c、1712d。第一个第三级IC管芯1706a的有效表面1712a可以经由多个电导体1730a、1730b被电耦合至封装基板1714(例如，层压基板、基于金属的基板(诸如基于铜的基板)等)。类似地，第二、第三和第四个第三级IC管芯1706b、1706c、1706d的有效表面1712b、1712c、1712d也可以通过其他电导体被电耦合至基板1714。第二级IC管芯1704a的有效表面1710a可以经由多个电导体1732a、1732b被电耦合至封装基板1714。类似地，第二个第二级IC管芯1704b的有效表面1710b也可以通过电导体被电耦合至基板1714。第一级IC管芯1702的有效表面1708可以经由多个电导体1734被电耦合至封装基板1714。以此方式，IC管芯1702、1704a、1704b、1706a、1706b、1706c、1706d可以按倒装芯片方式被电耦合至基板1714，并且可以通过经由多层封装基板1714内的互连传送和接收电信号来彼此电通信。在一个方面，可以使用穿硅通孔(TSV)来将第一级IC管芯1702和第二级IC管芯1704a、1704b彼此电耦合并与第三级IC管芯1706a、1706b、1706c、1706d电耦合。因此，TSV元件(未示出)可以穿过第一级IC管芯1702的背侧表面1709，并且与第二级IC管芯1704a、1704b的有效表面1710a、1710b电耦合。其他TSV元件(未示出)也可以穿过第二级IC管芯1704a、1704b的背侧表面1711a、1711b并且与第三级IC管芯1706a、1706b、1706c、1706d的有效表面1712a、1712b、1712c、1712d电耦合。
可以用管芯附连和/或底层填料粘合剂1716来将第一级IC管芯1702的有效表面1708物理地固定至基板1714。根据一个方面，粘合材料1718可被用于将第一级IC管芯1702固定至第二级IC管芯1704a、1704b，并且更多粘合材料1720可被用于将第二级IC管芯1704a、1704b固定至第三级IC管芯1706a、1706b、1706c、1706d。最后，环氧树脂和/或树脂模塑料1722包裹管芯1702、1704a、1704b、1706a、1706b、1706c、1706d、以及电导体1730a、1730b、1732a、1732b、1734、底层填料1716、以及其他组件以形成封装1700。模塑料1722还可以部分地覆盖封装基板1714。在一些实现中，还可以使用底层填料来固定第二级IC管芯1704和第三级IC管芯1706。
类似于第二级IC管芯904a，第三级IC管芯1706a包括四(4)侧。第一和第二侧具有有效表面周界悬突区域，这些有效表面周界悬突区域各自具有放置在其上并且将管芯1706a电耦合至基板1714的多个电导体。与此形成对比的是，第三和第四侧包括直接安置在第二级IC管芯1704a的背侧表面1711a上方并且不具有电导体的部分。这允许垂直方向(即，Z方向)上的空间容纳第三级IC管芯1706a下面的第二级IC管芯1704a(参见图17-18)。其他第三级IC管芯1706b、1706c、1706d可以具有与刚才描述的管芯1706a相似的结构，以便容纳第二级IC管芯1704a、1704b中的一个或多个。第二级IC管芯1704a、1704b可以具有与以上关于图8描述的第二级管芯504a、504b相似的结构。
值得注意的是，第二级IC管芯1704a、1704b各自小于包含第二级IC管芯1704a、1704b的全部IC组件(例如，晶体管、电阻器、电容器、电感器等)的单个较大第二级IC管芯(即，较小的表面面积)。类似地，将这些IC组件划分到四个第三级IC管芯1706a、1706b、1706c、1706d上而不是将它们全部放置在单个较大的第三级IC管芯上具有独特的优点。
在所解说的示例中，电导体1016a、1016b、1018a、1018b、1020a、1020b、1022a、1022b、1030、1730a、1730b、1732a、1732b、1734是焊接球，并且因此IC管芯904a、904b、904c、904d、1002、1504a、1504b、1504c、1504d、1602、1702、1704a、1704b、1706a、1706b、1706c、1706d可以按球栅阵列(BGA)倒装芯片方式被电耦合至其各自相应的基板1114、1714。然而，电导体1016a、1016b、1018a、1018b、1020a、1020b、1022a、1022b、1030、1730a、1730b、1732a、1732b、1734不限于焊接球，并且可以是能够容易地传送电信号的任何金属、金属合金、或导电元件。例如，电导体1016a、1016b、1018a、1018b、1020a、1020b、1022a、1022b、1030、1730a、1730b、1732a、1732b、1734可以是但不限于焊接凸块、柱、引脚、钉头凸块、和/或钉头凸块堆叠。
将单个较大的上级IC管芯(例如，图1中的IC管芯102)分成多个管芯以将IC组件(晶体管、电阻器、二极管、电容器、电感器等)划分到多个第二级IC管芯504a、504b、904a、904b、904c、904d、1504a、1504b、1504c、1504d、1704a、1704b和多个第三级IC管芯1706a、1706b、1706c、1706d的有效表面上提供了独特的性能优点。例如，IC组件串话在IC性能中起着主导作用。超过50％的IC时钟和/或数据抖动来自串话。减少抖动允许IC管芯以更高的时钟速度运行，藉此改善了IC管芯和IC封装的性能。将IC组件划分到多个第二级和/或第三级IC管芯上减少了串话、抖动和时钟偏斜，因为这些IC组件由于被放置在不同管芯上而更好地被彼此电隔离。
注意，在现有技术的多秩层叠封装(PoP)配置中，属于同一通道的那些秩共享DRAM封装走线，并且使用接合线被连接至不同的DRAM管芯。同样，相邻字节之间的空间相对较小(通常是最小空间)，因为所有不同秩的所有字节不得不在相同的DRAM封装上走线。在此种现有技术配置中，诸秩之间的电耦合和/或EMI耦合是非常强的。与此形成对比的是，本文中描述的配置将DRAM封装分成多个封装并且独立地针对不同的秩对DRAM封装进行走线。同样，在个体秩中，可以有更多空间来隔离每个字节的走线，以使得这些配置可以具有较少的电耦合和/或EMI耦合以及较佳的抖动性能。
对于EMI效应，答案是类似的，多封装配置将由于不同秩之间的物理隔离而提供较佳的EMI性能。
IC管芯和封装性能的另一限制因素是电磁干扰(EMI)效应。通过将诸IC组件划分到多个第二级和/或第三级IC管芯上来改进IC组件隔离减少了EMI效应，这进一步提升了IC管芯和封装性能(例如，可以提高IC管芯和封装的时钟速度)。对于EMI效应，多封装配置可以由于不同秩之间的物理隔离而提供较佳的EMI性能。本文描述的结果得到的IC组件隔离可以将串话和EMI效应减少50％以上，这可以导致超过30％的IC管芯和封装时钟速度提高。
此外，在第二级和/或第三级IC管芯是存储器电路(例如，DRAM、DDR3RAM等)的情形中，IC走线可以在不同的存储器通道和不同的存储器秩间更为独立。这帮助减轻了因时钟信号的扇出而引起的负荷，这进而可以提高IC管芯和封装性能。
对翘曲的响应
图20和21分别解说了堆叠式多芯片IC封装900的示意性俯视图和仰视图。如上所述，封装900包括第一级IC管芯1002和四(4)个第二级IC管芯904a、904b、904c、904d。图20还示出了封装900的特写部分，其解说了第二级IC管芯904a、904b、904c、904d之间的间距s1和s2。具体而言，间距s1存在于第一个第二级IC管芯904a与第二个第二级IC管芯904b之间；以及第三个第二级IC管芯904c与第四个第二级IC管芯904d之间。另一间距s2存在于第一个第二级IC管芯904a与第三个第二级IC管芯904c之间；以及第二个第二级IC管芯904b与第四个第二级IC管芯904d之间。
参照图9和20，在一个方面，间距s1的量可以在宽度wC1或wC2的0.1％与1％之间。根据另一方面，间距s1的量可以在宽度wC1或wC2的1％与5％之间。在另一方面，间距s1的量可以在宽度wC1或wC2的5％与10％之间。在又一方面，间距s1的量可以在宽度wC1或wC2的10％与20％之间。类似地，在一个方面，间距s2的量可以在长度lc1或lc2的0.1％与1％之间。根据另一方面，间距s2的量可以在长度lc1或lc2的1％与5％之间。在另一方面，间距s2的量可以在长度lc1或lc2的5％与10％之间。在又一方面，间距s2的量可以在长度lc1或lc2的10％与20％之间。
图22和23解说了根据一个方面在基板1114已经受翘曲之后堆叠式多芯片IC封装900的示意性横截面侧视图。以多个较小的第二级IC管芯904a、904b、904c、904d为特征的IC封装900要比以单个较大的上级IC管芯102(参见图1和4)为特征的现有技术设计更能抵抗因翘曲引起的故障。虽然单个IC管芯102的一个或多个焊接凸块404可能失去与其各自基板108的电接触，但是第二级IC管芯904a、904b、904c、904d之间的间距s1和s2(图22和23中示出)允许管芯904a、904b、904c、904d关于彼此弯曲和/或旋转，以使得电导体1016a、1018a、1020a、1022a不会失去与基本1114的电接触。具体而言，间距s1允许第一个第二级IC管芯904a的第一角2102和第一侧2104响应于基板1114翘曲而移至低于第二角2106(即，关于Z垂直方向下沉到第二角2106以下)。类似地，间距s2允许第一个第二级IC管芯904a的第三角2108和第二侧2110响应于基板1114的翘曲而移至低于第二角2106(即，关于Z垂直方向下沉到第二拐角2106以下)。其他IC管芯904b、904c、904d也可以按与刚才描述的第一个第二级IC管芯904a相同的方式对凹式翘曲作出反应。
尽管图22和23的所解说的示例示出了第二级IC管芯904a、904b、904c、904d对凹式基板翘曲的抵抗和响应，但是相同的原理适用于使所述管芯904a、904b、904c、904d抵抗凸式翘曲。例如，在此种情形中，间距s1可以允许第一个第二级IC管芯904a的第一角2102和第一侧2104响应于凸式基板1114翘曲而移至高于第二角2106(即，关于Z垂直方向抬升至第二角2106以上)。类似地，间距s2可以允许第一个第二级IC管芯904a的第三角2108和第二侧2110响应于凸式基板1114翘曲而移至高于第二角2106(即，关于Z垂直方向抬升至第二角2106以上)。其他IC管芯904b、904c、904d也可以按与刚才描述的第一个第二级IC管芯904a相同的方式对凸式翘曲作出反应。
图24解说了根据本公开的一个方面的用于制造多芯片IC封装的方法的流程图2400。在步骤2402，提供基板。在步骤2404，将第一级IC管芯的表面电耦合至该基板。在一个示例中，第一级IC管芯的有效表面可以面对该基板(例如，如图13和19中所解说的)。在其他示例中，第一级IC管芯的有效表面可以面朝上背对基板。在步骤2406，在第一级IC管芯上方堆叠多个第二级IC管芯，其中该多个第二级IC管芯各自具有电耦合至该基板的有效表面。在步骤2408，并排地安排该多个第二级IC管芯，以使得该多个第二级IC管芯的有效表面基本上安置在同一平面中。
注意，图24中的方法的描述假定第一级IC管芯是倒装芯片安排，以使得其有效表面被耦合至基板。然而，即便在有效表面使用接合线将其电耦合至基板和/或使用穿基板通孔(TSV)的情况下处在顶侧(与基板相对)时，也可以实现该方法。
图25解说了可与前述IC封装500、900、1500、1700中的任一者集成的各种电子设备。例如，移动电话2502、膝上型计算机2504、以及固定位置终端2506可以包括以多个第二级和第三级IC管芯为特征的IC封装2500。IC封装2500可以例如是本文中描述的封装500、900、1500、1700中的任一者。图25中所解说的设备2502、2504、2506仅是示例性的。其他电子设备也可以IC封装2500为特征，包括但不限于手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、有GPS能力的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位(诸如仪表读数装备)、或存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
还应注意，本公开的各方面可作为被描绘为流程图、流图、结构图、或框图的过程来描述。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。
此外，存储介质可表示用于存储数据的一个或多个设备，包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光学存储介质、闪存设备和/或其他用于存储信息的机器可读介质、以及处理器可读介质、和/或计算机可读介质。术语“机器可读介质”、“计算机可读介质”和/或“处理器可读介质”可包括，但不限于非瞬态介质，诸如便携或固定的存储设备、光学存储设备，以及能够存储、包含或承载(诸)指令和/或数据的各种其他介质。因此，本文中描述的各种方法可全部或部分地由可存储在“机器可读介质”、“计算机可读介质”和/或“处理器可读介质”中并由一个或多个处理器、机器和/或设备执行的指令和/或数据来实现。
此外，本公开的各方面可以由硬件、软件、固件、中间件、微代码、或其任何组合来实现。当在软件、固件、中间件或微码中实现时，执行必要任务的程序代码或代码段可被存储在诸如存储介质之类的机器可读介质或其它存储中。处理器可以执行这些必要的任务。代码段可表示规程、函数、子程序、程序、例程、子例程、模块、软件包、类，或是指令、数据结构、或程序语句的任何组合。通过传递和/或接收信息、数据、自变量、参数、或存储器内容，一代码段可被耦合到另一代码段或硬件电路。信息、自变量、参数、数据等可以经由包括存储器共享、消息传递、令牌传递、网络传输等的任何合适的手段被传递、转发、或传输。
结合本文中公开的示例描述的各个解说性逻辑块、模块、电路、元件和/或组件可用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑组件、分立的门或晶体管逻辑、分立的硬件组件、或其设计成执行本文中描述的功能的任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以实现为计算组件的组合，例如DSP与微处理器的组合、数个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他此类配置。
结合本文中公开的示例描述的方法或算法可直接在硬件中、在能由处理器执行的软件模块中、或在这两者的组合中以处理单元、编程指令、或其他指示的形式实施，并且可包含在单个设备中或跨多个设备分布。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其他形式的存储介质中。存储介质可耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。
本领域技术人员将可进一步领会，结合本文中公开的各方面描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。
本文所述的本发明的各种特征可实现于不同系统中而不脱离本发明。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本发明。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改、和变形对于本领域技术人员将是显而易见的。

Claims (28)

1.一种多芯片集成电路IC封装，包括：
基板；
第一级IC管芯，其具有电耦合至所述基板的表面的表面；以及
堆叠在所述第一级IC管芯上方的多个第二级IC管芯，所述多个第二级IC管芯各自具有配置成面对所述基板并电耦合至所述基板的所述表面的有效表面，所述多个第二级IC管芯被并排地安排成包括至少一个间距，并使得所述多个第二级IC管芯的所述有效表面被基本上安置在同一平面中，其中所述多个第二级IC管芯包括一第二级IC管芯，该第二级IC管芯具有不同于另一第二级IC管芯的长度和/或宽度，
其中这些管芯独立地针对不同的秩进行走线。
2.如权利要求1所述的IC封装，其特征在于，进一步包括：
配置成将所述多个第二级IC管芯电耦合至所述基板的多个电导体，所述多个电导体放置在所述多个第二级IC管芯中的每一个第二级IC管芯的至少一个有效表面周界悬突区域上。
3.如权利要求2所述的IC封装，其特征在于，所述多个电导体是焊接凸块、焊接球、柱、引脚、钉头凸块、和/或钉头凸块堆叠中的至少一者。
4.如权利要求1所述的IC封装，其特征在于，所述多个第二级IC管芯包括由单个较大的IC分成的两个或更多个第二级IC管芯。
5.如权利要求4所述的IC封装，其特征在于，所述两个第二级IC管芯中的每一个第二级IC管芯包括具有有效表面周界悬突区域的三侧，所述有效表面周界悬突区域包括配置成将所述两个第二级IC管芯中的每一个第二级IC管芯电耦合至所述基板的多个电导体。
6.如权利要求5所述的IC封装，其特征在于，所述两个第二级IC管芯中的每一个第二级IC管芯包括表面，所述表面有一部分被直接安置在所述第一级IC管芯的背侧表面之上并且所述表面包括不具有所述多个电导体的至少一侧。
7.如权利要求1所述的IC封装，其特征在于，所述多个第二级IC管芯包括四个第二级IC管芯。
8.如权利要求7所述的IC封装，其特征在于，所述四个第二级IC管芯中的每一个第二级IC管芯包括具有有效表面周界悬突区域的两侧，所述有效表面周界悬突区域包括将所述四个第二级IC管芯中的每一个第二级IC管芯电耦合至所述基板的多个电导体。
9.如权利要求8所述的IC封装，其特征在于，所述四个第二级IC管芯中的每一个第二级IC管芯包括表面，所述表面各自有一部分被直接安置在所述第一级IC管芯的背侧表面之上并且所述表面包括不具有所述多个电导体的至少两侧。
10.如权利要求1所述的IC封装，其特征在于，进一步包括：
堆叠在所述第二级IC管芯上方的多个第三级IC管芯，所述多个第三级IC管芯各自具有配置成电耦合至所述基板的有效表面，所述多个第三级IC管芯被并排地安排，以使得所述多个第三级IC管芯的所述有效表面被基本上安置在另一相同平面中。
11.如权利要求1所述的IC封装，其特征在于，所述第一级IC管芯和所述多个第二级IC管芯藉由所述基板中的电互连和/或穿硅通孔中的至少一者彼此电耦合。
12.如权利要求1所述的IC封装，其特征在于，至少一个在所述多个第二级IC管芯中的两个第二级IC管芯之间的间距允许所述两个第二级IC管芯响应于所述基板的翘曲而关于彼此弯曲或旋转并且保持电耦合至所述基板。
13.如权利要求1所述的IC封装，其特征在于，至少一个在所述多个第二级IC管芯中的两个第二级IC管芯之间的间距致使第一个第二级IC管芯的第一角或第一侧响应于凹式基板翘曲而移至低于所述第一个第二级IC管芯的第二角，并且进一步致使所述第一个第二级IC管芯的所述第一角或所述第一侧响应于凸式基板翘曲而移至高于所述第一个第二级IC管芯的第二角。
14.如权利要求1所述的IC封装，其特征在于，所述IC封装被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
15.一种用于制造多芯片集成电路(IC)封装的方法，所述方法包括：
提供基板；
通过将第一级IC管芯的表面电耦合至所述基板的表面来提供所述第一级IC管芯；以及
通过以下方式来提供多个第二级IC管芯：在所述第一级IC管芯上方堆叠所述多个第二级IC管芯，其中所述多个第二级IC管芯各自具有面对所述基板并被电耦合至所述基板的所述表面的有效表面，并且将所述多个第二级IC管芯并排地安排成包括至少一个间距，并使得所述多个第二级IC管芯的所述有效表面被基本上安置在同一平面中，其中所述多个第二级IC管芯包括一第二级IC管芯，该第二级IC管芯具有不同于另一第二级IC管芯的长度和/或宽度，
其中这些管芯独立地针对不同的秩进行走线。
16.如权利要求15所述的方法，其特征在于，进一步包括：
用多个电导体来将所述多个第二级IC管芯电耦合至所述基板，所述多个电导体放置在所述多个第二级IC管芯中的每一个第二级IC管芯的至少一个有效表面周界悬突区域上。
17.如权利要求15所述的方法，其特征在于，所述多个第二级IC管芯包括由单个较大的IC分成的两个或更多个第二级IC管芯。
18.如权利要求17所述的方法，其特征在于，所述两个第二级IC管芯中的每一个第二级IC管芯包括具有有效表面周界悬突区域的三侧，所述有效表面周界悬突区域包括将所述两个第二级IC管芯中的每一个第二级IC管芯电耦合至所述基板的多个电导体。
19.如权利要求18所述的方法，其特征在于，所述两个第二级IC管芯中的每一个第二级IC管芯包括表面，所述表面有一部分被直接安置在所述第一级IC管芯的背侧表面之上并且所述表面包括不具有所述多个电导体的至少一侧。
20.如权利要求15所述的方法，其特征在于，所述多个第二级IC管芯包括四个第二级IC管芯。
21.如权利要求20所述的方法，其特征在于，所述四个第二级IC管芯中的每一个第二级IC管芯包括具有有效表面周界悬突区域的两侧，所述有效表面周界悬突区域包括将所述四个第二级IC管芯中的每一个第二级IC管芯电耦合至所述基板的多个电导体。
22.如权利要求21所述的方法，其特征在于，所述四个第二级IC管芯中的每一个第二级IC管芯包括表面，所述表面各自有一部分被直接安置在所述第一级IC管芯的背侧表面之上并且所述表面包括不具有所述多个电导体的至少两侧。
23.如权利要求15所述的方法，其特征在于，进一步包括：
在所述第二级IC管芯上方堆叠多个第三级IC管芯，所述多个第三级IC管芯各自具有电耦合至所述基板的有效表面；以及
并排地安排所述多个第三级IC管芯，以使得所述多个第三级IC管芯的所述有效表面基本上安置在另一相同平面中。
24.如权利要求15所述的方法，其特征在于，进一步包括：
提供至少一个在所述多个第二级IC管芯中的两个第二级IC管芯之间的间距，该至少一个间距允许所述两个第二级IC管芯响应于所述基板的翘曲而关于彼此弯曲或旋转并且保持电耦合至所述基板。
25.如权利要求15所述的方法，其特征在于，进一步包括：
提供至少一个在所述多个第二级IC管芯中的两个第二级IC管芯之间的间距，该至少一个间距致使第一个第二级IC管芯的第一角或第一侧响应于凹式基板翘曲而移至低于所述第一个第二级IC管芯的第二角，并且进一步致使所述第一个第二级IC管芯的所述第一角或所述第一侧响应于凸式基板翘曲而移至高于所述第一个第二级IC管芯的第二角。
26.一种多芯片集成电路(IC)封装，包括：
基板；
用于将第一级IC管芯的表面电耦合至所述基板的表面的装置；
用于在所述第一级IC管芯上方堆叠多个第二级IC管芯的装置，其中所述多个第二级IC管芯各自具有配置成面对所述基板并电耦合至所述基板的表面的有效表面，其中所述多个第二级IC管芯包括一第二级IC管芯，该第二级IC管芯具有不同于另一第二级IC管芯的长度和/或宽度；以及
用于将所述多个第二级IC管芯并排地安排成包括至少一个间距并使得所述多个第二级IC管芯的所述有效表面被基本上安置在同一平面中的装置，
其中这些管芯独立地针对不同的秩进行走线。
27.如权利要求26所述的多芯片集成电路封装，其特征在于，进一步包括：
用于用多个电导体来将所述多个第二级IC管芯电耦合至所述基板的装置，所述多个电导体放置在所述多个第二级IC管芯中的每一个第二级IC管芯的至少一个有效表面周界悬突区域上。
28.如权利要求26所述的多芯片集成电路(IC)封装，其特征在于，进一步包括：
用于在所述第二级IC管芯上方堆叠多个第三级IC管芯的装置，所述多个第三级IC管芯各自具有配置成被电耦合至所述基板的有效表面；以及
用于并排地安排所述多个第三级IC管芯以使得所述多个第三级IC管芯的所述有效表面被基本上安置在另一相同平面中的装置。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8963339B2 (en) * 2012-10-08 2015-02-24 Qualcomm Incorporated Stacked multi-chip integrated circuit package
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US10153180B2 (en) 2013-10-02 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bonding structures and methods
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9754928B2 (en) * 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
TWI605556B (zh) * 2015-03-13 2017-11-11 台灣積體電路製造股份有限公司 封裝中的表面安裝裝置、整合式被動裝置及／或打線安裝
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US11056373B2 (en) * 2015-07-21 2021-07-06 Apple Inc. 3D fanout stacking
US9947642B2 (en) * 2015-10-02 2018-04-17 Qualcomm Incorporated Package-on-Package (PoP) device comprising a gap controller between integrated circuit (IC) packages
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10361140B2 (en) 2016-06-10 2019-07-23 International Business Machines Corporation Wafer stacking for integrated circuit manufacturing
US9825007B1 (en) * 2016-07-13 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10658334B2 (en) * 2016-08-18 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a package structure including a package layer surrounding first connectors beside an integrated circuit die and second connectors below the integrated circuit die
KR102605617B1 (ko) 2016-11-10 2023-11-23 삼성전자주식회사 적층 반도체 패키지
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN107680917B (zh) * 2017-08-11 2020-03-20 华为技术有限公司 一种板级架构及其制备方法、移动终端
KR102404058B1 (ko) 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
US10910233B2 (en) * 2018-04-11 2021-02-02 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11495588B2 (en) * 2018-12-07 2022-11-08 Advanced Micro Devices, Inc. Circuit board with compact passive component arrangement
KR102644598B1 (ko) * 2019-03-25 2024-03-07 삼성전자주식회사 반도체 패키지
CN110993597A (zh) * 2019-12-12 2020-04-10 北京计算机技术及应用研究所 一种缩小封装体积的封装堆叠结构
CN112349655B (zh) * 2020-10-21 2021-10-19 长江存储科技有限责任公司 一种半导体器件及其安装结构、封装模具和制作方法
US20220173074A1 (en) 2020-11-27 2022-06-02 Yibu Semiconductor Co., Ltd. Chip Package and Method of Forming Chip Packages
CN112420529B (zh) * 2020-11-27 2022-04-01 上海易卜半导体有限公司 封装件及形成封装件的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
CN1606154A (zh) * 2003-10-10 2005-04-13 精工爱普生株式会社 半导体器件及其制造方法
US20050174878A1 (en) * 2003-12-25 2005-08-11 Hideki Osaka Semiconductor memory module, memory system, circuit, semiconductor device, and DIMM
US20070228579A1 (en) * 2006-03-29 2007-10-04 Tae Min Kang Chip stack package utilizing a dummy pattern die between stacked chips for reducing package size
JP2008097814A (ja) * 2007-10-25 2008-04-24 Elpida Memory Inc 積層メモリ、メモリモジュール及びメモリシステム
US20090057917A1 (en) * 2007-08-29 2009-03-05 Shinko Electric Industries Co., Ltd. Semiconductor device
US20100327424A1 (en) * 2009-06-24 2010-12-30 Henning Braunisch Multi-chip package and method of providing die-to-die interconnects in same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62101063A (ja) * 1985-10-28 1987-05-11 Mitsubishi Electric Corp 薄形ｉｃモジユ−ル
JP3397743B2 (ja) * 1996-07-12 2003-04-21 富士通株式会社 半導体装置
US6369448B1 (en) 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package
JP4601892B2 (ja) * 2002-07-04 2010-12-22 ラムバス・インコーポレーテッド 半導体装置および半導体チップのバンプ製造方法
JP4149289B2 (ja) * 2003-03-12 2008-09-10 株式会社ルネサステクノロジ 半導体装置
KR20050001159A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
TWI229434B (en) * 2003-08-25 2005-03-11 Advanced Semiconductor Eng Flip chip stacked package
JP4324773B2 (ja) * 2003-09-24 2009-09-02 セイコーエプソン株式会社 半導体装置の製造方法
US7339278B2 (en) 2005-09-29 2008-03-04 United Test And Assembly Center Ltd. Cavity chip package
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
WO2010050087A1 (ja) * 2008-10-31 2010-05-06 パナソニック株式会社 積層型半導体装置及びその製造方法
JP2009200519A (ja) * 2009-05-01 2009-09-03 Renesas Technology Corp 半導体装置
US7927917B2 (en) 2009-06-19 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with inward and outward interconnects and method of manufacture thereof
US8169058B2 (en) 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
JP5609085B2 (ja) * 2009-12-03 2014-10-22 新光電気工業株式会社 半導体装置および半導体装置の製造方法
US9105647B2 (en) * 2010-05-17 2015-08-11 Stats Chippac, Ltd. Method of forming perforated opening in bottom substrate of flipchip pop assembly to reduce bleeding of underfill material
US8466567B2 (en) 2010-09-16 2013-06-18 Stats Chippac Ltd. Integrated circuit packaging system with stack interconnect and method of manufacture thereof
US8963339B2 (en) 2012-10-08 2015-02-24 Qualcomm Incorporated Stacked multi-chip integrated circuit package

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
CN1606154A (zh) * 2003-10-10 2005-04-13 精工爱普生株式会社 半导体器件及其制造方法
US20050174878A1 (en) * 2003-12-25 2005-08-11 Hideki Osaka Semiconductor memory module, memory system, circuit, semiconductor device, and DIMM
US20070228579A1 (en) * 2006-03-29 2007-10-04 Tae Min Kang Chip stack package utilizing a dummy pattern die between stacked chips for reducing package size
US20090057917A1 (en) * 2007-08-29 2009-03-05 Shinko Electric Industries Co., Ltd. Semiconductor device
JP2008097814A (ja) * 2007-10-25 2008-04-24 Elpida Memory Inc 積層メモリ、メモリモジュール及びメモリシステム
US20100327424A1 (en) * 2009-06-24 2010-12-30 Henning Braunisch Multi-chip package and method of providing die-to-die interconnects in same
CN102460690A (zh) * 2009-06-24 2012-05-16 英特尔公司 多芯片封装和在其中提供管芯到管芯互连的方法

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