JP2015530762A - 積層されたマルチチップ集積回路パッケージ - Google Patents
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Abstract
反りによる不良から守るように構成される、マルチチップ集積回路（ＩＣ）パッケージが提供される。ＩＣパッケージは、基板と、レベル１ ＩＣダイと、複数のレベル２ ＩＣダイとを含み得る。レベル１ ＩＣダイは、基板に電気的に結合された面を有する。複数のレベル２ ＩＣダイは、レベル１ ＩＣダイの上に積層される。複数のレベル２ ＩＣダイは各々、基板に電気的に結合されたアクティブ面を有し得る。複数のレベル２ ＩＣダイは、複数のレベル２ ＩＣダイのアクティブ面が実質的に同じ平面に配置されるように、並んで配置され得る。単一ダイの構成に対して、レベル２ ＩＣダイが分離されており、これによって、ＩＣパッケージの反りによる、割れ、剥離、および／または他の可能性のある不良を防ぐ。
Description
様々な特徴は集積回路（ＩＣ）に関し、より詳細には、マルチチップＩＣおよびそれを作製するための方法に関する。
携帯電話およびラップトップコンピュータのような、より小型で、軽量で、高速なポータブル電子デバイスに対する絶え間なく増大する需要は、より大きな容量および高い性能を、しかしより小さな寸法を特徴とする回路部品を電子産業に作り出させてきた。たとえば、ポータブルデバイスは今では、垂直に積層されＩＣパッケージの同じ成形コンパウンドの中に収容された２つ以上の半導体ダイを有する、ＩＣパッケージを含むことがある。そのようなマルチチップＩＣパッケージは、「システムインパッケージ」（ＳＩＰ）および「チップ積層マルチチップモジュール」（ＭＣＭ）と一般に呼ばれ得る。
図１は、従来技術で見出されるＳＩＰ １００の概略的な断面側面図を示す。ＳＩＰ １００は、互いに積層された２つのＩＣダイ１０２、１０４を含む。上側ＩＣダイ１０２は、たとえばメモリ回路であってよく、下側ＩＣダイ１０４は、たとえば処理回路であってよい。上側ダイ１０２の長さおよび／または幅は、一般に下側ダイ１０４の長さおよび／または幅より長く、上側ダイ１０２は、下側１０４よりも大きな表面積を有し得る。２つのダイ１０２、１０４は、互いに積層され、単一の成形コンパウンド１０６の中に収容される。上側ダイ１０２のアクティブ面１１０は、複数のはんだバンプ１１２ａおよび導電性ピラー１１２ｂを介して、積層基板１０８に電気的に結合される。下側ダイ１０４のアクティブ面１１４は、別の複数のはんだバンプ１１６を介して、基板１０８に電気的に結合される。この方式で、両方のダイ１０２、１０４が、フリップチップ方式で基板１０８に電気的に結合され、積層基板１０８の中の電気的な接続（図示せず）を通じて互いに連絡する。パッケージ１００は、ボールグリッドアレイまたはピングリッドアレイ構造（図示せず）を通じて、マザーボード（たとえば、ＰＣＢボード）に搭載され得る。
図２は、成形コンパウンド１０６が除去されることによってその下の上側ＩＣダイ１０２が露出された、ＳＩＰパッケージ１００の概略的な上面図を示す。上側ダイ１０２は、長さｌＡおよび幅ｗＡを有する。図３は、ＳＩＰパッケージ１００の概略的な下面図を示す。基板１０８および成形コンパウンド１０６は、わかりやすくするために省略されており、これによって、はんだバンプ１１２ａを有する上側ダイ１０２およびはんだバンプ１１６を有する下側ダイ１０４が露出されている。
上側ＩＣダイ１０２は、下側ＩＣダイ１０４と比較して相対的により大きなサイズ（たとえば、より大きな表面積ならびに／または長さおよび／もしくは幅に沿ったより大きな寸法）が原因で、限られた速度、性能、信頼性、および／またはスループットを有することになる。たとえば、上側ダイ１０２は、そのアクティブ面１１０に位置する様々なＩＣ部品の間のクロストークおよび電磁妨害（ＥＭＩ）の影響を受け得る。これらの望ましくない影響は、上側ダイ１０２、たとえば揮発性ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が信頼性をもって動作できるクロック速度を、クロック信号のジッタにより制限する。
その上、より大きな上側ダイ１０２は、反りの影響により、断線したはんだ結合部による不良を生む傾向がより大きい。図４は、基板１０８が大きな凹状の反りを受けた、ＳＩＰ １００の概略的な断面側面図を示す（下側ダイ１０４および関連するはんだバンプ１１６はわかりやすくするために省略されている）。示される例によれば、上側ダイ１０２の角４０３の近くのはんだバンプ４０２の一部は基板１０８との電気的に接触したままであるが、上側ダイ１０２の中央部の境界４０５の近くの他のはんだバンプ４０４は基板１０８から分離しており、もはや基板１０８と電気的に接触していない。したがって、基板１０８の反りは、上側ダイ１０２と基板１０８との間の重要な接続が断線した／接続されていない状態になり得るので、ＩＣパッケージ１００の不良につながり得る。
したがって、回路速度および性能を改善し、また反りによるＩＣパッケージの不良から守る、進化したマルチチップＩＣパッケージの設計に対する必要性がある。
反りによる不良に抵抗するように構成されるマルチチップ集積回路（ＩＣ）パッケージ。ＩＣパッケージは、基板と、レベル１ ＩＣダイと、複数のレベル２ ＩＣダイとを含み得る。レベル１ ＩＣダイは、基板に電気的に結合された面を有し得る。複数のレベル２ ＩＣダイは、レベル１ ＩＣダイの上に積層されてよく、複数のレベル２ ＩＣダイは、基板に電気的に結合されたアクティブ面を各々有する。複数のレベル２ ＩＣダイは、複数のレベル２ ＩＣダイのアクティブ面が実質的に同じ平面に配置されるように、並んで配置され得る。複数の導体が、複数のレベル２ ＩＣダイを基板に電気的に結合することができ、複数の導体は、複数のレベル２ ＩＣダイの各々の、少なくとも１つのアクティブ面の周縁突出領域に配置され得る。様々な例によれば、複数の導体は、はんだバンプ、はんだボール、ピラー、ピン、スタッドバンプ、および／またはスタッドバンプの積層の少なくとも１つであり得る。レベル１ ＩＣダイおよび複数のレベル２ ＩＣダイは、基板の中の電気的な相互接続および／またはシリコン貫通ビアの少なくとも１つによって、互いに電気的に結合され得る。複数の２レベルＩＣダイの２つのレベル２ ＩＣダイの間の少なくとも１つの間隔により、２つのレベル２ ＩＣダイが、基板の反りに応答して、互いに対して湾曲または回転し、基板に電気的に結合されたままであることが可能になり得る。複数のレベル２ ＩＣダイの２つのレベル２ ＩＣダイの間の少なくとも１つの間隔は、第１のレベル２ ＩＣダイの第１の角または第１の側を、凹状の基板の反りに応答して第１のレベル２ ＩＣダイの第２の角の下へ動かし、さらに、第１のレベル２ ＩＣダイの第１の角または第１の側を、凸状の基板の反りに応答して第１のレベル２ ＩＣダイの第２の角の上へ動かす。ＩＣパッケージは、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれ得る。
一実装形態では、複数のレベル２ ＩＣダイは、２つのレベル２ ＩＣダイを含み得る。一例では、２つのレベル２ ＩＣダイは、互いに異なる長さおよび／または幅の少なくとも１つを有し得る。別の例では、２つのレベル２ ＩＣダイは、サイズが実質的に同一であり得る。一態様によれば、２つのレベル２ ＩＣダイの各々は、２つのレベル２ ＩＣダイの各々を基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する３つの側を含み得る。２つのレベル２ ＩＣダイの各々は、その一部分がレベル１ ＩＣダイの裏側の面のすぐ上に配置され複数の導体を欠いている、少なくとも１つの側を含み得る。
別の実装形態では、複数のレベル２ ＩＣダイは、４つのレベル２ ＩＣダイを含む。一例では、４つのレベル２ ＩＣダイの各々は、４つのレベル２ ＩＣダイの各々を基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する２つの側を含み得る。４つのレベル２ ＩＣダイの各々は、その各々の一部分がレベル１ ＩＣダイの裏側の面のすぐ上に配置され複数の導体を欠いている、少なくとも２つの側を含み得る。
ＩＣパッケージはまた、レベル２ ＩＣダイの上に積層された複数のレベル３ ＩＣダイを含み得る。複数のレベル３ ＩＣダイは各々、基板に電気的に結合されたアクティブ面を有し得る。複数のレベル３ ＩＣダイは、複数のレベル３ ＩＣダイのアクティブ面が別の実質的に同じ平面に配置されるように、並んで配置され得る。
マルチチップ集積回路（ＩＣ）パッケージを製造するための方法も提供される。基板が提供または形成され、レベル１ ＩＣダイの面が基板に電気的に結合される。複数のレベル２ ＩＣダイは、レベル１ ＩＣダイの上に積層され、複数のレベル２ ＩＣダイは、基板に電気的に結合されたアクティブ面を各々有する。複数のレベル２ ＩＣダイは、複数のレベル２ ＩＣダイのアクティブ面が実質的に同じ平面に配置されるように、並んで配置され得る。複数のレベル２ ＩＣダイが、複数の導体を有する基板に電気的に結合され、複数の導体は、複数のレベル２ ＩＣダイの各々の、少なくとも１つのアクティブ面の周縁突出領域に配置される。
複数のレベル２ ＩＣダイは、２つのレベル２ ＩＣダイを含み得る。一例では、２つのレベル２ ＩＣダイの各々は、２つのレベル２ ＩＣダイの各々を基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する３つの側を含み得る。２つのレベル２ ＩＣダイの各々は、その一部分がレベル１ ＩＣダイの裏側の面のすぐ上に配置され複数の導体を欠いている、少なくとも１つの側を含み得る。
別の例では、複数のレベル２ ＩＣダイは、４つのレベル２ ＩＣダイを含み得る。４つのレベル２ ＩＣダイの各々は、４つのレベル２ ＩＣダイの各々を基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する２つの側を含み得る。４つのレベル２ ＩＣダイの各々は、その各々の一部分がレベル１ ＩＣダイの裏側の面のすぐ上に配置され複数の導体を欠いている、少なくとも２つの側を含み得る。
方法はさらに、（ａ）レベル２ ＩＣダイの上に複数のレベル３ ＩＣダイを積層するステップであって、複数のレベル３ ＩＣダイが基板に電気的に結合されたアクティブ面を各々有する、ステップ、および／または、（ｂ）複数のレベル３ ＩＣダイのアクティブ面が別の実質的に同じ平面に配置されるように、複数のレベル３ ＩＣダイを並べて配置するステップを含み得る。
方法はさらに、（ａ）複数のレベル２ ＩＣダイの２つのレベル２ ＩＣダイが、基板の反りに応答して、互いに対して湾曲または回転し、基板に電気的に結合されたままであることを可能にする、２つのレベル２ ＩＣダイの間の少なくとも１つの間隔を設けるステップ、および／または、（ｂ）第１のレベル２ ＩＣダイの第１の角または第１の側を、凹状の基板の反りに応答して第１のレベル２ ＩＣダイの第２の角の下へ動かし、さらに、第１のレベル２ ＩＣダイの第１の角または第１の側を、凸状の基板の反りに応答して第１のレベル２ ＩＣダイの第２の角の上へ動かす、複数のレベル２ ＩＣダイの２つのレベル２ ＩＣダイの間の少なくとも１つの間隔を設けるステップを含み得る。
以下の説明では、本開示の様々な態様の完全な理解を提供するために具体的な詳細が与えられる。しかしながら、態様はこれらの具体的な詳細を伴わずに実施され得ることが当業者により理解されるだろう。たとえば、態様が不要な詳細で不明瞭になるのを避けるために、回路がブロック図で示されることがある。他の場合には、本開示の態様を不明瞭にしないように、よく知られている回路、構造および技法が詳細に示されないことがある。
「例示的」という語は、本明細書では「例、実例、または例示として機能する」ことを意味するように使用される。「例示的」として本明細書で説明されるいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好ましいまたは有利なものと解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられた特徴、利点または動作モードを含むことを必要とするとは限らない。本明細書で使用される場合、「電気的に結合された」という用語は、２つの物体間に電流の流れが発生することを可能にする、２つの物体間の直接的または間接的な結合を指すために本明細書で使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体ＡおよびＣは、互いに直接物理的に接触していなくとも、物体Ｂが、物体Ａから物体Ｃへの、および／または物体Ｃから物体Ａへの電流の流れが発生することを可能にする導体であれば、互いに電気的に結合されているとさらに見なされ得る。
「水平」という用語は、パッケージ基板の方向に関係なく、ＩＣダイがその上に結合されるＩＣパッケージ基板の通常の平面および／または表面に実質的に平行な平面として定義される。「垂直」という用語は、上で定義された水平な面に実質的に直角な方向を指す。「上に（ａｂｏｖｅ）」、「下に（ｂｅｌｏｗ）」、「上方の（ｕｐｐｅｒ）」、「高い方の（ｈｉｇｈｅｒ）」、「低い方の（ｌｏｗｅｒ）」、「上の（ｏｖｅｒ）」、「下の（ｕｎｄｅｒ）」、「下に（ｕｎｄｅｒｎｅａｔｈ）」、および「上に（ｏｎ）」のような前置詞は、本明細書で説明されるＩＣパッケージに関して使用される場合、パッケージ基板の絶対的な向きに関係なく、水平な平面に対して定義される。したがって、第１のＩＣダイが第２のＩＣダイの上に配置される場合、第２のＩＣダイは、第１のＩＣダイよりも前述のパッケージ基板の表面に物理的に近い。「隣の（ｎｅｘｔ ｔｏ）」、「並んで（ｓｉｄｅ ｂｙ ｓｉｄｅ）」、および「隣接した（ａｄｊａｃｅｎｔ ｔｏ）」のような前置詞は、本明細書で説明されるＩＣパッケージに関して使用される場合、パッケージ基板の絶対的な向きに関係なく、垂直方向に対して定義される。したがって、第１のダイおよび第２のＩＣダイが並んで配置される場合、両方のＩＣダイが、前述のパッケージ基板の表面から同じ距離にあり得るが、前述のパッケージ基板の表面に垂直である、垂直な平面からは異なる距離に位置する。
本明細書の様々な例はフリップチップ構成のＩＣダイを説明し得るが、述べられるＩＣの特徴、構成、および／または配置は、ワイヤボンディングされる構成のＩＣダイについても実装され得ることに留意されたい。
概要
反りによる不良から守るように構成される、マルチチップ集積回路（ＩＣ）パッケージが提供される。ＩＣパッケージは、基板と、レベル１ ＩＣダイと、複数のレベル２ ＩＣダイとを含み得る。レベル１ ＩＣダイは、基板に電気的に結合された面を有する。複数のレベル２ ＩＣダイは、レベル１ ＩＣダイの上に積層される。複数のレベル２ ＩＣダイは各々、基板に電気的に結合されたアクティブ面を有し得る。複数のレベル２ ＩＣダイは、複数のレベル２ ＩＣダイのアクティブ面が実質的に同じ平面に配置されるように、並んで配置され得る。単一ダイの構成に対して、レベル２ ＩＣダイが分離されており、これによって、ＩＣパッケージの反りによる、割れ、剥離、および／または他の可能性のある不良を防ぐ。
反りによる不良から守るように構成される、マルチチップ集積回路（ＩＣ）パッケージが提供される。ＩＣパッケージは、基板と、レベル１ ＩＣダイと、複数のレベル２ ＩＣダイとを含み得る。レベル１ ＩＣダイは、基板に電気的に結合された面を有する。複数のレベル２ ＩＣダイは、レベル１ ＩＣダイの上に積層される。複数のレベル２ ＩＣダイは各々、基板に電気的に結合されたアクティブ面を有し得る。複数のレベル２ ＩＣダイは、複数のレベル２ ＩＣダイのアクティブ面が実質的に同じ平面に配置されるように、並んで配置され得る。単一ダイの構成に対して、レベル２ ＩＣダイが分離されており、これによって、ＩＣパッケージの反りによる、割れ、剥離、および／または他の可能性のある不良を防ぐ。
２レベルのマルチチップパッケージ
図５は、本開示の一態様による、積層されたマルチチップＩＣパッケージ５００の概略的な側面断面図を示す。２レベルのＩＣパッケージ５００は、レベル１ ＩＣダイ５０２（「下側ＩＣダイ」とも本明細書では呼ばれる）および２つのレベル２ ＩＣダイ５０４ａ、５０４ｂを含み、それらのすべてが、限定はされないがシリコンおよび／またはゲルマニウムのような半導体材料でできていてよい。ＩＣダイ５０２、５０４ａ、５０４ｂは、限定はされないが、処理回路、メモリ回路、またはこれらの組合せのような、任意のタイプのＩＣであってよい。一態様では、レベル１ ＩＣダイ５０２は、実質的に処理回路であるＩＣであり、レベル２ダイ５０４ａ、５０４ｂは、ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ｔｙｐｅ ｔｈｒｅｅ （ＤＤＲ３）同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）回路のようなメモリ回路である。当然、他の態様では、ダイ５０２、５０４ａ、５０４ｂは、他のタイプの処理回路および／またはメモリ回路であり得る。
図５は、本開示の一態様による、積層されたマルチチップＩＣパッケージ５００の概略的な側面断面図を示す。２レベルのＩＣパッケージ５００は、レベル１ ＩＣダイ５０２（「下側ＩＣダイ」とも本明細書では呼ばれる）および２つのレベル２ ＩＣダイ５０４ａ、５０４ｂを含み、それらのすべてが、限定はされないがシリコンおよび／またはゲルマニウムのような半導体材料でできていてよい。ＩＣダイ５０２、５０４ａ、５０４ｂは、限定はされないが、処理回路、メモリ回路、またはこれらの組合せのような、任意のタイプのＩＣであってよい。一態様では、レベル１ ＩＣダイ５０２は、実質的に処理回路であるＩＣであり、レベル２ダイ５０４ａ、５０４ｂは、ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ｔｙｐｅ ｔｈｒｅｅ （ＤＤＲ３）同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）回路のようなメモリ回路である。当然、他の態様では、ダイ５０２、５０４ａ、５０４ｂは、他のタイプの処理回路および／またはメモリ回路であり得る。
レベル１ ＩＣダイ５０２は、複数の集積回路部品（たとえば、トランジスタ、キャパシタ、インダクタ、抵抗など）を含む、アクティブ面の側５０６（たとえば、表側の面）を有する。同様に、レベル２ ＩＣダイ５０４ａ、５０４ｂは各々、複数の集積回路部品（たとえば、トランジスタ、キャパシタ、インダクタ、抵抗など）を含む、アクティブ面の側５１０ａ、５１０ｂ（たとえば、表側の面）を有する。ダイ５０２、５０４ａ、５０４ｂは各々、裏側の面５０８、５１２ａ、５１２ｂも有し得る。第１のレベル２ ＩＣダイ５０４ａのアクティブ面５１０ａは、それが面するパッケージ基板５１４（たとえば、積層基板、銅ベースの基板のような金属ベースの基板など）に、複数の導体５１６ａ、５１６ｂを介して電気的に結合され得る。同様に、第２のレベル２ ＩＣダイ５０４ｂのアクティブ面５１０ｂは、それが面する基板５１４に、別の複数の導体５１８ａ、５１８ｂを介して電気的に結合され得る。具体的には、導体５１６ａ、５１６ｂ、５１８ａ、５１８ｂは、ダイ５０４ａ、５０４ｂのアクティブ面の周縁突出領域５１７、５１９に配置される。代替的な実施形態では、導体５１６ａ、５１６ｂ、５１８ａ、５１８ｂのいずれかまたはすべては、まずパッケージ基板５１４の上に配置され、次いでダイ５０４ａ、５０４ｂのアクティブ面の周縁突出領域５１７、５１９に取り付けられ得ることが理解されるだろう。アクティブ面の周縁突出領域５１７、５１９は、レベル１ ＩＣダイ５０２の側面の端５２１、５２３を超えて延び、したがって突出を作り出す、ダイ５０４ａ、５０４ｂの周縁の近くのアクティブ面５１０ａ、５１０ｂの領域を画定する。
レベル１ ＩＣダイ５０２のアクティブ面５０６はまた、それが面する基板５１４に、複数のより小さな導体５２０を介して電気的に結合され得る。示される例では、導体５１６ａ、５１６ｂ、５１８ａ、５１８ｂ、５２０ははんだボールであり、したがって、ＩＣダイ５０２、５０４ａ、５０４ｂは、ボールグリッドアレイ（ＢＧＡ）フリップチップ方式で、基板５１４に電気的に結合され得る。しかしながら、導体５１６ａ、５１６ｂ、５１８ａ、５１８ｂ、５２０ははんだボールには限定されず、任意の金属、合金、または、電気信号を容易に伝えることが可能な導電性素子であってよい。たとえば、導体５１６ａ、５１６ｂ、５１８ａ、５１８ｂ、５２０は、限定はされないが、はんだバンプ、ピラー、ピン、スタッドバンプ、および／またはスタッドバンプの積層であってよい。一態様では、ＩＣダイ５０２、５０４ａ、５０４ｂは、マルチレイヤパッケージ基板５１４内の相互接続を介して電気信号を送信および受信することによって、互いに電気的に通信することができる。別の態様では、レベル１ ＩＣダイ５０２は、基板貫通ビア（ＴＳＶ）を使用して、レベル２ ＩＣダイ５０４ａ、５０４ｂに電気的に結合され得る。たとえば、レベル１ ＩＣダイ５０２は、表側（標識されていない）と裏側５０８の両方を有し得る。レベル１ ＩＣダイ５０２の表側はより小さな導体５２０に面し、レベル１ ＩＣダイの裏側はＩＣダイ５１２ａおよび５１２ｂに面する。したがって、ＴＳＶ素子（図示せず）は、レベル１ ＩＣダイ５０２の裏側の面５０８を通り抜けて、レベル２ ＩＣダイ５０４ａ、５０４ｂのアクティブ面５１０ａ、５１０ｂと電気的に結合し得る。結果として、積層されたＩＣダイは、基板またはＴＳＶを通じて、互いに電気的に連絡し得る。
その上、レベル１ ＩＣダイ５０２のアクティブ面５０６は、ダイアタッチおよび／またはアンダーフィル接着剤５２２によって、基板５１４に物理的に固定され得る。一態様によれば、接着剤５２４は、レベル１ ＩＣダイ５０２をレベル２ ＩＣダイ５０４ａ、５０４ｂに固定するために使用され得る。最後に、エポキシおよび／または樹脂成形コンパウンド５２６が、ダイ５０２、５０４ａ、５０４ｂ、導体５１６ａ、５１６ｂ、５１８ａ、５１８ｂ、５２０、アンダーフィル５２２、および他の部品を収容して、パッケージ５００を形成する。成形コンパウンド５２６はまた、パッケージ基板５１４を部分的に覆い得る。
この方式で、レベル２ ＩＣダイ５０４ａ、５０４ｂは、実質的に同じ平面領域に（たとえば、図６に示されるようなＸ−Ｙ平面に）並んで配置され、レベル１ ＩＣダイ５０２の上に各々配置される。たとえば、ＩＣダイ５０４ａ、５０４ｂは、それらのアクティブ面５１０ａ、５１０ｂが実質的に同じ平面にあるように、並んで配置され得る。以下でより詳細に論じられるように、同じ数の能動部品を有する単一の大きな上側ＩＣダイ１０２（図１参照）よりも各々小さい（たとえば、より小さな表面積を有する、かつ／または、より短い長さおよび／もしくは幅を有する）２つ以上のＩＣダイ５０４ａ、５０４ｂを有することには、明確な利点がある。
図６は、一態様による、ＩＣパッケージ５００の概略的な上面図を示す。レベル２ ＩＣダイ５０４ａ、５０４ｂ、および下にある接着剤５２４を示すために、成形コンパウンド５２６の一部分が除去されている。図６に示されるように、レベル２ ＩＣダイ５０４ａ、５０４ｂは、Ｘ−Ｙ平面において並んで配置される。第１のレベル２ ＩＣダイ５０４ａは長さｌＢおよび幅ｗＢ１を有し、第２のレベル２ ＩＣダイ５０４ｂは長さｌＢおよび幅ｗＢ２を有する。一態様によれば、幅ｗＢ１およびｗＢ２は各々、単一の大きな上側ＩＣダイ１０２を有するＩＣパッケージ１００（図１参照）の幅ｗＡより短い。一態様では、ｗＢ１およびｗＢ２は各々幅ｗＡの半分より短い。
図７は、一態様による、ＩＣパッケージ５００の概略的な下面図を示す。成形コンパウンド５２６、アンダーフィル５２２、および基板５１４は、わかりやすくするために省略されている。図７に示されるように、レベル２ ＩＣダイ５０４ａ、５０４ｂを基板５１４（図７には示されない）にそれぞれ電気的に結合する複数の導体５１６ａ、５１６ｂ、および５１８ａ、５１８ｂは、レベル２ ＩＣダイ５０４ａ、５０４ｂの周縁領域の周りに配置され得る。たとえば、レベル２ダイ５０４ａは、レベル２ダイ５０４ａを基板５１４（図７には示されない）に電気的に結合する、複数の内側周縁領域導体５１６ｂを有し得る。レベル２ダイ５０４ａはまた、やはりレベル２ダイ５０４ａを基板５１４（図７には示されない）に電気的に結合する、複数の外側周縁領域導体５１６ａを有し得る。内側周縁領域導体５１６ｂは、外側周縁領域導体５１６ａよりも、パッケージ５００の中心領域ｃに近い。同様に、レベル２ダイ５０４ｂは、レベル２ダイ５０４ｂを基板５１４（図７には示されない）に電気的に結合する、複数の内側周縁領域導体５１８ｂを有し得る。レベル２ダイ５０４ｂはまた、やはりレベル２ダイ５０４ｂを基板５１４（図７には示されない）に電気的に結合する、複数の外側周縁領域導体５１８ａを有し得る。内側周縁領域導体５１８ｂは、外側周縁領域導体５１８ａよりも、パッケージ５００の中心領域ｃに近い。示される例は、導体５１６ａ、５１６ｂ、５１８ａ、５１８ｂの２つだけ（たとえば、内側および外側）の周縁領域を示すが、各レベル２ ＩＣダイ５０４ａ、５０４ｂは、任意の数の、たとえば３つ以上の周縁領域導体によって、基板５１４（図７には示されない）に電気的に結合され得る。
図８は、一態様による、レベル２ ＩＣダイ５０４ａの１つの概略的な下面図を示す。ダイ５０４ａは、４つの側８０２、８０４、８０６、８０８を含む。第１の側８０２は、ダイ５０４ａの第１の側８０２の近くにある、それと関連付けられる第１のアクティブ面の周縁突出領域８１０を有する。同様に、第２の側８０４は、ダイ５０４ａの第２の側８０４の近くにある、それと関連付けられる第２のアクティブ面の周縁突出領域８１２を有する。第３の側８０６はまた、ダイ５０４ａの第３の側８０６の近くにある、それと関連付けられる第３のアクティブ面の周縁突出領域８１４を有する。アクティブ面の周縁突出領域８１０、８１２、８１４の各々には、ダイ５０４ａを基板５１４に電気的に結合する、複数の導体５１６ａ、５１６ｂが配置されている。対照的に、第４の側８０８は、レベル１ ＩＣダイ５０２の裏側の面５０８のすぐ上に配置され導体５１６ａ、５１６ｂを欠いている、部分８１６を含む。これにより、レベル２ ＩＣダイ５０４ａ（図５参照）の下にレベル１ ＩＣダイ５０２を収容するための垂直方向（すなわち、Ｚ方向）の空間が生まれる。他のレベル２ ＩＣダイ５０４ｂは、すぐ上で説明されたダイ５０４ａと同様の構造を有し得る。
図９は、一態様による、ＩＣパッケージ９００の概略的な上面図を示す。４つのレベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、および下にある接着剤９２４を示すために、成形コンパウンド９２６の一部分が除去されている。図９に示されるように、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは、Ｘ−Ｙ平面において並んで配置され、各々は裏側の面９１２ａ、９１２ｂ、９１２ｃ、９１２ｄを有する。たとえば、ダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは、それぞれのアクティブ面９１０ａ、９１０ｂ、９１０ｃ、９１０ｄ（図１１〜図１３参照）が実質的に同じ平面にあるように、並んで配置され得る。図９を参照すると、第１のレベル２ ＩＣダイ９０４ａは長さｌＣ１および幅ｗＣ１を有し、第２のレベル２ ＩＣダイ９０４ｂは長さｌＣ１および幅ｗＣ２を有し、第３のレベル２ ＩＣダイ９０４ｃは長さｌＣ２および幅ｗＣ１を有し、第４のレベル２ ＩＣダイ９０４ｄは長さｌＣ２および幅ｗＣ２を有する。一態様によれば、長さｌＣ１およびｌＣ２は各々長さよりｌＡ短く、幅ｗＣ１およびｗＣ２は各々単一の大きな上側ＩＣダイ１０２を有するＩＣパッケージ１００（図１参照）の幅ｗＡより短い。一態様では、ｗＣ１およびｗＣ２は各々幅ｗＡの半分より短い。別の態様では、ｌＣ１およびｌＣ２は各々幅ｌＡの半分より短い。一態様によれば、ｗＣ１はｗＣ２に等しく、ｌＣ１はｌＣ２に等しい。
図１０は、一態様による、ＩＣパッケージ９００の概略的な下面図を示す。わかりやすくするために、パッケージ９００の様々な部品が省略されている。図１０に示されるように、レベル２ ＩＣダイ９０４ａを基板（図１０には示されない）に電気的に結合する複数の導体１０１６ａ、１０１６ｂは、ダイ９０４ａの周縁領域の周りに配置され得る。たとえば、レベル２ダイ９０４ａは、レベル２ダイ９０４ａを基板に電気的に結合する、複数の内側周縁領域導体１０１６ｂを有し得る。レベル２ダイ９０４ａはまた、やはりレベル２ダイ９０４ａを基板に電気的に結合する、複数の外側周縁領域導体１０１６ａを有し得る。内側周縁領域導体１０１６ｂは、外側周縁領域導体１０１６ａよりも、パッケージ９００の中心領域ｃに近い。同様に、レベル２ ＩＣダイ９０４ｂ、９０４ｃ、９０４ｄを基板（図１０に示されない）に電気的に結合する複数の導体１０１８ａ、１０１８ｂ、１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂは、ダイ９０４ｂ、９０４ｃ、９０４ｄの周縁領域の周りに配置され得る。たとえば、第２のレベル２ダイ９０４ｂは、第２のレベル２ダイ９０４ｂを基板に電気的に結合する、複数の内側周縁領域導体１０１８ｂを有し得る。第２のレベル２ダイ９０４ｂはまた、やはり第２のレベル２ダイ９０４ｂを基板に電気的に結合する、複数の外側周縁領域導体１０１８ａを有し得る。内側周縁領域導体１０１８ｂは、外側周縁領域導体１０１８ａよりも、パッケージ９００の中心領域ｃに近い。示されるように、第３のダイ９０４ｃおよび第４のダイ９０４ｄは、同様に配置される導体１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂを有し得る。示される例は、導体１０１６ａ、１０１６ｂ、１０１８ａ、１０１８ｂ、１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂの２つだけ（たとえば、内側および外側）の周縁領域を示すが、各レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは、任意の数の、たとえば３つ以上の周縁領域導体によって、基板に電気的に結合され得る。
図１１〜図１３は、本開示の一態様による、積層されたマルチチップＩＣパッケージ９００の概略的な側面断面図を示す。ＩＣパッケージ９００は、限定はされないがシリコンおよび／またはゲルマニウムのような半導体材料でできている、レベル１ ＩＣダイ１００２および４つのレベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄを含む。ＩＣダイ１００２、９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは、限定はされないが、処理回路、メモリ回路、またはこれらの組合せのような、任意のタイプのＩＣであってよい。一態様では、レベル１ ＩＣダイ１００２は、実質的に処理回路であるＩＣであり、レベル２ダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄはＤＤＲ３ ＤＲＡＭ回路のようなメモリ回路である。当然、他の態様では、ダイ１００２、９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは、他のタイプの処理回路および／またはメモリ回路であり得る。
レベル１ ＩＣダイ１００２は、複数の集積回路部品（たとえば、トランジスタ、キャパシタ、インダクタ、抵抗など）を含む、アクティブ面の側１１０６（たとえば、表側の面）を有する。同様に、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは各々、複数の集積回路部品（たとえば、トランジスタ、キャパシタ、インダクタ、抵抗など）を含む、アクティブ面の側９１０ａ、９１０ｂ、９１０ｃ、９１０ｄ（たとえば、表側の面）を有する。ダイ１００２、９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは各々、裏側の面１１０８、９１２ａ、９１２ｂ、９１２ｃ、９１２ｄも有し得る。第１のレベル２ ＩＣダイ９０４ａのアクティブ面９１０ａは、それが面するパッケージ基板１１１４（たとえば、積層基板、銅ベースの基板のような金属ベースの基板など）に、複数の導体１０１６ａ、１０１６ｂ（図１１参照）を介して電気的に結合され得る。同様に、第２のレベル２ ＩＣダイ９０４ｂのアクティブ面９１０ｂは、それが面する基板１１１４に、別の複数の導体１０１８ａ、１０１８ｂを介して電気的に結合され得る。第３のレベル２ ＩＣダイ９０４ｃのアクティブ面９１０ｃは、それが面する基板１１１４に、さらに別の複数の導体１０２０ａ、１０２０ｂ（図１２参照）を介して電気的に結合され得る。第４のレベル２ ＩＣダイ９０４ｄのアクティブ面９１０ｄは、それが面する基板１１１４に、別の複数の導体１０２２ａ、１０２２ｂ（図１３参照）を介して電気的に結合され得る。具体的には、導体１０１６ａ、１０１６ｂ、１０１８ａ、１０１８ｂ、１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂは、ダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄのアクティブ面の周縁突出領域１１１７、１１１９、１２２１、１３２３に配置される。アクティブ面の周縁突出領域１１１７、１１１９、１２２１、１３２３は、レベル１ ＩＣダイ１００２の側面の端１１２５、１１２７、１２２９、１３３１を超えて延び、したがって突出を作り出す、ダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄの周縁の近くのアクティブ面９１０ａ、９１０ｂ、９１０ｃ、９１０ｄの領域を画定する。
レベル１ ＩＣダイ１００２のアクティブ面１１０６は、それが面する基板１１１４に、複数のより小さな導体１０３０を介して電気的に結合され得る。一態様では、ＩＣダイ１００２、９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは、マルチレイヤパッケージ基板１１１４内の相互接続を介して電気信号を送信および受信することによって、互いに電気的に通信することができる。別の態様では、レベル１ ＩＣダイ１００２は、シリコン貫通ビア（ＴＳＶ）を使用して、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄに電気的に結合され得る。したがって、ＴＳＶ素子（図示せず）は、レベル１ ＩＣダイ１００２の裏側の面１１０８を通り抜けて、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄのアクティブ面９１０ａ、９１０ｂ、９１０ｃ、９１０ｄと電気的に結合し得る。
その上、レベル１ ＩＣダイ１００２のアクティブ面１１０６は、ダイアタッチおよび／またはアンダーフィル接着剤１１２２によって、基板１１１４に物理的に固定され得る。一態様によれば、接着剤９２４は、レベル１ ＩＣダイ１００２をレベル２ ＩＣダイ９０２ａ、９０２ｂ、９０２ｃ、９０２ｄに固定するために使用され得る。最後に、エポキシおよび／または樹脂成形コンパウンド９２６が、ダイ１００２、９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、導体１０１６ａ、１０１６ｂ、１０１８ａ、１０１８ｂ、１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂ、１０３０、アンダーフィル１１２２、および他の部品を収容して、パッケージ９００を形成する。成形コンパウンド９２６はまた、パッケージ基板１１１４を部分的に覆い得る。
図１４は、一態様による、レベル２ ＩＣダイ９０４ａの１つの概略的な下面図を示す。ダイ９０４ａは、４つの側１４０２、１４０４、１４０６、１４０８を含む。第１の側１４０２は、ダイ９０４ａの第１の側１４０２の近くにある、それと関連付けられる第１のアクティブ面の周縁突出領域１４１０を有する。同様に、第２の側１４０４は、ダイ９０４ａの第２の側１４０４の近くにある、それと関連付けられる第２のアクティブ面の周縁突出領域１４１２を有する。アクティブ面の周縁突出領域１４１０、１４１２の各々には、ダイ９０４ａを基板１１１４に電気的に結合する、複数の導体１０１６ａ、１０１６ｂが配置されている。対照的に、第３の側１４０６および第４の側１４０８は、レベル１ ＩＣダイ１００２の裏側の面１１０８のすぐ上に配置され導体１０１６ａ、１０１６ｂを欠いている、部分１４１４、１４１６を含む。これにより、レベル２ ＩＣダイ９０４ａ（図１１参照）の下にレベル１ ＩＣダイ１００２を収容するための垂直方向（すなわち、Ｚ方向）の空間が生まれる。他のレベル２ ＩＣダイ９０４ｂ、９０４ｃ、９０４ｄは、すぐ上で説明されたダイ９０４ａと同様の構造を有し得る。
この方式で、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄは、実質的に同じ平面領域に（たとえば、図９および図１０に示されるようなＸ−Ｙ平面に）並んで配置され、レベル１ ＩＣダイ１００２の上に各々配置される。以下でより詳細に論じられるように、同じ数の能動部品を有する単一の大きな上側ＩＣダイ１０２（図１参照）よりも各々小さい（たとえば、より小さな表面積を有する、かつ／または、より短い長さおよび／もしくは幅を有する）４つ以上のＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄを有することには、明確な利点がある。
図１５は、一態様による、ＩＣパッケージ１５００の概略的な上面図を示す。４つのレベル２ ＩＣダイ１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄ、および下にある接着剤１５２４を示すために、成形コンパウンド１５２６の一部分が除去されている。図１５に示されるように、レベル２ ＩＣダイ１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄは、Ｘ−Ｙ平面において並んで配置され、各々は裏側の面１５１２ａ、１５１２ｂ、１５１２ｃ、１５１２ｄを有する。第１のレベル２ ＩＣダイ１５０４ａは長さｌＤ１および幅ｗＤ１を有し、第２のレベル２ ＩＣダイ１５０４ｂは長さｌＤ１および幅ｗＤ２を有し、第３のレベル２ ＩＣダイ１５０４ｃは長さｌＤ２および幅ｗＤ１を有し、第４のレベル２ ＩＣダイ１５０４ｄは長さｌＤ２および幅ｗＤ２を有する。特に、図９レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄとは異なり、図１５のレベル２ ＩＣダイ１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄは各々、互いと比較して異なる寸法および表面積を有する。たとえば、一態様によれば、ｗＤ１はｗＤ２より短く、ｌＤ２はｌＤ１より短い。この方式で、レベル２ ＩＣダイ１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄは、各々異なるサイズであるＩＣを含み得る。一態様によれば、パッケージ１５００は、互いに実質的に対角線上に配置される２つのレベル２ ＩＣダイ１５０４ａ、１５０４ｃを含み得るが、他のレベル２ ＩＣダイ１５０４ｂ、１５０４ｄを含まなくてよい。別の態様によれば、パッケージ１５００は、互いに実質的に対角線上に配置される２つのレベル２ ＩＣダイ１５０４ｂ、１５０４ｄを含み得るが、他のレベル２ ＩＣダイ１５０４ａ、１５０４ｃを含まなくてよい。別の態様によれば、パッケージ１５００は、３つのレベル２ ＩＣダイ１５０４ａ、１５０４ｂ、１５０４ｃを含み得るが、他のレベル２ ＩＣダイ１５０４ｄを含まなくてよい。
図１６は、一態様による、ＩＣパッケージ１５００の概略的な下面図を示す。わかりやすくするために、パッケージ１５００の様々な部品が省略されている。図１６に示されるように、ＩＣパッケージ１５００はまた、レベル２ ＩＣダイ１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄの下に配置されるレベル１ ＩＣダイ１６０２を含む。接着剤１５２４（図１５参照）は、レベル１ ＩＣダイ１６０２がレベル２ ＩＣダイ１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄに接着するのを助ける。ＩＣダイ１６０２、１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄはまた、ＩＣパッケージ９００に関して上で説明されたものと同様の複数の導体を含み得る。
３レベルのマルチチップパッケージ
図１７は、一態様による、３レベルの積層されたマルチチップＩＣパッケージ１７００の概略的な下面図を示す。パッケージ１７００を封入する成形コンパウンドのような、パッケージ１７００の様々な部品が、わかりやすくするために省略されている。図１７に示されるように、ＩＣパッケージ１７００は、レベル１ ＩＣダイ１７０２、第１のレベル２ ＩＣダイ１７０４ａ、第２のレベル２ ＩＣダイ１７０４ｂ、第１のレベル３ ＩＣダイ１７０６ａ、第２のレベル３ ＩＣダイ１７０６ｂ、第３のレベル３ ＩＣダイ１７０６ｃ、および第４のレベル３ ＩＣダイ１７０６ｄを含む。レベル１ ＩＣダイ１７０２はレベル２ ＩＣダイ１７０４ａ、１７０４ｂの下に配置され、レベル２ ＩＣダイ１７０４ａ、１７０４ｂはレベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄの下に配置される。レベル２ ＩＣダイ１７０４ａ、１７０４ｂはまた、それらが図１７に示されるＸ−Ｙ平面の向きに平行な同じ平面において並ぶように、配置される。同様に、レベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄはまた、それらがＸ−Ｙ平面に平行な同じ平面において並ぶように、配置される。
図１７は、一態様による、３レベルの積層されたマルチチップＩＣパッケージ１７００の概略的な下面図を示す。パッケージ１７００を封入する成形コンパウンドのような、パッケージ１７００の様々な部品が、わかりやすくするために省略されている。図１７に示されるように、ＩＣパッケージ１７００は、レベル１ ＩＣダイ１７０２、第１のレベル２ ＩＣダイ１７０４ａ、第２のレベル２ ＩＣダイ１７０４ｂ、第１のレベル３ ＩＣダイ１７０６ａ、第２のレベル３ ＩＣダイ１７０６ｂ、第３のレベル３ ＩＣダイ１７０６ｃ、および第４のレベル３ ＩＣダイ１７０６ｄを含む。レベル１ ＩＣダイ１７０２はレベル２ ＩＣダイ１７０４ａ、１７０４ｂの下に配置され、レベル２ ＩＣダイ１７０４ａ、１７０４ｂはレベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄの下に配置される。レベル２ ＩＣダイ１７０４ａ、１７０４ｂはまた、それらが図１７に示されるＸ−Ｙ平面の向きに平行な同じ平面において並ぶように、配置される。同様に、レベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄはまた、それらがＸ−Ｙ平面に平行な同じ平面において並ぶように、配置される。
ＩＣダイ１７０２、１７０４ａ、１７０４ｂ、１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄはまた、上のＩＣパッケージ５００、９００に関して上で説明されたものと同様の複数の導体を含み得る。たとえば、レベル１ ＩＣダイ１７０２は、レベル１ ＩＣダイ１７０２をパッケージ基板（図１７には示されない）に電気的に結合する、複数の導体１７３４を含み得る。第１のレベル２ ＩＣダイ１７０４ａは、レベル２ ＩＣダイ１７０４ａをパッケージ基板に電気的に結合する、複数の導体１７３２ａ、１７３２ｂを含み得る。具体的には、第１のレベル２ ＩＣダイ１７０４ａは、複数の内側周縁領域導体１７３２ｂおよび複数の外側周縁領域導体１７３２ａを有し得る。内側周縁領域導体１７３２ｂは、外側周縁領域導体１７３２ａよりも、パッケージ１７００の中心領域ｃに近い。第２のレベル２ ＩＣダイ１７０４ｂはまた、第１のレベル２ ＩＣダイ１７０４ａと同様の導体配置を有し得る。第１のレベル３ ＩＣダイ１７０６ａは、レベル３ ＩＣダイ１７０６ａをパッケージ基板に電気的に結合する、複数の導体１７３４ａ、１７３４ｂを含み得る。具体的には、第１のレベル３ ＩＣダイ１７０６ａは、複数の内側周縁領域導体１７３４ｂおよび複数の外側周縁領域導体１７３４ａを有し得る。内側周縁領域導体１７３４ｂは、外側周縁領域導体１７３４ａよりも、パッケージ１７００の中心領域ｃに近い。第２のレベル３ ＩＣダイ１７０６ｂ、第３のレベル３ ＩＣダイ１７０６ｃ、および第４のレベル３ ＩＣダイ１７０６ｄはまた、第１のレベル３ ＩＣダイ１７０６ａと同様の導体配置を有し得る。
図１８および図１９は、一態様による、３レベルのＩＣパッケージ１７００の概略的な側面断面図を示す。図１７に関して上で論じられたように、ＩＣパッケージ１７００は、レベル１ ＩＣダイ１７０２、第１のレベル２ ＩＣダイ１７０４ａ、第２のレベル２ ＩＣダイ１７０４ｂ、第１のレベル３ ＩＣダイ１７０６ａ、第２のレベル３ ＩＣダイ１７０６ｂ、第３のレベル３ ＩＣダイ１７０６ｃ、および第４のレベル３ ＩＣダイ１７０６ｄを含む。レベル２ ＩＣダイ１７０４ａ、１７０４ｂは、レベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄのように、同じ平面において並んで配置される。たとえば、レベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは、それらのアクティブ面１７１２ａ、１７１２ｂ、１７１２ｃ、１７１２ｄが実質的に同じ平面にあるように、並んで配置され得る。この方式で、ＩＣパッケージ１７００は、ＩＣダイの３つの別個の積層されたレベル／層を含む。ＩＣダイ１７０２、１７０４ａ、１７０４ｂ、１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは、限定はされないが、処理回路、メモリ回路、またはこれらの組合せのような、任意のタイプのＩＣであってよい。一態様では、レベル１ ＩＣダイ１７０２は処理回路であり、レベル２ ＩＣダイおよびレベル３ ＩＣダイ１７０４ａ、１７０４ｂ、１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは、ＤＤＲ３ ＤＲＡＭ回路のようなメモリ回路である。当然、他の態様では、ダイ１７０２、１７０４ａ、１７０４ｂ、１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは、他のタイプの処理回路および／またはメモリ回路であり得る。
レベル１ ＩＣダイ１７０２は、複数の集積回路部品（たとえば、トランジスタ、キャパシタ、インダクタ、抵抗など）を含む、アクティブ面の側１７０８（たとえば、表側の面）を有する。同様に、レベル２ ＩＣダイ１７０４ａ、１７０４ｂおよびレベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは各々、パッケージ基板１７１４に面し複数の集積回路部品を含む、アクティブ面の側１７１０ａ、１７１０ｂおよび１７１２ａ、１７１２ｂ、１７１２ｃ、１７１２ｄをそれぞれ有する。第１のレベル３ ＩＣダイ１７０６ａのアクティブ面１７１２ａは、複数の導体１７３０ａ、１７３０ｂを介して、パッケージ基板１７１４（たとえば、積層基板、銅ベースの基板のような金属ベースの基板など）に電気的に結合され得る。同様に、第２のレベル３ ＩＣダイ１７０６ｂ、第３のレベル３ ＩＣダイ１７０６ｃ、第４のレベル３ ＩＣダイ１７０６ｄのアクティブ面１７１２ｂ、１７１２ｃ、１７１２ｄはまた、他の導体を通じて基板１７１４に電気的に結合され得る。レベル２ ＩＣダイ１７０４ａのアクティブ面１７１０ａは、複数の導体１７３２ａ、１７３２ｂを介し、パッケージ基板１７１４に電気的に結合され得る。同様に、第２のレベル２ ＩＣダイ１７０４ｂのアクティブ面１７１０ｂはまた、導体を通じて基板１７１４に電気的に結合され得る。レベル１ ＩＣダイ１７０２のアクティブ面１７０８は、複数の導体１７３４を介し、パッケージ基板１７１４に電気的に結合され得る。このようにして、ＩＣダイ１７０２、１７０４ａ、１７０４ｂ、１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは、フリップチップ方式で基板１７１４に電気的に結合されてよく、マルチレイヤパッケージ基板１７１４内の相互接続を介して電気信号を送信および受信することによって互いに電気的に連絡し得る。一態様では、レベル１ ＩＣダイ１７０２およびレベル２ ＩＣダイ１７０４ａ、１７０４ｂは、シリコン貫通ビア（ＴＳＶ）を使用して、互いに、かつレベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄに電気的に結合され得る。したがって、ＴＳＶ素子（図示せず）は、レベル１ ＩＣダイ１７０２の裏側の面１７０９を通り抜けて、レベル２ ＩＣダイ１７０４ａ、１７０４ｂのアクティブ面１７１０ａ、１７１０ｂと電気的に結合し得る。他のＴＳＶ素子（図示せず）はまた、レベル２ ＩＣダイ１７０４ａ、１７０４ｂの裏側の面１７１１ａ、１７１１ｂを通り抜けて、レベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄのアクティブ面１７１２ａ、１７１２ｂ、１７１２ｃ、１７１２ｄと電気的に結合し得る。
レベル１ ＩＣダイ１７０２のアクティブ面１７０８は、ダイアタッチおよび／またはアンダーフィル接着剤１７１６によって、基板１７１４に物理的に固定され得る。一態様によれば、接着剤１７１８は、レベル１ ＩＣダイ１７０２をレベル２ ＩＣダイ１７０４ａ、１７０４ｂを固定するために使用されてよく、さらなる接着剤１７２０が、レベル２ ＩＣダイ１７０４ａ、１７０４ｂをレベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄに固定するために使用されてよい。最後に、エポキシおよび／または樹脂成形コンパウンド１７２２が、ダイ１７０２、１７０４ａ、１７０４ｂ、１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄ、導体１７３０ａ、１７３０ｂ、１７３２ａ、１７３２ｂ、１７３４、アンダーフィル１７１６、および他の部品を収容して、パッケージ１７００を形成する。成形コンパウンド１７２２はまた、パッケージ基板１７１４を部分的に覆い得る。いくつかの実装形態では、レベル２ ＩＣダイ１７０４およびレベル３ ＩＣダイ１７０６はまた、アンダーフィルを使用して固定され得る。
レベル２ ＩＣダイ９０４ａと同様に、レベル３ ＩＣダイ１７０６ａは４つの側を含む。第１の側および第２の側は、ダイ１７０６ａを基板１７１４に電気的に結合する複数の導体が各々配置されている、アクティブ面の周縁突出領域を有する。対照的に、第３の側および第４の側は、レベル２ ＩＣダイ１７０４ａの裏側の面１７１１ａのすぐ上に配置され導体を欠いている、部分を含む。これにより、レベル３ ＩＣダイ１７０６ａ（図１７〜図１８参照）の下にレベル２ ＩＣダイ１７０４ａを収容するための垂直方向（すなわち、Ｚ方向）の空間が生まれる。他のレベル３ ＩＣダイ１７０６ｂ、１７０６ｃ、１７０６ｄは、レベル２ ＩＣダイ１７０４ａ、１７０４ｂの１つまたは複数を収容するために、すぐ上で説明されたダイ１７０６ａと同様の構造を有し得る。レベル２ ＩＣダイ１７０４ａ、１７０４ｂは、図８に関して上で説明されたレベル２ダイ５０４ａ、５０４ｂと同様の構造を有し得る。
特に、レベル２ ＩＣダイ１７０４ａ、１７０４ｂは各々、レベル２ ＩＣダイ１７０４ａ、１７０４ｂのＩＣ部品（たとえば、トランジスタ、抵抗、キャパシタ、インダクタなど）のすべてを格納する単一の大きなレベル２ ＩＣダイよりも小さい（すなわち、表面積が小さい）。同様に、ＩＣ部品を単一の大きなレベル３ ＩＣダイに載せるのではなく、４つのレベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄに分割することには、明確な利点がある。
示される例では、導体１０１６ａ、１０１６ｂ、１０１８ａ、１０１８ｂ、１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂ、１０３０、１７３０ａ、１７３０ｂ、１７３２ａ、１７３２ｂ、１７３４ははんだボールであり、したがって、ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、１００２、１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄ、１６０２、１７０２、１７０４ａ、１７０４ｂ、１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは、ボールグリッドアレイ（ＢＧＡ）フリップチップ方式でそれぞれの基板１１１４、１７１４に電気的に結合され得る。しかしながら、導体１０１６ａ、１０１６ｂ、１０１８ａ、１０１８ｂ、１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂ、１０３０、１７３０ａ、１７３０ｂ、１７３２ａ、１７３２ｂ、１７３４ははんだボールには限定されず、任意の金属、合金、または、電気信号を容易に伝えることが可能な導電性素子であってよい。たとえば、導体１０１６ａ、１０１６ｂ、１０１８ａ、１０１８ｂ、１０２０ａ、１０２０ｂ、１０２２ａ、１０２２ｂ、１０３０、１７３０ａ、１７３０ｂ、１７３２ａ、１７３２ｂ、１７３４は、限定はされないが、はんだバンプ、ピラー、ピン、スタッドバンプ、および／またはスタッドバンプの積層であってよい。
ＩＣ部品（トランジスタ、抵抗、ダイオード、キャパシタ、インダクタなど）を、複数のレベル２ ＩＣダイ５０４ａ、５０４ｂ、９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、１５０４ａ、１５０４ｂ、１５０４ｃ、１５０４ｄ、１７０４ａ、１７０４ｂのアクティブ面へと分割するために、単一の大きなより上位のレベルのＩＣダイ（たとえば、図１のＩＣダイ１０２）を複数のダイへと分解することで、複数のレベル３ ＩＣダイ１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄは明らかな性能上の優位性を示す。たとえば、ＩＣ部品のクロストークは、ＩＣの性能の支配的な要因である。ＩＣのクロックおよび／またはデータのジッタの５０％よりも多くが、クロストークに起因する。ジッタを減らすことで、ＩＣダイがより高いクロック速度で動作することが可能になり、これによって、ＩＣダイおよびＩＣパッケージの性能が向上する。ＩＣ部品を複数のレベル２ ＩＣダイおよび／またはレベル３ ＩＣダイへと分割することで、ＩＣ部品が異なるダイに配置されるためにそれらが互いに電気的により絶縁されるので、クロストーク、ジッタ、およびクロックのスキューが減る。
既存の従来技術の、複数のランクのパッケージオンパッケージ（ＰｏＰ）構成では、同じチャネルに属するランクは、ＤＲＡＭパッケージの配線を共有しており、ボンディングワイヤを使用して異なるＤＲＡＭダイに接続されることに留意されたい。また、すべての異なるランクに対するすべてのバイトが同一のＤＲＡＭパッケージ上の経路で送信されなければならないので、隣り合うバイトの間の間隔は比較的小さい（通常は最小限の間隔）。そのような従来技術の構成では、ランクの間の電気的結合および／またはＥＭＩ結合は非常に強い。対照的に、本明細書で説明される構成は、ＤＲＡＭパッケージを複数のパッケージへと分解し、異なるランクのためのＤＲＡＭパッケージを独立に配線する。また、個々のランクにおいて、各バイトのための配線を絶縁するためのさらなる空間があり得るので、これらの構成は、電気的結合および／またはＥＭＩ結合がより少なく、より良好なジッタ性能を有し得る。ＥＭＩの影響についても、答は同様であり、複数のパッケージによる構成は、異なるランクの間の物理的な絶縁により、より良好なＥＭＩ性能を提供するであろう。
ＩＣダイおよびパッケージの性能の別の制約要因は、電磁妨害（ＥＭＩ）の影響である。ＩＣ部品を複数のレベル２ ＩＣダイおよび／またはレベル３ ＩＣダイへと分割することによってＩＣ部品の絶縁を改善することでＥＭＩの影響が減り、このことはさらに、ＩＣダイおよびパッケージの性能を上げる（たとえば、ＩＣダイおよびパッケージのクロック速度が向上し得る）。ＥＭＩの影響についても、複数のパッケージによる構成は、異なるランクの間の物理的な絶縁により、より良好なＥＭＩ性能を提供し得る。結果として得られる、本明細書で説明されるＩＣ部品の絶縁は、クロストークおよびＥＭＩの影響を５０％よりも多く減らすことができ、これは、ＩＣダイおよびパッケージのクロック速度の、３０％よりも大きな向上をもたらし得る。
その上、レベル２ ＩＣダイおよび／またはレベル３ ＩＣダイがメモリ回路（たとえば、ＤＲＡＭ、ＤＤＲ３ ＲＡＭなど）である場合、ＩＣの配線は、異なるメモリチャネルおよび異なるメモリランクの間でより独立したものであり得る。このことは、クロック信号のファンアウトによる負荷を軽減するのを助け、転じて、ＩＣダイおよびパッケージ性能を向上させ得る。
反りに対する応答
図２０および図２１は、積層されたマルチチップＩＣパッケージ９００の概略的な上面図および下面図をそれぞれ示す。上で説明されたように、パッケージ９００は、レベル１ ＩＣダイ１００２および４つのレベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄを含む。図２０はまた、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄの間の間隔ｓ１およびｓ２を示す、パッケージ９００の拡大部分を示す。具体的には、間隔ｓ１は、第１のレベル２ ＩＣダイ９０４ａと第２のレベル２ ＩＣダイ９０４ｂとの間、および、第３のレベル２ ＩＣダイ９０４ｃと第４のレベル２ ＩＣダイ９０４ｄとの間に存在する。別の間隔ｓ２は、第１のレベル２ ＩＣダイ９０４ａと第３のレベル２ ＩＣダイ９０４ｃとの間、および、第２のレベル２ ＩＣダイ９０４ｂと第４のレベル４ ＩＣダイ９０４ｄとの間に存在する。
図２０および図２１は、積層されたマルチチップＩＣパッケージ９００の概略的な上面図および下面図をそれぞれ示す。上で説明されたように、パッケージ９００は、レベル１ ＩＣダイ１００２および４つのレベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄを含む。図２０はまた、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄの間の間隔ｓ１およびｓ２を示す、パッケージ９００の拡大部分を示す。具体的には、間隔ｓ１は、第１のレベル２ ＩＣダイ９０４ａと第２のレベル２ ＩＣダイ９０４ｂとの間、および、第３のレベル２ ＩＣダイ９０４ｃと第４のレベル２ ＩＣダイ９０４ｄとの間に存在する。別の間隔ｓ２は、第１のレベル２ ＩＣダイ９０４ａと第３のレベル２ ＩＣダイ９０４ｃとの間、および、第２のレベル２ ＩＣダイ９０４ｂと第４のレベル４ ＩＣダイ９０４ｄとの間に存在する。
図９および図２０を参照すると、一態様では、間隔ｓ１の量は、幅ｗＣ１またはｗＣ２の０．１％と１％の間であり得る。別の態様によれば、間隔ｓ１の量は、幅ｗＣ１またはｗＣ２の１％と５％の間であり得る。別の態様では、間隔ｓ１の量は、幅ｗＣ１またはｗＣ２の５％と１０％の間であり得る。さらに別の態様では、間隔ｓ１の量は、幅ｗＣ１またはｗＣ２の１０％と２０％の間であり得る。同様に、一態様では、間隔ｓ２の量は、長さｌｃ１またはｌｃ２の０．１％と１％の間であり得る。別の態様によれば、間隔ｓ２の量は、長さｌｃ１またはｌｃ２の１％と５％の間であり得る。別の態様では、間隔ｓ２の量は、長さｌｃ１またはｌｃ２の５％と１０％の間であり得る。さらに別の態様では、間隔ｓ２の量は、長さｌｃ１またはｌｃ２の１０％と２０％の間であり得る。
図２２および図２３は、一態様による、基板１１１４が反りを受けた後の積層されたマルチチップＩＣパッケージ９００の概略的な断面側面図を示す。複数のより小さなレベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄを特徴とするＩＣパッケージ９００は、単一の大きなより上位のレベルのＩＣダイ１０２（図１および図４参照）を特徴とする従来技術の設計よりも、反りによる不良に対してより耐性がある。単一のＩＣダイ１０２の１つまたは複数のはんだバンプ４０４はそれぞれの基板１０８との電気的な接触を失い得るが、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ（図２２および図２３に示される）の間の間隔ｓ１およびｓ２は、導体１０１６ａ、１０１８ａ、１０２０ａ、１０２２ａが基板１１１４との電気的な接触を失わないように、ダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄが互いに対して湾曲および／または回転することを可能にする。具体的には、間隔ｓ１は、第１のレベル２ ＩＣダイ９０４ａの第１の角２１０２および第１の側２１０４が、基板１１１４の反りに応答して、第２の角２１０６よりも下方に動く（すなわち、Ｚ垂直方向に対して下にもぐる）ことを可能にする。同様に、間隔ｓ２は、第１のレベル２ ＩＣダイ９０４ａの第３の角２１０８および第２の側２１１０が、基板１１１４の反りに応答して、第２の角２１０６よりも下方に動く（すなわち、Ｚ垂直方向に対して下にもぐる）ことを可能にする。他のＩＣダイ９０４ｂ、９０４ｃ、９０４ｄも、すぐ上で説明された第１のレベル２ ＩＣダイ９０４ａのように、凹状の反りに対して同じように反応し得る。
図２２および図２３の示された例は、レベル２ ＩＣダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄの凹状の基板の反りに対する抵抗および応答を示すが、同じ原理は、凸状の反りに対する抵抗力を前記ダイ９０４ａ、９０４ｂ、９０４ｃ、９０４ｄにもたせることについて当てはまる。たとえば、そのような場合、間隔ｓ１は、第１のレベル２ ＩＣダイ９０４ａの第１の角２１０２および第１の側２１０４が、凸状の基板１１１４の反りに応答して、第２の角２１０６よりも上方に動く（すなわち、Ｚ垂直方向に対して上に向かう）ことを可能にし得る。同様に、間隔ｓ２は、第１のレベル２ ＩＣダイ９０４ａの第３の角２１０８および第２の側２１１０が、凸状の基板１１１４の反りに応答して、第２の角２１０６よりも上方に動く（すなわち、Ｚ垂直方向に対して上に向かう）ことを可能にし得る。他のＩＣダイ９０４ｂ、９０４ｃ、９０４ｄも、すぐ上で説明された第１のレベル２ ＩＣダイ９０４ａのように、凸状の反りに対して同じように反応し得る。
図２４は、本開示の一態様による、マルチチップＩＣパッケージを製造する方法のフローチャート２４００を示す。ステップ２４０２で、基板が提供される。ステップ２４０４で、レベル１ ＩＣダイの面が基板に電気的に結合される。一例では、レベル１ ＩＣダイのアクティブ面は、（たとえば、図１３および図１９に示されるように）基板に面し得る。他の例では、レベル１ ＩＣダイのアクティブ面は、基板に背を向けて、上を向き得る。ステップ２４０６で、複数のレベル２ ＩＣダイは、レベル１ ＩＣダイの上に積層され、複数のレベル２ ＩＣダイは、基板に電気的に結合されたアクティブ面を各々有する。ステップ２４０８で、複数のレベル２ ＩＣダイは、複数のレベル２ ＩＣダイのアクティブ面が実質的に同じ平面に配置されるように、並んで配置される。
図２４の方法の説明は、レベル１ ＩＣダイがフリップチップ構成にあるので、そのアクティブ面が基板に結合されると想定していることに留意されたい。しかしながら、この方法はまた、アクティブ面が（基板の反対側の）表側にある場合であっても、ボンドワイヤを使用してそれを基板および／または基板貫通ビア（ＴＳＶ）に電気的に結合することで、実施され得る。
図２５は、前述のＩＣパッケージ５００、９００、１５００、１７００のいずれかと統合され得る様々な電子デバイスを示す。たとえば、携帯電話２５０２、ラップトップコンピュータ２５０４、および固定位置端末２５０６は、複数のレベル２ ＩＣダイおよびレベル３ ＩＣダイを特徴とするＩＣパッケージ２５００を含み得る。ＩＣパッケージ２５００は、たとえば、本明細書で説明されるパッケージ５００、９００、１５００、１７００のいずれかであり得る。図２５に示されるデバイス２５０２、２５０４、２５０６は、例にすぎない。他の電子デバイスはまた、限定はされないが、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せを含むＩＣ ２５００を特徴とし得る。
また、本開示の態様は、フローチャート、流れ図、構造図またはブロック図として示されるプロセスとして説明され得ることに留意されたい。フローチャートは動作を逐次プロセスとして説明し得るが、動作の多くは並行してまたは同時に実行され得る。加えて、動作の順序は並び替えられ得る。プロセスは、その動作が完了したときに終了する。プロセスは、方法、関数、手順、サブルーチン、サブプログラムなどに対応し得る。プロセスが関数に対応するとき、プロセスの終了は、呼出し関数またはメイン関数に対する関数のリターンに対応する。
その上、記憶媒体は、読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、ならびに／または、情報を記憶するための他の機械可読媒体、およびプロセッサ可読媒体、および／もしくはコンピュータ可読媒体を含む、データを記憶するための１つまたは複数のデバイスを表し得る。「機械可読媒体」、「コンピュータ可読媒体」、および／または「プロセッサ可読媒体」という用語は、限定はされないが、ポータブルもしくは固定記憶デバイス、光記憶デバイス、ならびに、命令および／もしくはデータを記憶、格納または搬送することが可能な様々な他の媒体のような、非一時的媒体を含み得る。したがって、本明細書で説明される様々な方法は、「機械可読媒体」、「コンピュータ可読媒体」および／または「プロセッサ可読媒体」に記憶され、１つまたは複数のプロセッサ、機械および／またはデバイスによって実行され得る命令および／またはデータによって、完全にまたは部分的に実装され得る。
さらに、本開示の態様は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、またはそれらの任意の組合せによって実装され得る。ソフトウェア、ファームウェア、ミドルウェアまたはマイクロコードで実装されるとき、必要なタスクを実行するプログラムコードまたはコードセグメントは、記憶媒体または他のストレージなどの機械可読媒体に記憶され得る。プロセッサは必要なタスクを実行することができる。コードセグメントは、手順、関数、サブプログラム、プログラム、ルーチン、サブルーチン、モジュール、ソフトウェアパッケージ、クラス、または命令、データ構造もしくはプログラムステートメントの任意の組合せを表し得る。コードセグメントは、情報、データ、引数、パラメータ、またはメモリ内容を渡し、かつ／または受信することによって、別のコードセグメントまたはハードウェア回路に結合され得る。情報、引数、パラメータ、データなどは、メモリ共有、メッセージパッシング、トークンパッシング、ネットワーク送信などを含む、任意の適切な手段を介して、渡され、転送され、または送信され得る。
本明細書で開示される例に関して説明される様々な例示的な論理ブロック、モジュール、回路、要素、および／またはコンポーネントは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理コンポーネント、個別ゲートもしくはトランジスタ論理、個別ハードウェアコンポーネント、または本明細書で説明される機能を実行するように設計されたそれらの任意の組合せで実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングコンポーネントの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、いくつかのマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
本明細書で開示される例に関して説明される方法またはアルゴリズムは、ハードウェアで、プロセッサによって実行可能なソフトウェアモジュールで、または両方の組合せで、処理ユニット、プログラミング命令、または他の指示の形態で直接具体化されてよく、単一のデバイスに含まれるかまたは複数のデバイスにわたって分散されてよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に存在し得る。記憶媒体は、プロセッサがその記憶媒体から情報を読み取り、かつその記憶媒体に情報を書き込むことができるように、プロセッサに結合され得る。代替として、記憶媒体はプロセッサと一体であり得る。
さらに、本明細書で開示される態様に関して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを当業者は諒解するだろう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、上記では概してそれらの機能に関して説明された。そのような機能がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、具体的な適用例および全体的なシステムに課される設計制約に依存する。
本明細書で説明される本発明の様々な特徴は、本発明から逸脱することなく様々なシステムで実装され得る。上記の本開示の態様は例にすぎず、本発明を限定するものと解釈されるべきではないことに留意されたい。本開示の態様の説明は、例示的なものであり、特許請求の範囲を限定するものではない。したがって、本教示は、他のタイプの装置、ならびに多くの代替形態、変更形態、および変形形態に容易に適用され得ることが当業者には明らかであろう。
１００ システムインパッケージ
１０２ ＩＣダイ
１０４ ＩＣダイ
１０６ 成形コンパウンド
１０８ 積層基板
１１０ アクティブ面
１１２ａ はんだバンプ
１１２ｂ 導電性ピラー
１１４ アクティブ面
１１６ はんだバンプ
４０２ はんだバンプ
４０３ 角
４０４ はんだバンプ
４０５ 境界
５００ マルチチップＩＣパッケージ
５０２ レベル１ ＩＣダイ
５０４ａ レベル２ ＩＣダイ
５０４ｂ レベル２ ＩＣダイ
５０６ アクティブ面の側
５０８ 裏側の面
５１０ａ アクティブ面の側
５１０ｂ アクティブ面の側
５１２ａ 裏側の面
５１２ｂ 裏側の面
５１４ パッケージ基板
５１６ａ 導体
５１６ｂ 導体
５１７ 周縁突出領域
５１８ａ 導体
５１８ｂ 導体
５１９ 周縁突出領域
５２０ 導体
５２１ 端
５２２ アンダーフィル接着剤
５２３ 端
５２４ 接着剤
５２６ 樹脂成形コンパウンド
８０２ 側
８０４ 側
８０６ 側
８０８ 側
８１０ 周縁突出領域
８１２ 周縁突出領域
８１４ 周縁突出領域
９００ ＩＣパッケージ
９０４ａ レベル２ ＩＣダイ
９０４ｂ レベル２ ＩＣダイ
９０４ｃ レベル２ ＩＣダイ
９０４ｄ レベル２ ＩＣダイ
９１０ａ アクティブ面
９１０ｂ アクティブ面
９１０ｃ アクティブ面
９１０ｄ アクティブ面
９１２ａ 裏側の面
９１２ｂ 裏側の面
９１２ｃ 裏側の面
９１２ｄ 裏側の面
９２４ 接着剤
９２６ 樹脂成形コンパウンド
１００２ レベル１ ＩＣダイ
１０１６ａ 導体
１０１６ｂ 導体
１０１８ａ 導体
１０１８ｂ 導体
１０２０ａ 導体
１０２０ｂ 導体
１０２２ａ 導体
１０２２ｂ 導体
１０３０ 導体
１１０６ アクティブ面
１１０８ 裏側の面
１１１４ 基板
１１１７ 周縁突出領域
１１１９ 周縁突出領域
１１２２ アンダーフィル接着剤
１１２５ 端
１１２７ 端
１２２１ 周縁突出領域
１２２９ 周縁突出領域
１３２３ 周縁突出領域
１３３１ 端
１４０２ 側
１４０４ 側
１４０６ 側
１４０８ 側
１４１０ 周縁突出領域
１４１２ 周縁突出領域
１４１４ 部分
１４１６ 部分
１５００ ＩＣパッケージ
１５０４ａ レベル２ ＩＣダイ
１５０４ｂ レベル２ ＩＣダイ
１５０４ｃ レベル２ ＩＣダイ
１５０４ｄ レベル２ ＩＣダイ
１５１２ａ 裏側の面
１５１２ｂ 裏側の面
１５１２ｃ 裏側の面
１５１２ｄ 裏側の面
１５２４ 接着剤
１５２６ 成形コンパウンド
１６０２ レベル１ ＩＣダイ
１７００ マルチチップＩＣパッケージ
１７０２ レベル１ ＩＣダイ
１７０４ａ 第１のレベル２ ＩＣダイ
１７０４ｂ 第２のレベル２ ＩＣダイ
１７０６ａ 第１のレベル３ ＩＣダイ
１７０６ｂ 第２のレベル３ ＩＣダイ
１７０６ｃ 第３のレベル３ ＩＣダイ
１７０６ｄ 第４のレベル３ ＩＣダイ
１７０８ アクティブ面の側
１７０９ 裏側の面
１７１０ａ アクティブ面
１７１０ｂ アクティブ面
１７１１ａ 裏側の面
１７１１ｂ 裏側の面
１７１２ａ アクティブ面
１７１２ｂ アクティブ面
１７１２ｃ アクティブ面
１７１２ｄ アクティブ面
１７１４ パッケージ基板
１７１６ アンダーフィル接着剤
１７１８ 接着剤
１７２０ 接着剤
１７２２ 樹脂成形コンパウンド
１７３０ａ 導体
１７３０ｂ 導体
１７３２ａ 導体
１７３２ｂ 導体
１７３４ 導体
２１０２ 第１の角
２１０４ 第１の側
２１０６ 第２の角
２１０８ 第３の角
２１１０ 第２の側
２５００ ＩＣパッケージ
２５０２ デバイス
２５０４ デバイス
２５０６ デバイス
１０２ ＩＣダイ
１０４ ＩＣダイ
１０６ 成形コンパウンド
１０８ 積層基板
１１０ アクティブ面
１１２ａ はんだバンプ
１１２ｂ 導電性ピラー
１１４ アクティブ面
１１６ はんだバンプ
４０２ はんだバンプ
４０３ 角
４０４ はんだバンプ
４０５ 境界
５００ マルチチップＩＣパッケージ
５０２ レベル１ ＩＣダイ
５０４ａ レベル２ ＩＣダイ
５０４ｂ レベル２ ＩＣダイ
５０６ アクティブ面の側
５０８ 裏側の面
５１０ａ アクティブ面の側
５１０ｂ アクティブ面の側
５１２ａ 裏側の面
５１２ｂ 裏側の面
５１４ パッケージ基板
５１６ａ 導体
５１６ｂ 導体
５１７ 周縁突出領域
５１８ａ 導体
５１８ｂ 導体
５１９ 周縁突出領域
５２０ 導体
５２１ 端
５２２ アンダーフィル接着剤
５２３ 端
５２４ 接着剤
５２６ 樹脂成形コンパウンド
８０２ 側
８０４ 側
８０６ 側
８０８ 側
８１０ 周縁突出領域
８１２ 周縁突出領域
８１４ 周縁突出領域
９００ ＩＣパッケージ
９０４ａ レベル２ ＩＣダイ
９０４ｂ レベル２ ＩＣダイ
９０４ｃ レベル２ ＩＣダイ
９０４ｄ レベル２ ＩＣダイ
９１０ａ アクティブ面
９１０ｂ アクティブ面
９１０ｃ アクティブ面
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９１２ａ 裏側の面
９１２ｂ 裏側の面
９１２ｃ 裏側の面
９１２ｄ 裏側の面
９２４ 接着剤
９２６ 樹脂成形コンパウンド
１００２ レベル１ ＩＣダイ
１０１６ａ 導体
１０１６ｂ 導体
１０１８ａ 導体
１０１８ｂ 導体
１０２０ａ 導体
１０２０ｂ 導体
１０２２ａ 導体
１０２２ｂ 導体
１０３０ 導体
１１０６ アクティブ面
１１０８ 裏側の面
１１１４ 基板
１１１７ 周縁突出領域
１１１９ 周縁突出領域
１１２２ アンダーフィル接着剤
１１２５ 端
１１２７ 端
１２２１ 周縁突出領域
１２２９ 周縁突出領域
１３２３ 周縁突出領域
１３３１ 端
１４０２ 側
１４０４ 側
１４０６ 側
１４０８ 側
１４１０ 周縁突出領域
１４１２ 周縁突出領域
１４１４ 部分
１４１６ 部分
１５００ ＩＣパッケージ
１５０４ａ レベル２ ＩＣダイ
１５０４ｂ レベル２ ＩＣダイ
１５０４ｃ レベル２ ＩＣダイ
１５０４ｄ レベル２ ＩＣダイ
１５１２ａ 裏側の面
１５１２ｂ 裏側の面
１５１２ｃ 裏側の面
１５１２ｄ 裏側の面
１５２４ 接着剤
１５２６ 成形コンパウンド
１６０２ レベル１ ＩＣダイ
１７００ マルチチップＩＣパッケージ
１７０２ レベル１ ＩＣダイ
１７０４ａ 第１のレベル２ ＩＣダイ
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１７０８ アクティブ面の側
１７０９ 裏側の面
１７１０ａ アクティブ面
１７１０ｂ アクティブ面
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１７１２ａ アクティブ面
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１７１２ｃ アクティブ面
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１７１４ パッケージ基板
１７１６ アンダーフィル接着剤
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１７２０ 接着剤
１７２２ 樹脂成形コンパウンド
１７３０ａ 導体
１７３０ｂ 導体
１７３２ａ 導体
１７３２ｂ 導体
１７３４ 導体
２１０２ 第１の角
２１０４ 第１の側
２１０６ 第２の角
２１０８ 第３の角
２１１０ 第２の側
２５００ ＩＣパッケージ
２５０２ デバイス
２５０４ デバイス
２５０６ デバイス
Claims (30)
- 基板と、
前記基板に電気的に結合された面を有するレベル１ ＩＣダイと、
前記レベル１ ＩＣダイの上に積層された複数のレベル２ ＩＣダイとを含み、前記複数のレベル２ ＩＣダイが前記基板に電気的に結合されたアクティブ面を各々有し、前記複数のレベル２ ＩＣダイの前記アクティブ面が実質的に同じ平面に配置されるように、前記複数のレベル２ ＩＣダイが並んで配置される、マルチチップ集積回路（ＩＣ）パッケージ。 - 前記複数のレベル２ ＩＣダイを前記基板に電気的に結合する複数の導体をさらに含み、前記複数の導体が、前記複数のレベル２ ＩＣダイの各々の、少なくとも１つのアクティブ面の周縁突出領域に配置される、請求項１に記載のＩＣパッケージ。
- 前記複数の導体が、はんだバンプ、はんだボール、ピラー、ピン、スタッドバンプ、および／またはスタッドバンプの積層の少なくとも１つである、請求項２に記載のＩＣパッケージ。
- 前記複数のレベル２ ＩＣダイが、２つのレベル２ ＩＣダイを含む、請求項１に記載のＩＣパッケージ。
- 前記２つのレベル２ ＩＣダイが、互いに異なる長さおよび／または幅の少なくとも１つを有する、請求項４に記載のＩＣパッケージ。
- 前記２つのレベル２ ＩＣダイのサイズが実質的に同一である、請求項４に記載のＩＣパッケージ。
- 前記２つのレベル２ ＩＣダイの各々が、前記２つのレベル２ ＩＣダイの各々を前記基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する３つの側を含む、請求項４に記載のＩＣパッケージ。
- 前記２つのレベル２ ＩＣダイの各々が、その一部分が前記レベル１ ＩＣダイの裏側の面のすぐ上に配置され前記複数の導体を欠いている、少なくとも１つの側を含む、請求項７に記載のＩＣパッケージ。
- 前記複数のレベル２ ＩＣダイが、４つのレベル２ ＩＣダイを含む、請求項１に記載のＩＣパッケージ。
- 前記４つのレベル２ ＩＣダイの各々が、前記４つのレベル２ ＩＣダイの各々を前記基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する２つの側を含む、請求項９に記載のＩＣパッケージ。
- 前記４つのレベル２ ＩＣダイの各々が、その各々の一部分が前記レベル１ ＩＣダイの裏側の面のすぐ上に配置され前記複数の導体を欠いている、少なくとも２つの側を含む、請求項１０に記載のＩＣパッケージ。
- 前記レベル２ ＩＣダイの上に積層された複数のレベル３ ＩＣダイをさらに含み、前記複数のレベル３ ＩＣダイが前記基板に電気的に結合されたアクティブ面を各々有し、前記複数のレベル３ ＩＣダイの前記アクティブ面が別の実質的に同じ平面に配置されるように、前記複数のレベル３ ＩＣダイが並んで配置される、請求項１に記載のＩＣパッケージ。
- 前記レベル１ ＩＣダイおよび前記複数のレベル２ ＩＣダイが、前記基板の中の電気的な相互接続および／またはシリコン貫通ビアの少なくとも１つによって、互いに電気的に結合される、請求項１に記載のＩＣパッケージ。
- 前記複数の２レベルＩＣダイの２つのレベル２ ＩＣダイの間の少なくとも１つの間隔により、前記２つのレベル２ ＩＣダイが、前記基板の反りに応答して、互いに対して湾曲または回転し、前記基板に電気的に結合されたままであることが可能になる、請求項１に記載のＩＣパッケージ。
- 前記複数のレベル２ ＩＣダイの２つのレベル２ ＩＣダイの間の少なくとも１つの間隔が、第１のレベル２ ＩＣダイの第１の角または第１の側を、凹状の基板の反りに応答して前記第１のレベル２ ＩＣダイの第２の角の下へ動かし、さらに、前記第１のレベル２ ＩＣダイの前記第１の角または前記第１の側を、凸状の基板の反りに応答して前記第１のレベル２ ＩＣダイの前記第２の角の上へ動かす、請求項１に記載のＩＣパッケージ。
- 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１に記載のＩＣパッケージ。
- マルチチップ集積回路（ＩＣ）パッケージを製造するための方法であって、
基板を提供するステップと、
レベル１ ＩＣダイの面を前記基板に電気的に結合するステップと、
複数のレベル２ ＩＣダイを前記レベル１ ＩＣダイの上に積層するステップであって、前記複数のレベル２ ＩＣダイが、前記基板に電気的に結合されたアクティブ面を各々有する、ステップと、
前記複数のレベル２ ＩＣダイを、前記複数のレベル２ ＩＣダイの前記アクティブ面が実質的に同じ平面に配置されるように、並べて配置するステップとを含む、方法。 - 前記複数のレベル２ ＩＣダイを、複数の導体を有する前記基板に電気的に結合するステップをさらに含み、前記複数の導体が、前記複数のレベル２ ＩＣダイの各々の、少なくとも１つのアクティブ面の周縁突出領域に配置される、請求項１７に記載の方法。
- 前記複数のレベル２ ＩＣダイが、２つのレベル２ ＩＣダイを含む、請求項１７に記載の方法。
- 前記２つのレベル２ ＩＣダイの各々が、前記２つのレベル２ ＩＣダイの各々を前記基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する３つの側を含む、請求項１９に記載の方法。
- 前記２つのレベル２ ＩＣダイの各々が、その一部分が前記レベル１ ＩＣダイの裏側の面のすぐ上に配置され前記複数の導体を欠いている、少なくとも１つの側を含む、請求項２０に記載の方法。
- 前記複数のレベル２ ＩＣダイが、４つのレベル２ ＩＣダイを含む、請求項１７に記載の方法。
- 前記４つのレベル２ ＩＣダイの各々が、前記４つのレベル２ ＩＣダイの各々を前記基板に電気的に結合する複数の導体を含む、アクティブ面の周縁突出領域を有する２つの側を含む、請求項２２に記載の方法。
- 前記４つのレベル２ ＩＣダイの各々が、その各々の一部分が前記レベル１ ＩＣダイの裏側の面のすぐ上に配置され前記複数の導体を欠いている、少なくとも２つの側を含む、請求項２３に記載の方法。
- 複数のレベル３ ＩＣダイを前記レベル２ ＩＣダイの上に積層するステップであって、前記複数のレベル３ ＩＣダイが、前記基板に電気的に結合されたアクティブ面を各々有する、ステップと、
前記複数のレベル３ ＩＣダイを、前記複数のレベル３ ＩＣダイの前記アクティブ面が実質的に別の同じ平面に配置されるように、並べて配置するステップとをさらに含む、請求項１７に記載の方法。 - 前記複数のレベル２ ＩＣダイの２つのレベル２ ＩＣダイが、前記基板の反りに応答して、互いに対して湾曲または回転し、前記基板に電気的に結合されたままであることを可能にする、前記２つのレベル２ ＩＣダイの間の少なくとも１つの間隔を設けるステップをさらに含む、請求項１７に記載の方法。
- 第１のレベル２ ＩＣダイの第１の角または第１の側を、凹状の基板の反りに応答して前記第１のレベル２ ＩＣダイの第２の角の下へ動かし、さらに、前記第１のレベル２ ＩＣダイの前記第１の角または前記第１の側を、凸状の基板の反りに応答して前記第１のレベル２ ＩＣダイの前記第２の角の上へ動かす、前記複数のレベル２ ＩＣダイの２つのレベル２ ＩＣダイの間の少なくとも１つの間隔を設けるステップをさらに含む、請求項１７に記載の方法。
- 基板と、
レベル１ ＩＣダイの面を前記基板に電気的に結合するための手段と、
複数のレベル２ ＩＣダイを前記レベル１ ＩＣダイの上に積層するための手段であって、前記複数のレベル２ ＩＣダイが、前記基板に電気的に結合されたアクティブ面を各々有する、手段と、
前記複数のレベル２ ＩＣダイを、前記複数のレベル２ ＩＣダイの前記アクティブ面が実質的に同じ平面に配置されるように、並べて配置するための手段とを含む、マルチチップ集積回路（ＩＣ）パッケージ。 - 前記複数のレベル２ ＩＣダイを、複数の導体を有する前記基板に電気的に結合するための手段をさらに含み、前記複数の導体が、前記複数のレベル２ ＩＣダイの各々の、少なくとも１つのアクティブ面の周縁突出領域に配置される、請求項２８に記載のマルチチップ集積回路パッケージ。
- 複数のレベル３ ＩＣダイを前記レベル２ ＩＣダイの上に積層するための手段であって、前記複数のレベル３ ＩＣダイが、前記基板に電気的に結合されたアクティブ面を各々有する、手段と、
前記複数のレベル３ ＩＣダイを、前記複数のレベル３ ＩＣダイの前記アクティブ面が実質的に別の同じ平面に配置されるように、並べて配置するための手段とをさらに含む、請求項２８に記載のマルチチップ集積回路（ＩＣ）パッケージ。
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