CN112349655B - 一种半导体器件及其安装结构、封装模具和制作方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其安装结构、封装模具和制作方法，以解决现有半导体器件内芯片组容易在外力作用下损坏的问题。半导体器件，包括：基板、至少一芯片组和至少一封装壳体。所述基板上设置有适于安装芯片组的表面；所述至少一芯片组安装于所述表面上；所述至少一封装壳体安装在所述基板上，并罩装在所述芯片组的外部，所述封装壳体背离所述基板的一侧设置有向背离所述基板侧凸出的封装曲面。本发明半导体器件及其安装结构、封装模具和制作方法可以减少芯片组受力，为芯片组提供更可靠的保护。

Description

一种半导体器件及其安装结构、封装模具和制作方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件及其安装结构、封装模具和制作方法。
背景技术
封装是3D NAND存储器制造过程中的一个重要步骤。目前市场上常见的半导体器件的塑封主体均为平面长方体结构，并且大多数元器件表面是黑色的环氧塑封材质，有些为裸露的硅平面，或平面的金属散热结构。
现有半导体器件的内部结构多主要由芯片组、连线和相应的粘接材料(一般为胶水或胶膜)组成。随着技术的不断进步，每个封装体内部的芯片密度不断增加，占比越来越多。芯片顶部距离元器件外表面顶部越来越近，很小的外力作用就可以损伤芯片组。
另外在元器件的日常应用中，半导体器件安装密度也越来越大。在移动设备，如智能手机等，经常需要将两块PCB板背靠背安装，以利用有限的空间。在这种安装情形下，元器件之间会相互挤压，即每个元器件的上表面均会承受一定(有时会较大)的压力；元器件表面的压力会直接传递到元器件内部的芯片上，可能会带来一定的损伤，如裂片。
鉴于以上现有技术中存在的问题，需要提供一种半导体器件及其安装结构、封装模具和制作方法，以解决现有半导体器件内芯片组容易在外力作用下损坏的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件及其安装结构、封装模具和制作方法，用于解决现有半导体器件内芯片组容易在外力作用下损坏的问题。
为实现上述目的及其它相关目的，本发明提供一种半导体器件，包括：
基板，设置有适于安装芯片组的表面；
至少一芯片组，安装于所述表面上；
至少一封装壳体，所述封装壳体安装在所述基板上，并罩装在所述芯片组的外部，所述封装壳体背离所述基板的一侧设置有向背离所述基板侧凸出的封装曲面。
作为本发明半导体器件一示例，所述半导体器件包括一个所述封装壳体和多个所述芯片组；所述封装壳体罩装在所有的所述芯片组外部，且对应至少一个所述芯片组的位置设置有所述封装曲面。
作为本发明半导体器件一示例，所述封装壳体上对应每一所述芯片组的位置均设置有所述封装曲面。
作为本发明半导体器件一示例，所述半导体器件包括多个所述封装壳体和多个所述芯片组；所述封装壳体安装在所述基板上，并罩装在相对应的所述芯片组外部。
作为本发明半导体器件一示例，所述封装曲面为球面或椭球面。
作为本发明半导体器件一示例，所述半导体器件还包括设置于所述芯片组外部的保护层。
作为本发明半导体器件一示例，所述保护层包覆在所述芯片组的外部，且背离所述基板的一侧设置有向背离基板侧凸出的缓冲曲面。
作为本发明半导体器件一示例，所述缓冲曲面为球面或椭球面。
作为本发明半导体器件一示例，所述封装曲面上设置有安装面，所述安装面上与所述芯片组相对应的位置设置有凹陷结构。
作为本发明半导体器件一示例，所述凹陷结构沿垂直于所述基板方向的投影覆盖在所述芯片组沿垂直于所述基板方向的投影外部。
作为本发明半导体器件一示例，所述凹陷结构为沿垂直于所述基板方向凹陷的凹槽。
作为本发明半导体器件一示例，所述凹陷结构为朝向所述基板侧凹陷的凹曲面。
作为本发明半导体器件一示例，所述凹陷结构周围的所述安装面相互连接。
作为本发明半导体器件一示例，所述封装壳体外的所述基板上设置有电触点，所述芯片组的连线与所述电触点电性连接。
作为本发明半导体器件一示例，所述半导体器件为3D NAND存储器。
作为本发明半导体器件一示例，所述封装壳体的材料为环氧树脂塑封料。
作为本发明半导体器件一示例，所述基板为绝缘材料和导电材料的复合体。
在本发明另外一示例中还提供了一种半导体器件安装结构，包括第一半导体器件和第二半导体器件；所述第一半导体器件包括：
第一基板，设置有适于安装芯片组的第一表面；
至少一第一芯片组，安装于所述第一表面上；
至少一第一封装壳体，所述第一封装壳体安装在所述第一基板上，并罩装在所述第一芯片组的外部，所述第一封装壳体背离所述第一基板的一侧设置有向背离所述第一基板侧凸出的第一封装曲面；所述第一封装曲面上设置有第一安装面，所述第一安装面上与所述第一芯片组相对应的位置设置有第一凹陷结构；
其中，所述第二半导体器件安装在所述第一半导体器件的所述第一安装面上。
作为本发明半导体器件安装结构一示例，所述第二半导体器件包括：
第二基板，设置有适于安装芯片组的第二表面；
至少一第二芯片组，安装于所述第二表面上；
至少一第二封装壳体，所述第二封装壳体安装在所述第二基板上，并罩装在所述第二芯片组的外部，所述第二封装壳体背离所述第二基板的一侧设置有向背离所述第二基板侧凸出的第二封装曲面；所述第二封装曲面上设置有第二安装面，所述第二安装面上与所述第二芯片组的相对应的位置设置有第二凹陷结构；
其中，所述第二半导体器件的所述第二安装面贴合安装在所述第一半导体器件的所述第一安装面上。
作为本发明半导体器件安装结构一示例，所述第一半导体器件和/或所述第二半导体器件还包括设置于所述芯片组外部的保护层。
作为本发明半导体器件安装结构一示例，所述保护层包覆在相应芯片组的外部，且背离基板的一侧设置有向背离基板侧凸出的缓冲曲面。
作为本发明半导体器件安装结构一示例，所述缓冲曲面为球面或椭球面。
作为本发明半导体器件安装结构一示例，所述封装曲面为球面或椭球面。
作为本发明半导体器件安装结构一示例，所述凹陷结构沿垂直于所述基板方向的投影覆盖在所述芯片组沿垂直于所述基板方向的投影外部。
在本发明另外一示例中还提供了一种半导体器件封装模具，所述模具上设置有至少一个成形凹曲面，所述成形凹曲面用于成形半导体器件封装壳体背离基板的一侧外表面。
在本发明另外一示例中还提供了一种半导体器件制作方法，包括以下第一半导体器件的制作过程：
提供一第一基板，所述第一基板上设置有适于安装芯片组的第一表面；
在所述第一表面上安装至少一第一芯片组；
在所述第一芯片组外部形成第一封装壳体，并使所述第一封装壳体背离所述第一基板的一侧具有向背离所述第一基板侧凸出的第一封装曲面。
作为本发明半导体器件制作方法一示例，所述第一半导体器件的制作过程还包括在形成所述第一封装壳体之前，在所述第一芯片组外部形成保护层的过程。
作为本发明半导体器件制作方法一示例，所述第一封装曲面上背离所述第一基板侧设置有第一安装面和第一凹陷结构，所述第一凹陷结构设置于所述第一安装面上对应所述第一芯片组的位置。
作为本发明半导体器件制作方法一示例，还包括在所述第一安装面上安装第二半导体器件的过程。
作为本发明半导体器件制作方法一示例，所述第二半导体器件的制作过程与所述第一半导体器件的制作过程相同，所述制作方法还包括使所述第二半导体器件的第二安装面贴合安装在所述第一半导体器件的所述第一安装面上的过程。
如上所述，本发明半导体器件及其安装结构，不仅可以通过封装曲面更好地保护塑封料中的芯片组，而且能够在封装曲面受力时，将外力进行倾斜分解，减少了芯片组的受力，为芯片组提供更可靠的保护。另外发明中半导体器件可以实现更大的散热上表面，以及降低通过塑封料形成的热阻，改善半导体器件的热辐射条件。
采用本发明半导体器件封装模具和制作方法制作成的半导体器件上，具有能够保护器件内芯片组的封装曲面，具有更大的散热上表面，并能够在封装曲面受力时，将外力进行倾斜分解，减少了芯片组的受力，为芯片组提供更可靠的保护。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示为本发明半导体器件一示例的结构示意图；
图2显示为本发明半导体器件再一示例的结构示意图；
图3显示为本发明半导体器件再一示例的结构示意图；
图4显示为本发明半导体器件再一示例的结构示意图；
图5显示为本发明半导体器件再一示例的结构示意图；
图6显示为本发明半导体器件一示例中封装曲面的受力分解示意图；
图7显示为本发明半导体器件再一示例的结构示意图；
图8显示为本发明半导体器件再一示例的结构示意图；
图9显示为本发明半导体器件再一示例的结构示意图；
图10显示为本发明半导体器件一示例中从背离基板侧沿垂直于所述基板方向的局部投影图；
图11显示为本发明半导体器件另一示例中从背离基板侧沿垂直于所述基板方向的局部投影图；
图12显示为本发明半导体器件安装结构一示例的结构示意图；
图13显示为本发明半导体器件安装结构另一示例的结构示意图；
图14显示为本发明半导体器件安装结构再一示例的结构示意图；
图15显示为本发明半导体器件封装模具一示例的结构示意图；
图16显示为本发明半导体器件封装模具另一示例的结构示意图；
图17显示为本发明半导体器件制作方法的流程示意图。
元件标号说明
100 半导体器件
110 基板
111 电触点
112 第一表面
120 芯片组
121 连线
130 封装壳体
131/131a/131b 安装面
132 凹陷结构
133 封装曲面
140 保护层
141 缓冲曲面
100a 第一半导体器件
110a 第一基板
111a 第一表面
120a 第一芯片组
130a 第一封装壳体
131a 第一安装面
132a 第一凹陷结构
133a 第一封装曲面
140a 第一保护层
141a 第一缓冲曲面
100b 第二半导体器件
110b 第二基板
111b 第二表面
120b 第二芯片组
130b 第二封装壳体
131b 第二安装面
132b 第二凹陷结构
133b 第二封装曲面
140b 第二保护层
141b 第二缓冲曲面
具体实施方式
请参阅图1至图17，以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本发明实施例中的附图都是局部示意图，仅以本发明中方法中涉及到的区域作为示意。并且本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
请参阅图1至图11，本发明提供一种半导体器件100以解决现有半导体器件100内芯片组120容易在外力作用下损坏的问题。
请参阅图1，所述半导体器件100包括：基板110、至少一芯片组120和至少一封装壳体 130。
上述基板110的材质可以为一切合适的封装基板材质，例如，基于环氧树脂的层压基板、基于树脂的双马来酰亚胺三嗪(BT)基板等。基板110相对呈刚性，从而为芯片组120提供机械支撑。基板110上具有适于安装芯片组120的第一表面112，所述芯片组120安装在所述第一表面112上。基板110内可以设置有多层金属连线(未示出可以为金、银、铜、铝线等)以为芯片组120与半导体器件100外部的电连接提供条件。在本发明一示例中，所述基板为绝缘材料和导电材料的复合体。
上述芯片组120的数量可以为一个、两个或多个。在本发明一示例中，只有一个芯片组 120，在另外一些一示例中，具有多个芯片组120，多个芯片组120排列分布在所述基板110 上。需要说明的是，不同芯片组120内的芯片数量、堆叠结构和芯片内的电路结构均可以相同也可以不同。
根据芯片组120的数量，上述封装壳体130应至少为一个，也可以为两个或多个，所述封装壳体130安装在所述基板110上，并罩装在所述芯片组120的外部，所述封装壳体130背离所述基板110的一侧设置有向背离所述基板110侧凸出的封装曲面133。请参阅图2，在本发明半导体器件一示例中，所述半导体器件100包括安装在同一基板110上的一个所述封装壳体130和多个所述芯片组120；所述封装壳体130罩装在多个所述芯片组120外部，且只在对应一个所述芯片组120的位置设置有所述封装曲面133，其余芯片组120外部的封装壳体130表面未设置封装曲面133，但位置低于所述封装曲面133的高度，这样以便于较高的封装曲面133承受外力。请参阅图3，在本发明半导体器件另外一示例中，所述半导体器件100也包括安装在同一基板110上的一个所述封装壳体130和多个所述芯片组120；所述封装壳体130罩装在多个所述芯片组120外部，所述封装壳体130上对应每一所述芯片组120 的位置均设置有所述封装曲面133。请参阅图4，在本发明半导体器件再一示例中，所述半导体器件100包括安装在同一基板110上的多个所述封装壳体130和多个所述芯片组120，多个所述封装壳体130安装在所述基板110上，并对应罩装在相对应的所述芯片组120外部，每一所述封装壳体130上均设置有封装曲面133。需要说明的是，本发明半导体器件100中的封装壳体130材质可以为一切合适的半导体封装用材质，包括但不限于环氧树脂塑封料 (EpoxyMolding Compound，EMC)。
请参阅图6中的外力分解示意图，本发明半导体器件100，不仅可以通过封装曲面133 更好地保护塑封料中的芯片组120，而且能够在封装曲面133受力时，将外力进行倾斜分解，减少了芯片组120的受力，为芯片组120提供更可靠的保护。另外发明中半导体器件100可以实现更大的散热上表面，以及降低通过塑封料形成的热阻，改善半导体器件100的热辐射条件。
需要说明的是本发明中的封装曲面133可以为任何合适结构的向背离基板110侧突出的曲面形式，在本发明半导体器件一示例中，所述封装曲面133为球面，在另一示例中所述封装曲面133为椭球面。
本发明半导体器件100中封装壳体130与所述芯片组120之间可以不设置其他的结构，例如，使封装壳体130直接包覆在芯片组120外部，然而，请参阅图5，在本发明半导体器件一示例中，所述半导体器件100还包括设置于所述芯片组120外部的保护层140。保护层140由具有一定吸震能力的材料制成，例如硅胶、树脂或其他粘接胶类，保护层140设置在芯片组120及相应连线121的外部，一方面可以防止芯片或连线121在制作封装壳体130时受到损伤，另一方面可以在封装壳体130受到外力挤压时，吸收一部分变形和外力。
需要说明的是，本发明中保护层140只要能够包覆设置在芯片组120及连线121外部，其结构可以不多做限定，其可以为长方体、正方体、圆柱体等一切合适的形状。请继续参阅图5，在本发明半导体器件一示例中，所述保护层140包覆在所述芯片组120的外部，且背离所述基板110的一侧设置有向背离基板110侧凸出的缓冲曲面141。由封装壳体传入的力，一部分被保护层140吸收，另一部分在缓冲曲面141上再次被分解，大大减少了芯片组120的受力。
本发明半导体器件100内保护层140上缓冲曲面141可以为任何合适结构的向背离基板 110侧突出的曲面形式，考虑到保护层140与封装壳体130之间的热膨胀变形，在本发明半导体器件一示例中，所述封装曲面133为球面，所述缓冲曲面141也为球面，在另一示例中所述封装曲面133为椭球面，所述缓冲曲面141也为椭球面。本发明半导体器件100中设置的封装曲面133和缓冲曲面141，可以使封装壳体130的翘曲变形率大大减少。
请参阅图7，考虑到半导体器件100的集成安装需求，在本发明半导体器件一示例中，所述封装曲面133上设置有安装面131，所述安装面131与所述基板110的第一表面112相平行，所述安装面131上设置有凹陷结构132。凹陷结构132的位置与封装壳体130内芯片组120的位置相对应，在本发明半导体器件一示例中，所述芯片组120内的芯片呈台阶样堆叠设置，所述凹陷结构132沿垂直于所述基板110方向的投影，仅覆盖在背离基板110侧的一个或几个芯片沿垂直于所述基板110方向的投影外部，以保证外力不会对距离封装壳体130安装面131较近的一个或几个芯片造成损伤，对于芯片组120内靠近基板110一侧的芯片因距离封装壳体130的安装面131较远，受到损伤的可能性较小，而不在凹陷结构132的覆盖保护下。请参阅图10和图11，在本发明半导体器件一示例中，所述芯片组120内的芯片虽然也呈台阶样堆叠设置，但所述凹陷结构132沿垂直于所述基板110方向的投影覆盖在整个芯片组120沿垂直于所述基板110方向的投影外部，以对芯片组120内所有芯片进行保护。凹陷结构132的设计可以有效避开芯片组120区域的受力，为芯片组120提供更可靠的保护，同时在半导体器件100进行面对面PCB铆接安装时，压力仅分布在远离芯片组120的周边范围内，可以有效避免芯片组120的损伤。
本发明半导体器件100中，凹陷结构132的形式可以为低于安装面131的任何凹陷结构形式，请参阅图7和图8，在本发明半导体器件一示例中，所述凹陷结构132为沿垂直于所述基板110方向凹陷的凹槽。请参阅图9，在本发明半导体器件另外一示例中，所述凹陷结构132为朝向所述基板110侧凹陷的凹曲面。所述凹槽的底平面至所述安装面131的垂直距离或所述凹曲面底部至所述安装面131的垂直距离均可以按JEDEC标准或客户自定要求而定，在本发明一示例中，所述凹槽的底平面至所述安装面131的垂直距离或所述凹曲面底部至所述安装面131的垂直距离可以为几个微米到一百微米，或由结构决定的可取的更大值。上述距离范围的设定，可以有效防止因封装壳体130变形导致的凹陷结构132内底部受力。
本发明中凹陷结构132外部的安装面131形状不受限定，可以为能够实现另一半导体器件稳定堆叠安装的一切合适安装面形式，请参阅图10，在本发明一示例中，所述凹陷结构132 将整个安装面131切开成，分成独立的安装面131a和安装面131b，请参阅图11，在本发明半导体器件另外一示例，所述凹陷结构132设置在安装面131的中部，凹陷结构132周围的所述安装面131相互连接。
请参阅图9，为了外部连接的需要，在本发明半导体器件一示例中，所述封装壳体外的所述基板110上设置有电触点111，所述芯片组120的连线121与所述电触点111电性连接。电触点111可以设置在裸露出封装壳体130外的任意位置，在本发明半导体器件一示例中，所述电触点111为焊球，所述焊球设置在所述基板110背离所述芯片组120的一侧外部。
需要说明的是，本发明半导体器件100内的电路结构可以包括但不限于逻辑电路、NAND 电路、存储器电路、图像传感器电路等，在本发明半导体器件一示例中，所述半导体器件100 内的电路为3D NAND存储器电路，所述3D NAND存储器内的存储单元上具有多个呈台阶状堆叠的芯片，多个芯片之间通过连线121相连接，连线121材质可以包括但不限于金、银、铜、铝等金属连线121材质。
请参阅12至图14，在本发明另外一示例中还提供了一种半导体器件安装结构，该安装结构可以有效避开芯片组区域的受力，为芯片组提供更可靠的保护，同时在半导体器件进行 PCB铆接安装时，使压力仅分布在远离芯片组的周边范围内，可以有效避免芯片组的损伤。
请参阅图12，该半导体器件安装结构包括第一半导体器件100a和第二半导体器件100b，所述第一半导体器件100a包括：第一基板110a、至少一第一芯片组120a和至少一第一封装壳体130a。第一基板110a上具有适于安装第一芯片组120a的第一表面111a，所述第一芯片组120a安装在所述第一表面111a上。所述第一芯片组120a的数量可以为一个、两个或多个。在本发明一示例中，只有一个第一芯片组120a，在另外一些示例中，具有多个第一芯片组120a，多个第一芯片组120a排列分布在所述第一基板110a上。
所述第一封装壳体130a至少为一个，也可以根据第一基板110a上的第一芯片组数量为两个或多个，请参阅图12，在本发明安装结构一示例中，第一基板110a上具有一个第一芯片组120a，所述第一封装壳体130a为一个，并罩装在所述第一芯片组120a的外部，所述第一封装壳体130a背离所述第一基板110a的一侧设置有向背离所述第一基板110a侧凸出的第一封装曲面133a；所述第一封装曲面133a背离第一基板110a的一侧设置有第一安装面131a，所述第一安装面131a与所述第一基板110a的第一表面111a相平行，所述第一安装面131a 上与所述第一芯片组120a相对应的位置设置有第一凹陷结构132a。所述第二半导体器件100b 安装在所述第一半导体器件100a的所述第一安装面131a上。
请参阅图12，在本发明半导体器件安装结构一示例中，所述第二半导体器件100b包括：第二基板110b、至少一第二芯片组120b和至少一第二封装壳体130b。第二基板110b上具有适于安装第二芯片组120b的第二表面111b，所述第一芯片组120a安装在所述第二表面111b 上。所述第二芯片组120b的数量可以为一个、两个或多个。如图12所示，在本发明一示例中，只有一个第二芯片组120b，在另外一些一示例中，具有多个第二芯片组120b，多个第二芯片组120b排列分布在所述基板上。根据第二芯片组120b的数量，所述第二封装壳体130b 至少为一个、两个或多个，如图12所示，在本发明安装结构一示例中，所述第二封装壳体 130b为一个，并罩装在所述第二芯片组120b的外部，所述第二封装壳体130b背离所述第二基板110b的一侧设置有向背离所述第二基板110b侧凸出的第二封装曲面133b；所述第二封装曲面133b上设置有第二安装面131b，所述第二安装面131b与所述第二基板110b的第二表面111b相平行，所述第二安装面131b上与所述第二芯片组120b相对应的位置设置有第二凹陷结构132b。所述第二半导体器件100b的所述第二安装面131b贴合安装在所述第一半导体器件100a的所述第一安装面131a上。
请参阅图13，在本发明一示例中，第二半导体器件100b其上未设置凹陷结构，但第二半导体器件100b内第二芯片组120b的位置与所述第一凹陷结构132a相对应(即第二芯片组 120b在垂直于第一基板110a方向上的投影完全或部分被所述第一凹陷结构132a在垂直于第一基板110a方向上的投影所覆盖)。在该安装结构中，第一半导体器件100a上的凹陷结构不仅能够有效避免外力对第一半导体器件100a上芯片组的损伤，也能够有效避免第一半导体器件100a对第二半导体器件100b上相对应芯片组位置的挤压，一个第一凹陷结构132a可以同时对两侧的第一芯片组120a和第二芯片组120b进行保护。
需要说明的是，本发明半导体器件安装结构中，第一半导体器件100a和第二半导体器件 100b内的电路结构可以包括但不限于逻辑电路、NAND电路、存储器电路、图像传感器电路等，在本发明半导体器件一示例中，所述第一半导体器件100a和第二半导体器件100b内的电路均为3D NAND存储器电路，所述3D NAND存储器内的存储单元上具有多个呈台阶状堆叠的芯片，多个芯片之间通过连线相连接，连线材质可以包括但不限于金、银、铜、铝等金属连线材质。需要说明的是，不同第一芯片组120a和不同第二芯片组120b内的芯片数量、堆叠结构和芯片内的电路结构均可以相同也可以不同。
本发明半导体器件安装结构中的第一基板110a、第二基板110b的材质也可以为一切合适的封装基板材质，例如，基于环氧树脂的层压基板、基于树脂的双马来酰亚胺三嗪(BT)基板等。并且基板相对呈刚性，从而为芯片组提供机械支撑。基板内可以设置有多层金属连线(例如，铜线等)以为芯片组与外部的电连接提供条件。本发明第一半导体器件100a中的第一封装壳体130a和第二半导体器件100b中的第二封装壳体130b可以为一切合适的半导体封装用材质，包括但不限于环氧树脂塑封料(Epoxy Molding Compound，EMC)。
本发明半导体器件安装结构中第一封装壳体130a与所述第一芯片组120a之间和第二封装壳体130b和所述第二芯片组120b之间均可以不设置其他的结构，例如，使封装壳体直接包覆在芯片组外部，请参阅图14，在本发明半导体器件一示例中，第一封装壳体130a与所述第一芯片组120a之间还设置有包覆在所述第一芯片组120a外部的第一保护层140a。第二封装壳体130b与所述第二芯片组120b之间还设置有包覆在所述第二芯片组120b外部的第二保护层140b，然而在本发明其他实施例中，也可以不设置第一保护层140a和第二保护层140b，或者只设有第一保护层140a或第二保护层140b。第一保护层140a和第二保护层140b由具有一定吸震能力的材料制成，例如硅胶或树脂，或其他粘接胶类，保护层设置在芯片组及相应连线的外部，一方面可以防止芯片或连线在制作封装壳体时受到损伤，另一方面可以在封装壳体受到外力挤压时，吸收一部分变形和外力。
需要说明的是，本发明半导体器件安装结构中第一保护层140a和第二保护层140b只要能够包覆设置在芯片组及连线外部，其结构可以不多做限定，其可以为长方体、正方体、圆柱体等一切合适的形状，请继续参阅图14，在本发明半导体器件安装结构一示例中，所述第一保护层140a包覆在所述第一芯片组120a的外部，且背离所述第一基板110a的一侧设置有向背离第一基板110a侧凸出的第一缓冲曲面141a。所述第二保护层140b包覆在所述第二芯片组120b的外部，且背离所述第二基板110b的一侧设置有向背离第二基板110b侧凸出的第二缓冲曲面141b。第一半导体器件100a和第二半导体器件100b相挤压时，由第一安装面131a 和第二安装面131b传入的外力一部分被第一保护层140a吸收，另一部分在第一缓冲曲面141a 上再次被分解，大大减少了第一芯片组120a和第二芯片组120b的受力。
本发明半导体器件安装结构中保护层上缓冲曲面可以为任何合适结构的向背离基板侧突出的曲面形式，考虑到保护层与封装壳体之间的热膨胀变形，在本发明半导体器件一示例中，所述第一封装曲面133a和第二封装曲面133b均为球面，所述第一缓冲曲面141a和第二缓冲曲面141b也均为球面，在另一示例中所述第一封装曲面133a和第二封装曲面133b均为椭球面，所述第一缓冲曲面141a和第二缓冲曲面141b也均为椭球面。
作为本发明半导体器件安装结构一示例，为了避免对所有芯片组的损伤，所述第一凹陷结构132a沿垂直于所述第一基板110a方向的投影覆盖在所述第一芯片组120a沿垂直于所述第一基板110a方向的投影外部。所述第二凹陷结构132b沿垂直于所述第二基板110b方向的投影覆盖在所述第二芯片组120b沿垂直于所述第二基板110b方向的投影外部。
请参阅图15至图16，在本发明另外一示例中还提供了一种半导体器件封装模具，所述模具上设置有至少一个成形凹曲面，所述成形凹曲面用于成形半导体器件封装壳体背离基板的一侧外表面。在图15中，通过第一模具200a将第一芯片组120a封装在第一基板110a上，第一模具200a上的第一成形凹曲面201a可以成型正装封装壳体上部的封装曲面。在图16中，通过第二模具200b将第二芯片组120b封装在第二基板110b上，第二模具200b上的第二成形凹曲面201b可以成型倒装封装壳体下部的封装曲面。
请参阅图图17，图17为本发明方法的工艺图。在本发明半导体器件制作方法，包括以下第一半导体器件100a的制作过程，所述第一半导体器件100a的结构参见图12，
提供一第一基板110a，所述第一基板110a上设置有适于安装芯片组的第一表面111a；
在所述第一表面111a上安装至少一第一芯片组120a，所述第一芯片组120a的安装过程包括但不限于芯片在第一基板110a上的粘接、各个芯片之间的粘接、芯片间金属连线的制作及芯片间金属连线与第一基板110a上金属连线的电性连接等；
在所述第一芯片组120a外部形成第一封装壳体130a，并使所述第一封装壳体130a背离所述第一基板110a的一侧具有向背离所述第一基板110a侧凸出的第一封装曲面133a。在该过程中可以采用上述在对应芯片组位置设置有成形凹曲面的模具，并通过塑封工艺来制作所述第一封装曲面133a。
考虑到集成安装的需要，在本发明半导体器件制作方法一示例中，所述第一封装曲面133a 上背离所述第一基板110a侧还设置有第一安装面131a和第一凹陷结构132a，所述第一凹陷结构132a设置于所述第一安装面131a上对应所述第一芯片组120a的位置。第一安装面131a 的形成也可以通过模具与第一封装曲面133a一体成型，也可以在第一封装曲面133a形成后采用其他合适的方法制作形成，例如：采用平坦化工艺，平坦化工艺包括但不局限于化学机械研磨(CMP)。第一凹陷结构132a和第一安装面131a的形成顺序可以不做限定，例如，第一凹陷结构132a可以在第一安装面131a形成前、形成时或形成后制作。
作为本发明半导体器件制作方法一示例，所述制作方法还包括在所述第一安装面131a上安装第二半导体器件100b的过程。第二半导体器件100b的结构和制作过程可以不受限定，例如可以为一切能够实现在第一安装面131a上的合适半导体器件形式。在本发明半导体器件制作方法一示例中，所述第二半导体器件100b与第一半导体器件100a的结构相同，具体参见图12，所述第二半导体器件100b的制作过程与上述第一半导体器件100a的制作过程相同，第二半导体器件100b结构，所述第二半导体器件100b的制作过程包括：
提供一第二基板110b，所述第二基板110b上设置有适于安装芯片组的第二表面111b；
在所述第二表面111b上安装至少一第二芯片组120b，所述第二芯片组120b的安装过程包括但不限于芯片在第二基板110b上的粘接、各个芯片之间的粘接、芯片间金属连线的制作及芯片间金属连线与第二基板110b上金属连线的电性连接等；
在所述第二芯片组120b外部形成第二封装壳体130b，并使所述第二封装壳体130b背离所述第二基板110b的一侧具有向背离所述第二基板110b侧凸出的第二封装曲面133b，并在所述第二封装曲面133b上背离所述第二基板110b侧设置第二安装面131b和第二凹陷结构 132b，所述第二凹陷结构132b设置于所述第二安装面131b上对应所述第二芯片组120b的位置。第二安装面131b的形成也可以通过模具与第二封装曲面133b一体成型，也可以在第二封装曲面133b形成后采用其他合适的方法制作形成，例如：采用平坦化工艺，平坦化工艺包括但不局限于化学机械研磨(CMP)。第二凹陷结构132b和第二安装面131b的形成顺序可以不做限定，例如，第二凹陷结构132b可以在第二安装面131b形成前、形成时或形成后制作。待第二半导体器件100b制作完成后，将上述第二半导体器件100b的第二安装面131b贴合安装在所述第一半导体器件100a的所述第一安装面131a上。
请参阅图14中第一半导体器件100a结构和第二半导体器件100b结构，在本发明半导体器件制作方法一示例中，所述第一半导体器件100a的制作过程还包括在形成所述第一封装壳体130a之前，在所述第一芯片组120a外部形成第一保护层140a的过程。所述第二半导体器件100b的制作过程还包括在形成所述第二封装壳体130b之前，在所述第二芯片组120b外部形成第二保护层140b的过程。第一保护层140a和第二保护层140b可以在塑封工艺前通过滴胶或注入的形式来形成，第一保护层140a和第二保护层140b包覆在芯片组和金属连线外部，一方面防止芯片或连线在后续塑封工艺中损坏，另一方面，可以在封装壳体受到挤压时对芯片组和连线进行保护。
如上所述，本发明半导体器件及其安装结构、封装模具和制作方法，不仅可以通过封装曲面更好地保护塑封料中的芯片组，而且能够在封装曲面受力时，将外力进行偏转、倾斜分解，减少了芯片组的受力，为芯片组提供更可靠的保护。另外发明中半导体器件可以实现更大的散热上表面，以及降低通过塑封料形成的热阻，改善半导体器件的热辐射条件。所以，本发明有效克服了现有技术中的一些实际问题从而有很高的利用价值和使用意义。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (29)

1.一种半导体器件，其特征在于，包括：
基板，设置有适于安装芯片组的表面；
至少一芯片组，安装于所述表面上；
至少一封装壳体，所述封装壳体安装在所述基板上，并罩装在所述芯片组的外部，所述封装壳体背离所述基板的一侧设置有向背离所述基板侧凸出的封装曲面，所述封装曲面上设置有安装面，所述安装面上与所述芯片组相对应的位置设置有凹陷结构，所述凹陷结构为低于所述安装面的凹陷结构形式。
2.根据权利要求1中所述的半导体器件，其特征在于，所述半导体器件包括一个所述封装壳体和多个所述芯片组；所述封装壳体罩装在所有的所述芯片组外部，且对应至少一个所述芯片组的位置设置有所述封装曲面。
3.根据权利要求2中所述的半导体器件，其特征在于，所述封装壳体上对应每一所述芯片组的位置均设置有所述封装曲面。
4.根据权利要求1中所述的半导体器件，其特征在于，所述半导体器件包括多个所述封装壳体和多个所述芯片组；所述封装壳体安装在所述基板上，并罩装在相对应的所述芯片组外部。
5.根据权利要求1中所述的半导体器件，其特征在于，所述封装曲面为球面或椭球面。
6.根据权利要求1中所述的半导体器件，其特征在于，所述半导体器件还包括设置于所述芯片组外部的保护层。
7.根据权利要求6中所述的半导体器件，其特征在于，所述保护层包覆在所述芯片组的外部，且背离所述基板的一侧设置有向背离基板侧凸出的缓冲曲面。
8.根据权利要求7中所述的半导体器件，其特征在于，所述缓冲曲面为球面或椭球面。
9.根据权利要求1中所述的半导体器件，其特征在于，所述凹陷结构沿垂直于所述基板方向的投影覆盖在所述芯片组沿垂直于所述基板方向的投影外部。
10.根据权利要求1中所述的半导体器件，其特征在于，所述凹陷结构为沿垂直于所述基板方向凹陷的凹槽。
11.根据权利要求1中所述的半导体器件，其特征在于，所述凹陷结构为朝向所述基板侧凹陷的凹曲面。
12.根据权利要求1中所述的半导体器件，其特征在于，所述凹陷结构周围的所述安装面相互连接。
13.根据权利要求1至12中任一项所述的半导体器件，其特征在于，所述封装壳体外的所述基板上设置有电触点，所述芯片组的连线与所述电触点电性连接。
14.根据权利要求1至12中任一项所述的半导体器件，其特征在于，所述半导体器件为3D NAND存储器。
15.根据权利要求1至12中任一项所述的半导体器件，其特征在于，所述封装壳体的材料为环氧树脂塑封料。
16.根据权利要求1至12中任一项所述的半导体器件，其特征在于，所述基板为绝缘材料和导电材料的复合体。
17.一种半导体器件安装结构，其特征在于，包括第一半导体器件和第二半导体器件；所述第一半导体器件包括：
第一基板，设置有适于安装芯片组的第一表面；
至少一第一芯片组，安装于所述第一表面上；
至少一第一封装壳体，所述第一封装壳体安装在所述第一基板上，并罩装在所述第一芯片组的外部，所述第一封装壳体背离所述第一基板的一侧设置有向背离所述第一基板侧凸出的第一封装曲面；所述第一封装曲面上设置有第一安装面，所述第一安装面上与所述第一芯片组相对应的位置设置有第一凹陷结构；
其中，所述第二半导体器件安装在所述第一半导体器件的所述第一安装面上。
18.根据权利要求17中所述的半导体器件安装结构，其特征在于，所述第二半导体器件包括：
第二基板，设置有适于安装芯片组的第二表面；
至少一第二芯片组，安装于所述第二表面上；
至少一第二封装壳体，所述第二封装壳体安装在所述第二基板上，并罩装在所述第二芯片组的外部，所述第二封装壳体背离所述第二基板的一侧设置有向背离所述第二基板侧凸出的第二封装曲面；所述第二封装曲面上设置有第二安装面，所述第二安装面上与所述第二芯片组的相对应的位置设置有第二凹陷结构；
其中，所述第二半导体器件的所述第二安装面贴合安装在所述第一半导体器件的所述第一安装面上。
19.根据权利要求17至18中任一项所述的半导体器件安装结构，其特征在于，所述第一半导体器件和/或所述第二半导体器件还包括设置于所述芯片组外部的保护层。
20.根据权利要求19中所述的半导体器件安装结构，其特征在于，所述保护层包覆在相应芯片组的外部，且背离基板的一侧设置有向背离基板侧凸出的缓冲曲面。
21.根据权利要求20中所述的半导体器件安装结构，其特征在于，所述缓冲曲面为球面或椭球面。
22.根据权利要求17或18中所述的半导体器件安装结构，其特征在于，所述封装曲面为球面或椭球面。
23.根据权利要求17或18中所述的半导体器件安装结构，其特征在于，所述凹陷结构沿垂直于所述基板方向的投影覆盖在所述芯片组沿垂直于所述基板方向的投影外部。
24.一种半导体器件封装模具，其特征在于，所述模具上设置有至少一个成形凹曲面，所述成形凹曲面用于成形半导体器件封装壳体背离基板的一侧外表面。
25.一种半导体器件制作方法，其特征在于，包括以下第一半导体器件的制作过程：
提供一第一基板，所述第一基板上设置有适于安装芯片组的第一表面；
在所述第一表面上安装至少一第一芯片组；
在所述第一芯片组外部形成第一封装壳体，并使所述第一封装壳体背离所述第一基板的一侧具有向背离所述第一基板侧凸出的第一封装曲面，所述封装曲面上设置有安装面，所述安装面上与所述芯片组相对应的位置设置有凹陷结构，所述凹陷结构为低于所述安装面的凹陷结构形式。
26.根据权利要求25中所述的半导体器件制作方法，其特征在于，所述第一半导体器件的制作过程还包括在形成所述第一封装壳体之前，在所述第一芯片组外部形成保护层的过程。
27.根据权利要求25中所述的半导体器件制作方法，其特征在于，所述第一封装曲面上背离所述第一基板侧设置有第一安装面和第一凹陷结构，所述第一凹陷结构设置于所述第一安装面上对应所述第一芯片组的位置。
28.根据权利要求27中所述的半导体器件制作方法，其特征在于，还包括在所述第一安装面上安装第二半导体器件的过程。
29.根据权利要求28中所述的半导体器件制作方法，其特征在于，所述第二半导体器件的制作过程与所述第一半导体器件的制作过程相同，所述制作方法还包括使所述第二半导体器件的第二安装面贴合安装在所述第一半导体器件的所述第一安装面上的过程。
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