CN110875259A - 半导体装置 - Google Patents

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Abstract

一个实施方式的半导体装置具备基板、第1积层零件、第2积层零件、及被覆树脂。所述第1积层零件包含第1芯片，层积在所述基板的表面。所述第2积层零件包含第2芯片，层积在所述表面。所述被覆树脂覆盖所述表面、所述第1积层零件、及所述第2积层零件。所述多个第1芯片中从所述表面第二隔开的一者的所述第1上表面、与所述多个第2芯片中从所述表面第二隔开的一者的所述第2上表面在所述第1方向上处于不同的位置。

Description

半导体装置
[相关申请案]
本申请案享有2018年8月31日申请的日本专利申请案编号2018-163200的优先权的利益，该日本专利申请案的所有内容引用于本申请案中。
技术领域
本实施方式一般来说涉及一种半导体装置。
背景技术
作为半导体装置，已知有具备层积在基板上的多个芯片的装置。层积的芯片例如通过接合线相互连接并且连接于基板。
在一个半导体装置中，存在层积在基板上的多个芯片与层积在该基板上的其它多个芯片并排的情况。在该情况下，半导体装置会在与积层方向交叉的方向上大型化。
发明内容
实施方式提供一种能够小型化的半导体装置。
一个实施方式的半导体装置具备基板、多个第1积层零件、多个第1导线、多个第2积层零件、多个第2导线、及被覆树脂。所述基板具有朝向第1方向的表面、及设置在所述表面的多个电极。所述多个第1积层零件包含多个第1芯片，且层积在所述表面。所述多个第1导线将所述多个第1芯片与所述多个电极连接。所述多个第2积层零件包含多个第2芯片，且层积在所述表面。所述多个第2导线将所述多个第2芯片与所述多个电极连接。所述被覆树脂覆盖所述表面、所述多个第1积层零件、所述多个第1导线、所述多个第2积层零件、及所述多个第2导线，具有朝向所述第1方向的外表面，且在所述外表面设置有形成标记的凹部。包含所述多个第1芯片的所述多个第1积层零件分别具有朝向所述第1方向的第1上表面。包含所述多个第2芯片的所述多个第2积层零件分别具有朝向所述第1方向的第2上表面。所述多个第1芯片中从所述表面第二隔开的一者的所述第1上表面与所述多个第2芯片中从所述表面第二隔开的一者的所述第2上表面在所述第1方向上处于不同的位置。所述凹部位于所述外表面中的如下区域之外，该区域与所述多个第1积层零件中从所述表面最隔开的一者的所述第1上表面及所述多个第2积层零件中从所述表面最隔开的一者的所述第2上表面中距所述表面更远的一者在所述第1方向上重叠。
附图说明
图1是概略性地表示第1实施方式的电子设备的一部分的截面图。
图2是概略性地表示第2实施方式的电子设备的一部分的截面图。
图3是概略性地表示第3实施方式的电子设备的一部分的截面图。
图4是概略性地表示第4实施方式的电子设备的一部分的截面图。
图5是概略性地表示第5实施方式的电子设备的一部分的截面图。
图6是概略性地表示第6实施方式的电子设备的一部分的截面图。
图7是概略性地表示第7实施方式的电子设备的一部分的截面图。
图8是概略性地表示第8实施方式的电子设备的一部分的截面图。
图9是概略性地表示第9实施方式的电子设备的一部分的截面图。
具体实施方式
(第1实施方式)
以下，参照图1对第1实施方式进行说明。此外，在本说明书中，实施方式的构成要素及该要素的说明有时以多个表述记载。构成要素及其说明并不由本说明书的表述限定。构成要素可由与本说明书中的名称不同的名称特定。另外，构成要素可由与本说明书的表述不同的表述来说明。
图1是概略性地表示第1实施方式的电子设备1的一部分的截面图。作为本实施方式中的一例的电子设备1为智能手机。电子设备1例如也可为个人电脑、可携式电脑、平板、手机、电视接收机、硬盘驱动器(Hard Disk Drive：HDD)、固态驱动器(Solid State Drive：SSD)、USB(Universal Serial Bus，通用串行总线)闪速驱动器、SD(Secure Digital，安全数字)卡、eMMC(Embedded Multi Media Card，嵌入式多媒体卡)(注册商标)、通用闪存(Universal Flash Storage：UFS)、存储卡、其它存储装置、可穿戴装置、智能扬声器、家用电气设备、及其它装置。
如图1所示，电子设备1具有电路基板5、及半导体装置10。电路基板5例如为印刷电路板(PCB)。在电路基板5搭载半导体装置10。进而，也可在电路基板5搭载像对电子设备1进行控制的中央处理装置(CPU)一样的其它装置。
作为本实施方式中的一例的半导体装置10为球栅阵列(Ball Grid Array：BGA)的半导体封装。此外，半导体装置10也可具有其它构造，也可为像平面栅格阵列(Land GridArray：LGA)一样的其它标准的半导体封装。
如图式所示，在本说明书中，定义X轴、Y轴及Z轴。X轴、Y轴及Z轴相互正交。X轴沿着半导体装置10的宽度。Y轴沿着半导体装置10的长度(深度)。Z轴沿着半导体装置10的高度(厚度)。
半导体装置10具有基板11、多个第1积层零件12、多个第1导线13、多个第2积层零件14、多个第2导线15、控制器芯片16、多个第3导线17、以及密封树脂18。密封树脂18为被覆树脂的一例。
基板11例如为印刷配线板(PWB)。基板11具有第1表面11a及第2表面11b。第1表面11a为表面的一例。第1表面11a为朝向Z轴的正方向(Z轴的箭头所示的方向)的大致平坦的面。Z轴的正方向为第1方向的一例，也可称为积层方向。第2表面11b位于第1表面11a的相反侧，为朝向Z轴的负方向(Z轴的箭头的相反方向)的大致平坦的面。
基板11进而具有多个焊垫21。焊垫21为电极的一例，例如，也可称为焊盘。焊垫21设置在基板11的第1表面11a。第1表面11a的除焊垫21以外的部分例如由阻焊剂制成。另一方面，在基板11的第2表面11b，设置多个焊料球22。
多个焊垫21与多个焊料球22例如经由设置在基板11的通孔24或配线25相互电连接。此外，至少一个焊垫21与其它焊垫21电连接，也可与焊料球22电性隔开。焊料球22电连接于设置在电路基板5的焊盘。由此，将半导体装置10搭载在电路基板5。
多个第1积层零件12包含多个第1芯片31。而且，多个第1芯片31包含多个第1存储器芯片33。在本实施方式中，所有第1积层零件12为第1芯片31，所有第1芯片31为第1存储器芯片33。此外，第1芯片31也可包含像控制器芯片一样的与第1存储器芯片33不同的芯片。
第1存储器芯片33例如为NAND(Not And，与非)型闪速存储器，存储信息。此外，第1存储器芯片33也可为像NOR(或非)型闪速存储器一样的其它存储器芯片。第1存储器芯片33包含硅基板(硅晶片)34，该硅基板(硅晶片)34是由包含硅(Si)的材料制成的层。硅为无机材料的一例。
包含多个第1存储器芯片33的多个第1积层零件12层积在基板11的第1表面11a。在本实施方式中，四个第1积层零件12(第1芯片31、第1存储器芯片33)层积在第1表面11a。此外，第1积层零件12的数量并不限定于该例。
以下，为了说明，有时将四个第1存储器芯片33个别地称为第1存储器芯片33A、33B、33C、33D。此外，至于在四个第1存储器芯片33共通的说明，称为第1存储器芯片33进行说明。
包含多个第1芯片31(第1存储器芯片33)的多个第1积层零件12分别具有朝向Z轴的正方向的大致平坦的第1上表面12a。也就是说，多个第1存储器芯片33分别具有第1上表面12a。在多个第1积层零件12包含其它芯片或其它零件的情况下，该其它芯片或其它零件也具有第1上表面12a。
此外，在本说明书中，表示像上及下一样的方向的表述为了方便说明，以像图1一样的各图式为基准使用。也就是说，使用像上及下一样的表述的名称或说明并不限定电子设备1的构成要素的位置及方向。例如，第1上表面12a也可朝向铅垂下方。
在多个第1存储器芯片33分别设置第1粘接层36。第1粘接层36为芯片粘结膜(DieAttach Film：DAF)，例如，由包含丙烯酸聚合物与环氧树脂的材料制成。芯片粘结膜也可称为芯片键合膜(Die Bonding Film)。此外，第1粘接层36例如也可为粘接剂。
设置在第1存储器芯片33A的第1粘接层36将第1存储器芯片33A与基板11的第1表面11a相互粘接。也就是说，多个第1粘接层36中的一者介置在第1存储器芯片33A与基板11的第1表面11a之间。
设置在第1存储器芯片33B的第1粘接层36将第1存储器芯片33B与第1存储器芯片33A的第1上表面12a相互粘接。设置在第1存储器芯片33C的第1粘接层36将第1存储器芯片33C与第1存储器芯片33B的第1上表面12a相互粘接。设置在第1存储器芯片33D的第1粘接层36将第1存储器芯片33D与第1存储器芯片33C的第1上表面12a相互粘接。也就是说，多个第1粘接层36介置在多个第1存储器芯片33之间。
在本实施方式中，设置在第1存储器芯片33A的第1粘接层36比分别设置在第1存储器芯片33B、33C、33D的第1粘接层36厚。换句话说，基板11的第1表面11a与第1存储器芯片33A之间的距离比多个第1存储器芯片33之间的距离长。
如上所述，第1粘接层36将多个第1存储器芯片33中的一者与基板11的第1表面11a之间，或多个第1存储器芯片33之间相互粘接。由此，多个第1存储器芯片33在基板11的第1表面11a层积。
多个第1存储器芯片33(第1芯片31)分别具有设置在第1上表面12a的第1端子38。第1端子38也可设置在第1存储器芯片33的其它部分。
在本实施方式中，第1端子38设置在X轴的负方向(X轴的箭头的相反方向)上的第1上表面12a的端部。多个第1存储器芯片33以第1端子38露出的方式层积。换句话说，第1存储器芯片33B、33C、33D粘接在第1上表面12a的偏离第1端子38的部分。因此，多个第1存储器芯片33层积为该第1存储器芯片33的数量越多则在X轴的正方向(X轴的箭头所示的方向)越长的阶梯状。
第1导线13的一端部连接于对应的第1存储器芯片33的第1端子38。第1导线13的另一端部连接于对应的其它第1存储器芯片33的第1端子38、或基板11的焊垫21。由此，多个第1导线13将多个第1存储器芯片33(第1芯片31)与多个焊垫21电连接。
第1存储器芯片33的第1端子38与该第1存储器芯片33层积在其上的其它第1存储器芯片33或基板11的第1表面11a在Z轴的正方向重叠。由此，在通过导线结合将第1导线13安装在第1端子38时，所述其它第1存储器芯片33或基板11能够稳定地支撑第1存储器芯片33。
进而，第1存储器芯片33的重心与该第1存储器芯片33层积在其上的其它第1存储器芯片33或基板11的第1表面11a在Z轴的正方向重叠。由此，所述其它第1存储器芯片33或基板11能够稳定地支撑第1存储器芯片33。
在本实施方式中，第1存储器芯片33D比第1存储器芯片33A、33B、33C薄。第1存储器芯片33A、33B、33C的厚度相互大致相等。此外，第1存储器芯片33的厚度并不限定于该例。第1存储器芯片33的厚度的差异例如通过硅基板34的研削来设定。
多个第2积层零件14包含多个第2芯片41及间隔件42。而且，多个第2芯片41包含多个第2存储器芯片43。在本实施方式中，所有第2芯片41为第2存储器芯片43。此外，第2芯片41也可包含像控制器芯片一样的与第2存储器芯片43不同的芯片。
第2存储器芯片43例如为NAND型闪速存储器，存储信息。此外，第2存储器芯片43也可为其它存储器芯片。第2存储器芯片43包含硅基板44，该硅基板44是由包含硅的材料制成的层。
包含多个第2存储器芯片43的多个第2积层零件14在从多个第1积层零件12在X轴的正方向隔开的位置，层积在基板11的第1表面11a。在本实施方式中，包含四个第2芯片41(第2存储器芯片43)与一个间隔件42的五个第2积层零件14层积在第1表面11a。也就是说，多个第2积层零件14的数量与多个第1积层零件12的数量不同。此外，第2积层零件14的数量并不限定于该例。
以下，为了说明，有时将四个第2存储器芯片43个别地称为第2存储器芯片43A、43B、43C、43D。此外，至于在四个第2存储器芯片43共通的说明，称为第2存储器芯片43进行说明。
包含多个第2芯片41(第2存储器芯片43)及间隔件42的多个第2积层零件14分别具有朝向Z轴的正方向的大致平坦的第2上表面14a。也就是说，多个第2存储器芯片43与间隔件42分别具有第2上表面14a。在多个第2积层零件14包含其它芯片或其它零件的情况下，该其它芯片或其它零件也具有第2上表面14a。
在间隔件42及多个第2存储器芯片43分别设置第2粘接层46。第2粘接层46为粘接层的一例，为芯片粘结膜(DAF)。此外，第2粘接层46例如也可为粘接剂。
设置在间隔件42的第2粘接层46将作为第2积层零件14的间隔件42与基板11的第1表面11a相互粘接。也就是说，多个第2粘接层46中的一者介置在间隔件42与基板11的第1表面11a之间。
设置在第2存储器芯片43A的第2粘接层46将第2存储器芯片43A与间隔件42的第2上表面14a相互粘接。间隔件42支撑第2存储器芯片43A。
设置在第2存储器芯片43B的第2粘接层46将第2存储器芯片43B与第2存储器芯片43A的第2上表面14a相互粘接。设置在第2存储器芯片43C的第2粘接层46将第2存储器芯片43C与第2存储器芯片43B的第2上表面14a相互粘接。设置在第2存储器芯片43D的第2粘接层46将第2存储器芯片43D与第2存储器芯片43C的第2上表面14a相互粘接。也就是说，多个第2粘接层46介置在多个第2存储器芯片43之间。
在本实施方式中，设置在间隔件42的第2粘接层46比分别设置在多个第2存储器芯片43的第2粘接层46厚。换句话说，基板11的第1表面11a与间隔件42之间的距离比间隔件42与第2存储器芯片43之间的距离长，且比多个第2存储器芯片43之间的距离长。
如上所述，第2粘接层46将间隔件42与基板11的第1表面11a之间、间隔件42与多个第2存储器芯片43中的一者之间、或多个第2存储器芯片43之间相互粘接。由此，多个第2存储器芯片43在基板11的第1表面11a层积。
多个第2存储器芯片43(第2芯片41)分别具有设置在第2上表面14a的第2端子48。第2端子48为端子的一例。第2端子48也可设置在第2存储器芯片43的其它部分。
在本实施方式中，第2端子48设置在X轴的正方向上的第2上表面14a的端部。多个第2存储器芯片43以第2端子48露出的方式层积。换句话说，第2存储器芯片43B、43C、43D粘接在第2上表面14a的偏离第2端子48的部分。因此，多个第2存储器芯片43层积为该第2存储器芯片43的数量越多则在X轴的负方向越长的阶梯状。换句话说，多个第2存储器芯片43层积为像向多个第1积层零件12接近一样的阶梯状。
第2导线15的一端部连接于对应的第2存储器芯片43的第2端子48。第2导线15的另一端部连接于对应的其它第2存储器芯片43的第2端子48、或基板11的焊垫21。由此，多个第2导线15将多个第2存储器芯片43(第2芯片41)与多个焊垫21连接。
第2存储器芯片43的第2端子48设置在与该第2存储器芯片43层积在其上的其它第2存储器芯片43或间隔件42在Z轴的正方向重叠的位置。由此，在通过导线结合将第2导线15安装在第2端子48时，所述其它第2存储器芯片43或间隔件42能够稳定地支撑第2存储器芯片43。
进而，第2存储器芯片43的重心与该第2存储器芯片43层积在其上的其它第2存储器芯片43或间隔件42在Z轴的正方向重叠。由此，所述其它第2存储器芯片43或间隔件42能够稳定地支撑第2存储器芯片43。
间隔件42位于第2存储器芯片43A与基板11的第1表面11a之间。此外，多个第2积层零件14也可进而包含位于多个第2存储器芯片43之间的间隔件42。
在本实施方式中，间隔件42例如由用于半导体的制造的硅制成。也就是说，间隔件42的材料与第1存储器芯片33及第2存储器芯片43的材料均包含硅。此外，间隔件42也可由其它材料制成。
在本实施方式中，第2存储器芯片43A比第2存储器芯片43B、43C、43D厚。第2存储器芯片43C、43D比第2存储器芯片43A、43B薄。第2存储器芯片43C、43D的厚度相互大致相等。此外，第2存储器芯片43的厚度并不限定于该例。第2存储器芯片43的厚度的差异例如通过硅基板44的研削来设定。
第2存储器芯片43A比第1存储器芯片33A、33B、33C、33D厚。进而，第2存储器芯片43C、43D比第1存储器芯片33A、33B、33C薄。这样，多个第1芯片31中的一者的厚度与多个第2芯片41中的一者的厚度不同。
第1存储器芯片33A、33B、33C、33D的第1上表面12a与对应的第2存储器芯片43A、43B、43C、43D的第2上表面14a在Z轴的正方向上处于不同的位置。换句话说，所积层的多个第1存储器芯片33中第n段的第1存储器芯片33的第1上表面12a、与所积层的多个第2存储器芯片43中第n段的第2存储器芯片43的第2上表面14a在Z轴的正方向上处于不同的位置。
例如，多个第1存储器芯片33中从第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a、与多个第2存储器芯片43中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a在Z轴的正方向上处于不同的位置。因此，层积在第1存储器芯片33C之上的第1存储器芯片33D与层积在第2存储器芯片43C之上的第2存储器芯片43D在Z轴的正方向上处于不同的位置。
在本实施方式中，第2存储器芯片43A、43B、43C、43D的第2上表面14a与对应的第1存储器芯片33A、33B、33C、33D的第1上表面12a相比，在Z轴的正方向上更远离基板11的第1表面11a(处于上方向)。多个第2积层零件14中从第1表面11a最隔开的一者即第2存储器芯片43D的第2上表面14a、与多个第1积层零件12中从第1表面11a最隔开的一者即第1存储器芯片33D的第1上表面12a相比，更远离第1表面11a。
此外，第1存储器芯片33A、33B的第1上表面12a与第2存储器芯片43A、43B的第2上表面14a也可在Z轴的正方向上处于相同的位置。
控制器芯片16例如对多个第1存储器芯片33及多个第2存储器芯片43的存储及读出进行控制。此外，控制器芯片16并不限定于对第1存储器芯片33及第2存储器芯片43进行控制，也可对半导体装置10中所包含的其它电子零件进行控制。
在本实施方式中，控制器芯片16配置在基板11的第1表面11a。控制器芯片16在X轴方向上，位于多个第1积层零件12与多个第2积层零件14之间。此外，控制器芯片16也可配置在其它位置。
多个第3导线17将控制器芯片16与第1表面11a的多个焊垫21连接。这样，控制器芯片16通过导线结合与设置在基板11的配线电连接。此外，控制器芯片16并不限定于该例，例如，也可通过像倒装芯片安装一样的其它方法搭载在第1表面11a。
多个第3导线17中的至少一个局部地埋于将第1存储器芯片33A粘接于基板11的第1表面11a的第1粘接层36中。进而，多个第3导线17中的至少一个局部地埋于将间隔件42粘接于基板11的第1表面11a的第2粘接层46中。
如上所述，第1存储器芯片33A与第1表面11a之间的第1粘接层36相对较厚。另外，间隔件42与第1表面11a之间的第2粘接层46相对较厚。因此，埋于第1粘接层36或第2粘接层46中的第3导线17从第1存储器芯片33A或间隔件42隔开。
第1粘接层36及第2粘接层46分别具有电绝缘性。因此，第1粘接层36抑制多个第3导线17与例如第1存储器芯片33之间的短路。
密封树脂18例如由包含混合有像二氧化硅一样的无机物的环氧树脂的合成树脂制成。此外，密封树脂18也可由包含其它合成树脂的材料制成。密封树脂18将基板11的第1表面11a、多个第1积层零件12、多个第1导线13、多个第2积层零件14、多个第2导线15、控制器芯片16、及多个第3导线17密封并覆盖。
多个第1积层零件12、多个第1导线13、多个第2积层零件14、多个第2导线15、控制器芯片16、及多个第3导线17埋于密封树脂18中。根据其它表述，多个第1积层零件12、多个第1导线13、多个第2积层零件14、多个第2导线15、控制器芯片16、及多个第3导线17收容于密封树脂18而处于密封树脂18之中。
密封树脂18具有朝向Z轴的正方向的大致平坦的外表面18a。在外表面18a设置凹部18b。凹部18b例如通过激光对外表面18a进行切削而形成。此外，凹部18b也可利用其它方法形成。
凹部18b在外表面18a形成标记。标记例如为像编号、文字、条形码、或二维条形码一样的与半导体装置10的溯源性相关的标记或与销售方或标准相关的标记。此外，凹部18b所形成的标记并不限定于该例。
凹部18b位于外表面18a中与第2存储器芯片43D的第2上表面14a在Z轴的正方向上重叠的区域R之外。根据另外的表述，在Z轴的正方向的俯视下，凹部18b位于第2存储器芯片43D的第2上表面14a之外。图1中将区域R利用双点划线概略性地区隔表示。
第2存储器芯片43D为多个第2存储器芯片43中从基板11的第1表面11a最隔开的一者。第2存储器芯片43D的第2上表面14a与第1存储器芯片33D的第1上表面12a相比，更远离第1表面11a。
此外，多个第1积层零件12中从第1表面11a最隔开的第1存储器芯片33D的第1上表面12a与多个第2积层零件14中从第1表面11a最隔开的第2存储器芯片43D的第2上表面14a相比，也可更远离第1表面11a。在该情况下，凹部18b位于外表面18a中与第1存储器芯片33D的第1上表面12a在Z轴的正方向上重叠的区域之外。
第1积层零件12的第1芯片31(第1存储器芯片33)、与第2积层零件14的第2芯片41(第2存储器芯片43)之间的距离以成为比特定的距离长的方式设定。由此，抑制第1芯片31与第2芯片41的干涉(接触)。
在本实施方式中，X轴方向上的第1存储器芯片33D与第2存储器芯片43D之间的距离也可比所述特定的距离短。然而，在三维空间中，第1存储器芯片33D与第2存储器芯片43D之间的距离比所述特定的距离长。因此，抑制第1存储器芯片33D与第2存储器芯片43D的干涉。
所述特定的间隔例如以能够防止由制造公差所致的第1存储器芯片33及第2存储器芯片43的干涉，且密封树脂18能够通过第1存储器芯片33及第2存储器芯片43之间的方式设定。
在本实施方式中，第1存储器芯片33D与第2存储器芯片43D在X轴方向隔开。然而，第1存储器芯片33D与第2存储器芯片43D也可在Z轴的正方向重叠。
以上，对第1实施方式的半导体装置10进行了说明。一般来说，芯片在通过导线结合搭载在基板的情况下，为了将接合线连接于连接端子，而积层为阶梯状。因此，在设置多个积层的芯片的情况下，该芯片越多地层积，则在与Z轴的正方向交叉的方向(例如X轴方向)上占有的范围越大，会导致半导体装置的大型化。另一方面，在本实施方式中，多个第1芯片31中从基板11的第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a、与多个第2芯片41中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a在Z轴的正方向上处于不同的位置。也就是说，至少能够使最远离第1表面11a的第1存储器芯片33D的位置与最远离第1表面11a的第2存储器芯片43D的位置在Z轴的正方向上不同。因此，能够在第1芯片31与第2芯片41之间设置三维空间中的特定的距离，且在与Z轴的正方向交叉的方向上使多个第1芯片31与多个第2芯片41接近。因此，能够在与Z轴的正方向交叉的方向上使半导体装置10小型化，能够在电路基板5中扩大能够安装零件的面积。
进而，在本实施方式中，形成标记的凹部18b是使用激光制作于密封树脂18的外表面18a。一般来说，为了抑制由激光的热所致的影响，而在密封树脂的外表面与芯片之间设置特定的距离。另一方面，在本实施方式中，凹部18b位于外表面18a中的如下区域R之外，该区域R与多个第1积层零件12中从第1表面11a最隔开的第1存储器芯片33D的第1上表面12a、及多个第2积层零件14中从第1表面11a最隔开的第2存储器芯片43D的第2上表面14a中距第1表面11a更远的一者在Z轴的正方向上重叠。由此，例如，能够在更接近第1表面11a的第1上表面12a与凹部18b之间保持特定的距离，并且能够使距第1表面11a更远的第2上表面14a接近外表面18a。因此，无须在第2上表面14a与外表面18a之间设置较大的距离，能够在Z轴的正方向上使半导体装置10小型化。
多个第1积层零件12的数量与多个第2积层零件14的数量不同。由此，能够容易地使多个第1芯片31中从第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a的位置、与多个第2芯片41中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a的位置在Z轴的正方向上不同。
多个第1芯片31中的一者的厚度与多个第2芯片41中的一者的厚度不同。由此，能够容易地使多个第1芯片31中从第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a的位置、与多个第2芯片41中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a的位置在Z轴的正方向上不同。
一个第2粘接层46将多个第2积层零件14中的间隔件42与第1表面11a相互粘接。将控制器芯片16与焊垫21连接的第3导线17的至少一部分埋于该第2粘接层46中。由此，即便控制器芯片16在与Z轴的正方向交叉的方向与第2积层零件14并排，也可抑制第3导线17与第2积层零件14干涉。因此，能够在与Z轴的正方向交叉的方向使控制器芯片16与第2积层零件14接近，能够在与Z轴交叉的方向上使半导体装置10小型化。
多个第2积层零件14包含位于多个第2芯片41中的第2存储器芯片43A与第1表面11a之间的间隔件42。由此，能够容易使多个第1芯片31中从第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a的位置、与多个第2芯片41中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a的位置在Z轴的正方向上不同。
多个第2芯片41中的第2存储器芯片43A具有由间隔件42支撑、且供多个第2导线15中的一者连接的第2端子48。第2端子48设置在与间隔件42在Z轴的正方向重叠的位置。因此，在将第2导线15连接于第2端子48时间隔件42支撑第2端子48，所以将第2导线15连接于第2端子48的作业稳定。
多个第1芯片31及多个第2芯片41中的至少一个包含硅基板34、44，该等硅基板34、44由包含作为间隔件42的材料的无机材料的材料制成。由此，能够使硅基板34、44的材料与间隔件42的材料共通化，从而能够降低半导体装置10的制造成本。
(第2实施方式)
以下，参照图2对第2实施方式进行说明。此外，在以下的多个实施方式的说明中，存在具有与已经说明的构成要素相同的功能的构成要素被标注与该已经叙述的构成要素相同的符号，进而省略说明的情况。另外，标注有相同的符号的多个构成要素并不限定于所有功能及性质共通，也可具有与各实施方式对应的不同的功能及性质。
图2是概略性地表示第2实施方式的电子设备1的一部分的截面图。如图2所示，在第2实施方式中，控制器芯片16代替利用第3导线17的导线结合，通过倒装芯片安装搭载在基板11。
在第2实施方式中，第1存储器芯片33A的厚度比第1存储器芯片33B、33C、33D厚。进而，间隔件42的厚度比第2存储器芯片43A、43B、43C、43D厚，且比第1存储器芯片33A、33B、33C、33D厚。
另一方面，设置在第1存储器芯片33A的第1粘接层36的厚度与分别设置在第1存储器芯片33B、33C、33D的第1粘接层36的厚度大致相等。进而，设置在间隔件42的第2粘接层46的厚度与分别设置在第2存储器芯片43A、43B、43C、43D的第2粘接层46的厚度大致相等。
在以上所说明的第2实施方式的半导体装置10中，控制器芯片16通过倒装芯片安装搭载在基板11的第1表面11a。由此，能够防止第3导线17与第1积层零件12及第2积层零件14干涉(接触)，能够使第1积层零件12及第2积层零件14在与Z轴的正方向交叉的方向接近控制器芯片16。因此，能够在与Z轴交叉的方向上使半导体装置10小型化。
(第3实施方式)
以下，参照图3对第3实施方式进行说明。图3是概略性地表示第3实施方式的电子设备1的一部分的截面图。如图3所示，控制器芯片16及多个第2积层零件14与第2实施方式相等。
第3实施方式的多个第1积层零件12包含间隔件51。也就是说，包含四个第1芯片31(第1存储器芯片33)与一个间隔件51的五个第1积层零件12层积在第1表面11a。因此，多个第1积层零件12的数量与多个第2积层零件14的数量相同。间隔件51与间隔件42相同地由硅制成。作为第1积层零件12的一个的间隔件51包含第1上表面12a。
在多个第1存储器芯片33及间隔件51分别设置第1粘接层36。设置在间隔件51的第1粘接层36将间隔件51与基板11的第1表面11a粘接。也就是说，多个第1粘接层36中的一者介置在间隔件51与第1表面11a之间。设置在第1存储器芯片33A的第1粘接层36将第1存储器芯片33A与间隔件51的第1上表面12a相互粘接。
第1存储器芯片33A的厚度与第1存储器芯片33B、33C的厚度大致相等，且比第1存储器芯片33D的厚度厚。间隔件51的厚度与第1存储器芯片33A、33B、33C的厚度大致相等，且比第1存储器芯片33D的厚度厚。间隔件51的厚度比间隔件42的厚度薄。进而，设置在间隔件51的第1粘接层36的厚度与分别设置在第1存储器芯片33A、33B、33C、33D的第1粘接层36的厚度大致相等。
在以上所说明的第3实施方式的半导体装置10中，多个第1积层零件12包含间隔件51。多个第1积层零件12的间隔件51的厚度比多个第2积层零件14的间隔件42的厚度薄。由此，能够容易地使多个第1芯片31中从第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a的位置、与多个第2芯片41中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a的位置在Z轴的正方向上不同。
(第4实施方式)
以下，参照图4对第4实施方式进行说明。图4是概略性地表示第4实施方式的电子设备1的一部分的截面图。第4实施方式中，关于间隔件42的材料，与第2实施方式不同。
在第4实施方式中，间隔件42例如由包含混合有像二氧化硅一样的无机物的环氧树脂的合成树脂制成。也就是说，间隔件42与密封树脂18均由合成树脂制成。此外，第3实施方式的间隔件51也可由合成树脂制成。
在以上所说明的第4实施方式的半导体装置10中，间隔件42由作为密封树脂18的材料的合成树脂制成。由此，能够使间隔件42的材料与密封树脂18的材料共通化，从而能够降低半导体装置10的制造成本。
(第5实施方式)
以下，参照图5对第5实施方式进行说明。图5是概略性地表示第5实施方式的电子设备1的一部分的截面图。如图5所示，控制器芯片16及多个第1积层零件12与第2实施方式相等。
在第5实施方式中，多个第2积层零件14包含四个第2芯片41(第2存储器芯片43)，不包含间隔件42。因此，多个第1积层零件12的数量与多个第2积层零件14的数量相同。
设置在第2存储器芯片43A的第2粘接层46将第2存储器芯片43A与基板11的第1表面11a相互粘接。第2存储器芯片43A的厚度比第2存储器芯片43B、43C、43D的厚度厚，且比第1存储器芯片33A、33B、33C、33D的厚度厚。
在以上所说明的第5实施方式的半导体装置10中，多个第1积层零件12的数量与多个第2积层零件14的数量相同。由此，不伴随零件点数的增加，能够使多个第1芯片31中从第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a的位置、与多个第2芯片41中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a的位置在Z轴的正方向上不同。
第1存储器芯片33A比第1存储器芯片33B、33C、33D的各者厚。第2存储器芯片43A比第2存储器芯片43B、43C、43D的各者厚，且比第1存储器芯片33A厚。这样，多个第1积层零件12与多个第2积层零件14分别包含厚度不同的多种第1芯片31及第2芯片41。由此，能够容易地使多个第1芯片31中从第1表面11a第二隔开的第1存储器芯片33C的第1上表面12a的位置、与多个第2芯片41中从第1表面11a第二隔开的第2存储器芯片43C的第2上表面14a的位置在Z轴的正方向上不同。
(第6实施方式)
以下，参照图6对第6实施方式进行说明。图6是概略性地表示第6实施方式的电子设备1的一部分的截面图。第6实施方式中，关于第1芯片31及第2芯片41的厚度，与第5实施方式不同。
如图6所示，第6实施方式的多个第1存储器芯片33A、33B、33C、33D的厚度互为相等。多个第2存储器芯片43B、43C、43D的厚度互为相等。
第1存储器芯片33A、33B、33C、33D的厚度与多个第2存储器芯片43B、43C、43D的厚度互为相等。另一方面，第2存储器芯片43A的厚度比第1存储器芯片33A、33B、33C、33D的厚度厚，且比多个第2存储器芯片43B、43C、43D的厚度厚。
在以上所说明的第6实施方式的半导体装置10中，多个第1积层零件12及多个第2积层零件14包含厚度互为相等的第1存储器芯片33A、33B、33C、33D及第2存储器芯片43B、43C、43D、与比其它存储器芯片厚的第2存储器芯片43A。由此，能够减少第1芯片31及第2芯片41的种类，从而能够降低半导体装置10的成本。
(第7实施方式)
以下，参照图7对第7实施方式进行说明。图7是概略性地表示第7实施方式的电子设备1的一部分的截面图。第7实施方式中，关于第2芯片41的厚度，与第6实施方式不同。
如图7所示，第2存储器芯片43A、43B、43C、43D的厚度互为相等。另一方面，第2存储器芯片43A、43B、43C、43D的各者的厚度比第1存储器芯片33A、33B、33C、33D的各者的厚度厚。由此，在第7实施方式的半导体装置10中，能够减少第1芯片31及第2芯片41的种类，从而能够降低半导体装置10的成本。
(第8实施方式)
以下，参照图8对第8实施方式进行说明。图8是概略性地表示第8实施方式的电子设备1的一部分的截面图。如图8所示，多个第1积层零件12与第2实施方式相等。
在第8实施方式中，控制器芯片16包含在多个第2芯片41。包含四个第2存储器芯片43与一个控制器芯片16的五个第2芯片41(第2积层零件14)层积在第1表面11a。因此，控制器芯片16具有第2上表面14a，设置第2粘接层46。
控制器芯片16配置在基板11的第1表面11a。设置在控制器芯片16的第2粘接层46将控制器芯片16与基板11的第1表面11a相互粘接。
设置在第2存储器芯片43A的第2粘接层46将第2存储器芯片43A与控制器芯片16的第2上表面14a相互粘接。设置在第2存储器芯片43A的第2粘接层46比设置在控制器芯片16的第2粘接层46厚，且比设置在第2存储器芯片43B、43C、43D的第2粘接层46厚。
多个第3导线17将控制器芯片16与第1表面11a的多个焊垫21连接。多个第3导线17中的至少一个局部地埋于设置在第2存储器芯片43A的第2粘接层46中。第3导线17从第2存储器芯片43A隔开。
控制器芯片16及多个第3导线17也可埋于第2粘接层46中。另外，控制器芯片16也可利用倒装芯片安装搭载在基板11的第1表面11a。
在第8实施方式中，第2存储器芯片43D与第1存储器芯片33D在Z轴的正方向重叠。此外，第2存储器芯片43D从第1存储器芯片33D在Z轴的正方向隔开。
在以上所说明的第8实施方式的半导体装置10中，多个第1芯片31包含多个第1存储器芯片33。多个第2芯片41包含多个第2存储器芯片43及控制器芯片16。也就是说，控制器芯片16也与多个第2存储器芯片43一起层积，所以无须将控制器芯片16与多个第1积层零件12及多个第2积层零件14在与Z轴的正方向交叉的方向并排，能够在与Z轴的正方向交叉的方向上使半导体装置10小型化。
将控制器芯片16与焊垫21连接的第3导线17的至少一部分埋于第2粘接层46中。由此，抑制第3导线17与多个第2积层零件14中的其他一者干涉，能够将控制器芯片16与多个第2存储器芯片43一起层积。
(第9实施方式)
以下，参照图9对第9实施方式进行说明。图9是概略性地表示第9实施方式的电子设备1的一部分的截面图。如图9所示，第9实施方式关于间隔件42的有无与多个第1积层零件12的方向，与第8实施方式不同。
第9实施方式的多个第2芯片41与第8实施方式相同，包含四个第2存储器芯片43及一个控制器芯片16。进而，第9实施方式的第2积层零件14包含间隔件42。间隔件42由硅制成，但也可由合成树脂制成。
间隔件42位于控制器芯片16与第2存储器芯片43A之间。设置在间隔件42的第2粘接层46将间隔件42与控制器芯片16的第2上表面14a相互粘接。设置在第2存储器芯片43A的第2粘接层46将第2存储器芯片43A与间隔件42的第2上表面14a相互粘接。
间隔件42位于多个第3导线17之间，且从多个第3导线17隔开。间隔件42的第2上表面14a比控制器芯片16的第2上表面14a窄。
在第9实施方式中，第2存储器芯片43A的厚度比第2存储器芯片43B、43C、43D的厚度厚。例如，第2存储器芯片43A的厚度以将第2导线15连接于第2端子48的作业稳定的方式设定。
另外，在第9实施方式中，第1端子38与第2端子48相同，设置在X轴的正方向上的第1上表面12a的端部。多个第1存储器芯片33以第1端子38露出的方式层积。因此，多个第1存储器芯片33层积为该第1存储器芯片33的数量越多则在X轴的负方向越长的阶梯状。
在以上所说明的第9实施方式的半导体装置10中，间隔件42位于控制器芯片16与第2存储器芯片43A之间，支撑第2存储器芯片43A。由此，无须将第3导线17埋于第2粘接层46中，第2粘接层46的温度管理变得容易。
第1端子38设置在与Z轴的正方向交叉的X轴的正方向上的第1上表面12a的端部。第2端子48也设置在X轴的正方向上的第2上表面14a的端部。由此，多个第1芯片31与多个第2芯片41在同一方向以阶梯状层积，所以抑制多个第1芯片31与多个第2芯片41干涉。
(变化例)
以上，对多个实施方式进行了说明，但如图1至图9中双点划线所示，多个第1积层零件12也可包含部件61。设置在部件61的第1粘接层36将部件61与第1存储器芯片33D相互粘接。多个第1积层零件12中从基板11的第1表面11a最隔开的部件61的第1上表面12a、与多个第2积层零件14中从第1表面11a最隔开的第2存储器芯片43D的第2上表面14a在Z轴的正方向上处于互为相同的位置。
部件61的材料根据作为多个第2积层零件14的整体的热膨胀系数来决定。例如，在多个第2积层零件14具有由硅制成的间隔件42的情况下，部件61由硅制成。另外，在多个第2积层零件14具有由合成树脂制成的间隔件42的情况下，部件61由合成树脂制成。由此，作为多个第1积层零件12的整体的热膨胀系数与作为多个第2积层零件14的整体的热膨胀系数相等、或接近。因此，抑制由于热膨胀系数的差异而半导体装置10变形。
在以上所说明的变化例的半导体装置10中，多个第1积层零件12中从第1表面11a最隔开的部件61的第1上表面12a、与多个第2积层零件14中从第1表面11a最隔开的第2存储器芯片43D的第2上表面14a在Z轴的正方向上处于相同的位置。也就是说，多个第1积层零件12的高度与多个第2积层零件14的高度相同。因此，层积着多个第1积层零件12的部分与层积着多个第2积层零件14的部分的热膨胀系数相等、或接近，抑制半导体装置10产生由热膨胀差所致的变形。
在以上所说明的第1至第7实施方式及变化例中，例如，半导体装置10也可不具有控制器芯片16。在该情况下，半导体装置10的第1存储器芯片33及第2存储器芯片43例如由搭载在电路基板5的控制器芯片16来控制。
根据以上所说明的至少一个实施方式，多个第1芯片中从表面第二隔开的一者的第1上表面与多个第2芯片中从表面第二隔开的一者的第2上表面在第1方向上处于不同的位置。也就是说，至少能够使最远离表面的第1芯片的位置与最远离表面的第2芯片的位置在第1方向上不同。因此，能够确保第1芯片与第2芯片之间的距离，且能够在与第1方向交叉的方向上使多个第1芯片与多个第2芯片接近。因此，能够在与第1方向交叉的方向上使半导体装置小型化。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。

Claims (15)

1.一种半导体装置，具备：
基板，具有朝向第1方向的表面、及设置在所述表面的多个电极；
多个第1积层零件，包含多个第1芯片，层积在所述表面；
多个第1导线，将所述多个第1芯片与所述多个电极连接；
多个第2积层零件，包含多个第2芯片，层积在所述表面；
多个第2导线，将所述多个第2芯片与所述多个电极连接；以及
被覆树脂，覆盖所述表面、所述多个第1积层零件、所述多个第1导线、所述多个第2积层零件、及所述多个第2导线，具有朝向所述第1方向的外表面，且在所述外表面设置有形成标记的凹部；
包含所述多个第1芯片的所述多个第1积层零件分别具有朝向所述第1方向的第1上表面，
包含所述多个第2芯片的所述多个第2积层零件分别具有朝向所述第1方向的第2上表面，
所述多个第1芯片中从所述表面第二隔开的一者的所述第1上表面与所述多个第2芯片中从所述表面第二隔开的一者的所述第2上表面在所述第1方向上处于不同的位置，
所述凹部位于所述外表面中的如下区域之外，该区域与所述多个第1积层零件中从所述表面最隔开的一者的所述第1上表面及所述多个第2积层零件中从所述表面最隔开的一者的所述第2上表面中距所述表面更远的一者在所述第1方向上重叠。
2.根据权利要求1所述的半导体装置，其中所述多个第1积层零件的数量与所述多个第2积层零件的数量不同。
3.根据权利要求1所述的半导体装置，其中所述多个第1积层零件的数量与所述多个第2积层零件的数量相同。
4.根据权利要求1所述的半导体装置，其中所述多个第1芯片中的一者的厚度与所述多个第2芯片中的一者的厚度不同。
5.根据权利要求1所述的半导体装置，其中
所述多个第1芯片包含存储信息的多个第1存储器芯片，
所述多个第2芯片包含存储信息的多个第2存储器芯片、以及对所述多个第1存储器芯片及所述多个第2存储器芯片进行控制的控制器芯片。
6.根据权利要求5所述的半导体装置，其还具备：
多个第3导线，将所述控制器芯片与所述多个电极连接；以及
粘接层，将所述多个第2积层零件中的一者与所述控制器芯片相互粘接；
所述控制器芯片配置在所述表面，
所述第3导线的至少一部分埋于所述粘接层。
7.根据权利要求1所述的半导体装置，其还具备：
控制器芯片，配置在所述表面；
多个第3导线，将所述控制器芯片与所述多个电极连接；以及
粘接层，将所述多个第2积层零件中的一者与所述表面相互粘接；
所述多个第1芯片包含存储信息并且由所述控制器芯片控制的多个第1存储器芯片，
所述多个第2芯片包含存储信息并且由所述控制器芯片控制的多个第2存储器芯片，
所述第3导线的至少一部分埋于所述粘接层。
8.根据权利要求1所述的半导体装置，其中所述多个第2积层零件包含位于所述多个第2芯片之间、或所述多个第2芯片中的一者与所述表面之间的间隔件。
9.根据权利要求8所述的半导体装置，其中
所述多个第2芯片中的一者具有供所述多个第2导线中的一者连接的端子，且由所述间隔件支撑，
所述端子设置在与所述间隔件在所述第1方向重叠的位置。
10.根据权利要求8所述的半导体装置，其中
所述间隔件由无机材料制成，
所述多个第1芯片及所述多个第2芯片中的至少一个包含由包含所述无机材料的材料制成的层。
11.根据权利要求8所述的半导体装置，其中
所述被覆树脂由合成树脂制成，
所述间隔件由所述合成树脂制成。
12.根据权利要求1所述的半导体装置，其中所述多个第1积层零件中从所述表面最隔开的一者与所述多个第2积层零件中从所述表面最隔开的一者在所述第1方向上重叠。
13.一种半导体装置，具备：
基板，具有朝向第1方向的表面、及设置在所述表面的多个电极；
多个第1积层零件，包含多个第1芯片，层积在所述表面；
多个第1导线，将所述多个第1芯片与所述多个电极连接；
多个第2积层零件，包含多个第2芯片，层积在所述表面；
多个第2导线，将所述多个第2芯片与所述多个电极连接；以及
被覆树脂，覆盖所述表面、所述多个第1积层零件、所述多个第1导线、所述多个第2积层零件、及所述多个第2导线；
包含所述多个第1芯片的所述多个第1积层零件分别具有朝向所述第1方向的第1上表面，
包含所述多个第2芯片的所述多个第2积层零件分别具有朝向所述第1方向的第2上表面，
所述多个第1芯片中从所述表面第二隔开的一者的所述第1上表面与所述多个第2芯片中从所述表面第二隔开的一者的所述第2上表面在所述第1方向上处于不同的位置。
14.根据权利要求13所述的半导体装置，其中所述多个第1积层零件中从所述表面最隔开的一者的所述第1上表面、与所述多个第2积层零件中从所述表面最隔开的一者的所述第2上表面在所述第1方向上处于相同的位置。
15.根据权利要求13所述的半导体装置，其中所述多个第1积层零件中从所述表面最隔开的一者与所述多个第2积层零件中从所述表面最隔开的一者在所述第1方向上重叠。
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