CN108022915A - 具有不对称芯片堆叠结构的半导体封装 - Google Patents

具有不对称芯片堆叠结构的半导体封装 Download PDF

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Abstract

具有不对称芯片堆叠结构的半导体封装。一种半导体封装，所述半导体封装可以包括第一芯片堆叠，所述第一芯片堆叠包括堆叠在封装基板上并且偏移以形成第一反向阶梯式侧壁的第一芯片。所述半导体封装可以包括第二芯片堆叠，所述第二芯片堆叠包括堆叠在所述封装基板上并且偏移以形成第二反向阶梯式侧壁的第二芯片。所述第一芯片堆叠的第一突出角部部可以朝向所述第二芯片堆叠突出。

Description

具有不对称芯片堆叠结构的半导体封装
技术领域
本公开的实施方式通常可涉及半导体封装，并且更具体地说，涉及具有不对称芯片堆叠结构的半导体封装。
背景技术
在电子工业中，已经开发了用于堆叠多个半导体芯片的各种技术来增加嵌入在单个半导体封装中的半导体芯片的数量。也就是说，已经提出了各种封装技术来增加半导体封装的存储容量。例如，多个NAND型半导体存储器芯片可以以横向偏移方式堆叠，以实现NAND型半导体存储器封装的更大容量。在这种情况下，堆叠的NAND型半导体存储器芯片可以提供阶梯结构。大容量的半导体存储器封装的可以在需要大存储容量的电子系统中使用。在多个半导体芯片堆叠在半导体封装中的情况下，半导体封装的厚度可能增加。因此，很多努力都集中在开发用于半导体存储器封装的更大容量方面而不增加大容量半导体存储器封装的厚度。
发明内容
根据实施方式，可以提供一种半导体封装。半导体封装可以包括第一芯片堆叠，其包括堆叠在封装基板上并且偏移以形成第一反向阶梯式侧壁的第一芯片。所述半导体封装可以包括第二芯片堆叠，其包括堆叠在封装基板上并且偏移以形成第二反向阶梯式侧壁的第二芯片。所述第一芯片堆叠的第一突出角部可以朝向所述第二芯片堆叠突出。
根据实施方式，可以提供一种半导体封装。所述半导体封装可以包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片。所述半导体封装可以包括第二芯片堆叠，其包括堆叠在所述封装基板上并在第二偏移方向上偏移的第二芯片。所述半导体封装可以包括设置在所述第一芯片的两个相邻芯片之间的第一间隔件。所述半导体封装可以包括设置在所述第二芯片的两个相邻芯片之间的第二间隔件。所述第一芯片堆叠的第一突出角部朝向所述第二芯片堆叠突出，所述第二芯片堆叠的第二突出角部朝向所述第一芯片堆叠突出，并且所述第二间隔件的厚度与所述第一间隔件的厚度不同。
根据实施方式，可以提供一种半导体封装。所述半导体封装可以包括第一芯片堆叠和第二芯片堆叠。所述第一芯片堆叠可以包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片。所述第二芯片堆叠可以包括堆叠在封装基板上并且在对应于与第一偏移方向相反的方向的第二偏移方向上偏移的第二芯片。所述第一芯片堆叠的第一突出角部可以朝向与所述第二芯片堆叠的所述第二突出角垂直交叠的所述第二芯片堆叠突出，所述第二突出角可以朝向所述第一芯片堆叠突出。
根据实施方式，所述半导体封装可以包括第一芯片堆叠，其包括堆叠在封装基板上并在第一偏移方向上偏移的第一芯片。所述半导体封装可以包括第二芯片堆叠，其包括堆叠在封装基板上并且在第二偏移方向上偏移的第二芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向。第一间隔件可以设置在所述第一芯片的两个相邻芯片之间，并且第二间隔件可以设置在所述第二芯片的两个相邻芯片之间。所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。所述第二间隔件的厚度可以与所述第一间隔件的厚度不同。
根据实施方式，一种半导体封装可以包括第一子芯片堆叠和第二子芯片堆叠。所述第一子芯片堆叠可以包括堆叠在封装基板上并且在第一偏移方向上偏移的第一子芯片。所述第二子芯片堆叠可以包括堆叠在所述第一子芯片堆叠上的第二子芯片。每个第二子芯片可以具有与每个第一子芯片的厚度不同的厚度。第一间隔件可以设置在所述第一子芯片堆叠与所述第二子芯片堆叠之间。所述第一子芯片堆叠、所述第二子芯片堆叠和所述第一间隔件可以构成第一芯片堆叠。第二芯片堆叠可以设置在所述封装基板上。所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。
根据实施方式，可以提供一种包括半导体封装的存储卡。所述半导体封装可以包括第一芯片堆叠和第二芯片堆叠。所述第一芯片堆叠可以包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片。所述第二芯片堆叠可以包括堆叠在所述封装基板上并且在第二偏移方向上偏移的第二芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向。所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。
根据实施方式，可以提供一种包括半导体封装的存储卡。所述半导体封装可以包括第一芯片堆叠和第二芯片堆叠，所述第一芯片堆叠包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片，所述第二芯片堆叠包括堆叠在封装基板上并且在第二偏移方向上偏移的第二芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向，第一间隔件可以设置在所述第一芯片的两个相邻的芯片之间，并且第二间隔件可以设置在所述第二芯片的两个相邻的芯片之间。所述第一芯片堆叠的朝向第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。所述第二间隔件的厚度可以不同于所述第一间隔件的厚度。
根据实施方式，可以提供一种包括半导体封装的存储卡。所述半导体封装可以包括第一子芯片堆叠和第二子芯片堆叠。所述第一子芯片堆叠可以包括堆叠在封装基板上并且在第一偏移方向上偏移的第一子芯片，并且第二子芯片堆叠可以包括可以堆叠在所述第一子芯片上的第二子芯片堆叠。每个第二子芯片可以具有与每个第一子芯片的厚度不同的厚度。所述第一间隔件可以设置在所述第一子芯片堆叠和所述第二子芯片堆叠之间。所述第一子芯片堆叠、所述第二子芯片堆叠和所述第一间隔件可以构成第一芯片堆叠。所述第二芯片堆叠可以设置在所述封装基板上。所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。
根据实施方式，可以提供一种包括半导体封装的电子系统。所述半导体封装可以包括第一芯片堆叠和第二芯片堆叠。所述第一芯片堆叠可以包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片。所述第二芯片堆叠可以包括可堆叠在所述封装基板上并且在第二偏移方向上偏移的第二芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向。所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。
根据实施方式，可以提供一种包括半导体封装的电子系统。所述半导体封装可以包括：第一芯片堆叠，其包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片；第二芯片堆叠，其包括可堆叠在所述封装基板上并且在第二偏移方向上偏移的第二芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向；第一间隔件，其可以设置在所述第一芯片的两个相邻芯片之间；以及第二间隔件，其可以设置在所述第二芯片的两个相邻芯片之间。所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角垂直交叠，并且所述第二间隔件的厚度可以不同于所述第一间隔件的厚度。
根据实施方式，可以提供一种包括半导体封装的电子系统。所述半导体封装可以包括第一子芯片堆叠和第二子芯片堆叠。所述第一子芯片堆叠可以包括第一子芯片，所述第一子芯片可以堆叠在封装基板上并且在第一偏移方向上偏移，并且所述第二子芯片堆叠可以包括第二子芯片，所述第二子芯片可以堆叠在所述第一子芯片堆叠。每个第二子芯片可以具有与每个第一子芯片的厚度不同的厚度。所述第一间隔件可以设置在所述第一子芯片堆叠与所述第二子芯片堆叠之间。所述第一子芯片堆叠、所述第二子芯片堆叠和所述第一间隔件可以构成第一芯片堆叠。第二芯片堆叠可以设置在所述封装基板上。所述第一芯片堆叠的朝向第二芯片堆叠突出的第一突出角部可以与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。
附图说明
图1是例示根据实施方式的半导体封装的示例表示的截面图。
图2是例示根据实施方式的半导体封装的示例表示的截面图。
图3是例示根据实施方式的半导体封装的示例表示的截面图。
图4是例示采用包括根据一些实施方式的半导体封装中的至少一个的存储卡的电子系统的示例表示的框图。
图5是例示包括根据一些实施方式的半导体封装中的至少一个的电子系统的示例表示的框图。
具体实施方式
这里使用的术语可以对应于考虑到它们在实施方式中的功能而选择的词，并且这些术语的含义可以被解释为根据实施方式所属的本领域的普通技术而不同。如果详细定义了术语，则所述术语可以根据定义来解释。除非另有定义，本文使用的术语(包括技术和科学术语)具有与实施方式所属的本领域普通技术人员通常理解的含义相同的含义。
应当理解，尽管术语第一、第二、第三等在此可用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元素与另一个元素区分开，但不用于仅限定元件本身或表示特定顺序。
半导体封装可以包括诸如半导体芯片或半导体管芯的电子器件。半导体芯片或半导体管芯可以通过使用晶粒(die)锯切工艺将诸如晶圆的半导体基板分割成多个片而获得。半导体芯片可以对应于存储器芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或片上系统(SoC)。存储器芯片可以包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁随机存取存储器(MRAM)电路、电阻随机存取存储器(ReRAM)电路、铁电随机存取存储器)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可以包括集成在半导体基板上的逻辑电路。半导体封装可以用于诸如移动电话，与生物技术或医疗保健相关联的电子系统或可穿戴电子系统的通信系统中。
在整个说明书中，相同的附图标记指代相同的元件。因此，即使参照某一附图未提及或者描述某一附图标记，但是可以参照另一附图提及或描述该附图标记。此外，即使附图中未示出某一附图标记，但是可以参照另一附图提及或描述该附图标记。
图1是例示根据实施方式的半导体封装10的示例表示的截面图。
参照图1，半导体封装10可以包括在封装基板100上并排堆叠的第一芯片堆叠420和第二芯片堆叠430。第一芯片堆叠420和第二芯片堆叠430可以按照在平行于封装基板100的表面的横向方向上彼此相邻的方式堆叠在封装基板100上。第一芯片堆叠420可以包括垂直堆叠在封装基板100上的多个第一半导体芯片200，并且第二芯片堆叠430可以包括垂直堆叠在封装基板100上的多个第二半导体芯片300。第一芯片堆叠420和第二芯片堆叠430相对于第一芯片堆叠420和第二芯片堆叠420之间的垂直直线可以是不对称的。第一芯片堆叠420和第二芯片堆叠430可以设置在封装基板100上以具有不同的形状。由于第一芯片堆叠420和第二芯片堆叠430并排堆叠在封装基板100上，因此安装在封装基板100上的半导体芯片的数量可增加，而封装基板100的整体厚度减小。
封装基板100可以用作互连结构，用于将嵌入在半导体封装10中的半导体芯片200和300电连接到外部设备或外部系统。可以根据实施方式将封装基板100的构造和形状设计为不同。例如，封装基板100可以是印刷电路板(PCB)、插入件或柔性印刷电路板(FPCB)。
封装基板100可以具有第一基板表面101和第二基板表面102，第一芯片堆叠420和第二芯片堆叠430被堆叠在第一基板表面101上，第二基板表面102与第一芯片堆叠420和第二芯片堆叠430相对。封装基板100可以包括由绝缘材料或介电材料构成的基板主体和设置在第一基板表面101和第二基板表面102上的导电迹线图案。导电迹线图案可以包括设置在封装基板100的第一基板表面101上的芯片连接图案111和113。导电迹线图案还可以包括设置在封装基板100的第二基板表面102上的球形连接图案120。导电迹线图案也可以包括内部导电迹线图案(未示出)，该内部导电迹线图案其设置在所述基板主体中以将芯片连接图案111和113电连接到球形连接图案120。
构成第一芯片堆叠420和第二芯片堆叠430的第一半导体芯片200和第二半导体芯片300可以电连接到芯片连接图案111和113。外部连接器130(例如焊接球或凸块)可以附接到球形连接图案120以将球形连接图案120电连接到外部设备或外部系统。在一些实施方式中，外连接器130可以由焊膏材料组成，以将球形连接图案120电连接到外部装置或外部系统。半导体封装10还可以包括设置在封装基板100的第二基板表面102上的介电层140。介电层140可以设置成暴露球形连接图案120。介电层140可以包括阻焊材料。
芯片连接图案111和113的第一芯片连接图案111可以设置在封装基板100的第一边缘部分191上。第一芯片连接图案111可以设置在与第一芯片堆叠420相邻的第一边缘部分191上。第一接合线510可以电连接到第一芯片连接图案111。第一接合线510可将第一芯片堆叠420的第一半导体芯片200彼此电连接。第一芯片连接图案111可以对应于电连接到第一接合线510的第一端的导电焊盘。构成第一芯片堆叠420的第一半导体芯片200可以通过第一接合线510电连接到第一芯片连接图案111。
芯片连接图案111和113的第二芯片连接图案113可以设置在封装基板100的第二边缘部分193上。第二边缘部分193可以是封装基板100的与第一边缘部分191相对的边缘部分。第二芯片连接图案113可以设置在与第二芯片堆叠430相邻的第二边缘部分193上。第二接合线530可以电连接到第二芯片连接图案113。第二接合线530可以将第二芯片堆叠430的第二半导体芯片300彼此电连接。第二芯片连接图案113可以对应于电连接到第二接合线530的第一端的导电焊盘。构成第二芯片堆叠430的第二半导体芯片300可以通过第二接合线530电连接到第二芯片连接图案113。
半导体封装10可以包括覆盖封装基板100的第一基板表面101的密封剂150和设置在第一基板表面101上的第一芯片堆叠420和第二芯片堆叠430。密封剂150可以被设置为保护构成第一芯片堆叠420和第二芯片堆叠430的第一半导体芯片200和第二半导体芯片300免收外部环境的影响。密封剂150可以包括各种介电材料中的任何一种或各种绝缘材料中的任何一种。例如，密封剂150可以是包括环氧模塑料(EMC)材料的模塑层。
再次参照图1，第一芯片堆叠420和第二芯片堆叠430中的每一个可以包括堆叠在封装基板100上以提供阶梯结构的第一半导体芯片200或第二半导体芯片300。第一半导体芯片200和第二半导体芯片300可以通过设置在第一半导体芯片200之间、第二半导体芯片300之间、第一芯片堆叠420与封装基板100之间以及第二芯片堆叠430与封装基板100之间的粘合剂层600固定到封装基板100。
第一芯片堆叠420和第二芯片堆叠430中的每一个可以包括堆叠以提供阶梯结构的第一半导体芯片200或第二半导体芯片300。第一半导体芯片200和第二半导体芯片300可以堆叠在封装基板100上，使得第一芯片堆叠420和第二芯片堆叠430可以相对于第一芯片堆叠420与第二芯片堆叠430之间的垂直直线不对称。例如，第一半导体芯片200可以顺序堆叠以在第一偏移方向422上偏移，从而提供具有阶梯结构的第一芯片堆叠420，并且第二半导体芯片300可以顺序堆叠以在第二偏移方向432上偏移，从而以提供具有阶梯结构的第二芯片堆叠430。在这种情况下，第一偏移方向422可以是与第二偏移方向432相反的方向。
第一半导体芯片200中的每一个可以包括通过第一接合线510电连接到封装基板100的第一芯片焊盘511。第一半导体芯片200中的至少一个的厚度(或尺寸)可以不同于第一半导体芯片200中的其它半导体芯片的厚度(或尺寸)。然而，如果半导体封装10是存储器封装，则第一半导体芯片200可以是具有基本上相同厚度和尺寸的存储器芯片。例如，第一半导体芯片200中的每一个可以具有彼此相对的第一表面201和第二表面203以及彼此相对的第一侧壁205和第二侧壁206。在这种情况下，第一半导体芯片200可以堆叠在封装基板100上，使得第一表面201位于封装基板100的相对侧，并且第二表面203面向封装基板100的第一基板表面101。在第一半导体芯片200的每一个中，第一芯片焊盘511可以设置在对应于第一表面201的边缘部分的第一芯片焊盘区域201E上。第一半导体芯片200可以堆叠在封装基板100上，使得第一半导体芯片200的第一芯片焊盘511与第一边缘部分191或封装基板100的第一芯片连接图案111相邻。
第一半导体芯片200的第一芯片210可以通过粘合剂层600附接到封装基板100的第一基板表面101，并且第一半导体芯片200的第二芯片220可以通过粘合剂层600附接到第一半导体芯片200的第一芯片210。第一半导体芯片200的第二芯片220可以在第一偏移方向422上从第一芯片210偏移一定距离，使得第一芯片210的第一芯片焊盘511第一芯片210暴露。类似地，第一半导体芯片200的第三芯片230和第四芯片240可以顺序堆叠并在第一偏移方向422上偏移一定距离，使得第二和第三芯片220和230的第一芯片焊盘511暴露。
第一接合线510可将封装基板100的第一芯片连接图案111电连接到第一半导体芯片200的第一芯片210的第一芯片焊盘511。第一接合线510可以延伸以将第一芯片210的第一芯片焊盘511电连接到第二芯片220的第一芯片焊盘511。此外，第一接合线510可以延伸以将第二芯片220的第一芯片焊盘511电连接到第三芯片230的第一芯片焊盘511。第一接合线510可以延伸以将第三芯片230的第一芯片焊盘511电连接到第四芯片240的第一芯片焊盘511。第一半导体芯片200的第一芯片210、第二芯片220、第三芯片230和第四芯片240可以通过第一接合线510电连接到封装基板100。
第一芯片堆叠420可以具有与封装基板100的第一边缘部分191或第一芯片连接图案111相邻的第一正向阶梯式侧壁425和与第一芯片堆叠420相对的第一反向阶梯式侧壁426。第一正向阶梯式侧壁425可以包括第一半导体芯片200的第一侧壁205和第一芯片焊盘区域201E。第一反向阶梯式侧壁426可以包括第一半导体芯片200的第二侧壁206和暴露的第二侧壁表面203E。第一芯片堆叠420的第一正向阶梯式侧壁425可以与密封剂150的第一侧壁152相邻。也就是说，第一芯片堆叠420可以设置在封装基板100上使得第一正向阶梯式侧壁425面向密封剂150的第一侧壁152。
与第一反向阶梯式侧壁426相邻的第一芯片堆叠420的上角部可以设置在第一偏移方向422上突出的第一突出角部部429。第一芯片堆叠420的第一突出角部部429可以对应于第四芯片240的从第三芯片230的第二侧壁206突出的具有檐形(eaves shape)或悬垂形状的部分。
第二半导体芯片300中的每一个可以包括通过第二接合线530电连接到封装基板100的第二芯片焊盘531。第二半导体芯片200中的至少一个的厚度(或尺寸)可以不同于第二半导体芯片300中的其它半导体芯片300的厚度(或尺寸)。然而，如果半导体封装10是存储器封装，则第二半导体芯片300可以是具有基本上相同厚度和尺寸的存储器芯片。第二半导体芯片300可以是具有与第一半导体芯片200相同功能的集成电路芯片。例如，第二半导体芯片300可以是存储器芯片。
第二半导体芯片300中的每一个可以具有与其边缘部分对应的第二芯片焊盘区域301E，并且第二芯片焊盘531可以设置在第二芯片焊盘区域301E上。第二半导体芯片300可以堆叠在封装基板100上，使得第二半导体芯片300的第二芯片焊盘531与封装基板100的第二边缘部分193或第二芯片连接图案113相邻。第二半导体芯片300的第一芯片310可以通过粘合剂层600附接到封装基板100的第一基板表面101，并且第二半导体芯片300的第二芯片320可以通过粘合剂层600附接到第二半导体芯片300的第一芯片310。第二半导体芯片300的第二芯片320可以在第二偏移方向432上从第一芯片310偏移一定距离，使得第一芯片310的第二芯片焊盘531暴露。类似地，第二半导体芯片300的第三芯片330和第四芯片340可以顺序堆叠并在第二偏移方向432上偏移一定距离，使得第二芯片320和第三芯片330的第二芯片焊盘531暴露。
第二接合线530可将封装基板100的第二芯片连接图案113电连接到第二半导体芯片300的第一芯片310的第二芯片焊盘531。第二接合线530可以延伸以将第一芯片310的第二芯片焊盘531电连接到第二芯片320的第二芯片焊盘531。第二接合线530可以延伸以将第二芯片320的第二芯片焊盘531电连接到第三芯片330的第二芯片焊盘531。第二接合线530可以延伸以将第三芯片330的第二芯片焊盘531电连接到第四芯片340的第二芯片焊盘531。第二半导体芯片300的第一芯片310、第二芯片320、第三芯片330和第四芯片340可以通过第二接合线530电连接到封装基板100。虽然图1例示了其中第一芯片堆叠420包括第一芯片210、第二芯片220、第三芯片230和第四芯片240且第二芯片堆叠430包括第一芯片310、第二芯片320、第三芯片330和第四芯片340的示例，但是根据实施方式第一芯片堆叠420的堆叠芯片的数量和第二芯片堆叠430的堆叠芯片的数量可以大于四个。
第二芯片堆叠430可具有与封装基板100的第二边缘部分193或第二芯片连接图案113相邻的第二正向阶梯式侧壁435和与第二正向阶梯式侧壁435相对的第二反向阶梯式侧壁436。第一芯片堆叠420和第二芯片堆叠430可以设置在基板封装100上，使得第二芯片堆叠430的第二反向阶梯式侧壁436面向第一芯片堆叠420的第一反向阶梯式侧壁426。第二芯片堆叠430的第二正向阶梯式侧壁435可以与密封剂150的与第一侧壁152相对的第二侧壁153相邻。也就是说，第二芯片堆叠430可以按照第二正向阶梯式侧壁435面向密封剂150的第二侧壁153的方式设置在封装基板100上。
第二半导体芯片300中的每一个可以具有第二厚度D2，该第二厚度D2小于第一半导体芯片200中的每一个的第一厚度D1。因此，如果第一半导体芯片200的数量等于第二半导体芯片300的数量，则第二芯片堆叠430的第二高度H2可以小于第一芯片堆叠420的第一高度H1。由于第二芯片堆叠430的第二高度H2小于第一芯片堆叠420的第一高度H1，因此第二芯片堆叠430可以设置在封装基板100上，使得对应于第二芯片堆叠430的上角部的第二突出角部部439位于第一芯片堆叠420的第一突出角部部429的下方
第一芯片堆叠420和第二芯片堆叠430可以设置在封装基板100上，使得第二芯片堆叠430的第二突出角部部439在平面图中与第一芯片堆叠420的第一突出角部部429交叠。也就是说，第二芯片堆叠430的第二突出角部部439可以与第一芯片堆叠420的第一突出角部部429垂直交叠，如图1所示。第二芯片堆叠430的第二突出角部部439可以朝向第一芯片堆叠420突出，并且第一芯片堆叠420的第一突出角部部429可以朝向第二芯片堆叠430突出。因此，第二突出角部部439可以位于第一突出角部部429下方并且可以与第一突出角部部429间隔开。结果，第一芯片堆叠420和第二芯片堆叠430可以彼此横向间隔开，并且第二突出角部部439可以位于第一突出角部部429的下方，使得第一和第二突出角部部429和439彼此交叠。因此，即使第一芯片堆叠420和第二芯片堆叠430并排设置在封装基板100上，也可以减小第一芯片堆叠420和第二芯片堆叠430的总宽度W。也就是说，由于半导体的宽度封装10减小了，因此半导体封装10的尺寸也可以减小。
由于第一芯片堆叠420和第二芯片堆叠430被设置成使得第一正向阶梯式侧壁425与密封剂150的第一侧壁152相邻并且第二正向阶梯式侧壁435与密封剂150的与第一侧壁152相对的第二侧壁153相邻，因此连接到第一正向阶梯式侧壁425上的第一芯片焊盘511的第一接合线510和连接到第二正向阶梯式侧壁435上的第二芯片焊盘531的第二接合线530可以位于封装基板100的两个边缘部分。也就是说，第一接合线510和第二接合线530可以连接到分别设置在封装基板100的两个边缘部分处的第一芯片连接图案111和第二芯片连接图案113。
图2是例示根据实施方式的半导体封装20的示例表示的截面图。
参照图2，半导体封装20可以包括在封装基板2100上并排堆叠的第一芯片堆叠2420和第二芯片堆叠2430。第一芯片堆叠2420和第二芯片堆叠2430可以按照在平行于封装基板2100的表面的横向方向上彼此相邻的方式堆叠在封装基板2100上。第一芯片堆叠2420可以包括堆叠成在第一偏移方向2422上偏移的多个第一半导体芯片2200和第一间隔件2720，并且第二芯片堆叠2430可以包括堆叠成在第二偏移方向2432上偏移的多个第二半导体芯片2300。第一偏移方向2422可以是与第二偏移方向2432相反的方向。第一间隔件2720可以用作第一芯片堆叠2420的中间层。例如，第一间隔件2720可以设置在第一半导体芯片2200的两个相邻芯片之间。第一间隔件2720可以设置成增加第一芯片堆叠2420的第一高度H21，使得第一高度H21大于第二芯片堆叠2430的第二高度H22。
由于第一芯片堆叠2420的第一高度H21因第一间隔件2720的存在而大于第二芯片堆叠2430的第二高度H22，所以第一芯片堆叠2420和第二芯片堆叠2430可以按照使得第一芯片堆叠2420的第一突出角部部2429位于第二芯片堆叠2430的第二突出角部部2439上方的方式并排设置在封装基板2100上。结果，第一芯片堆叠2420的第一突出角部部2429可以在平面图中与第二芯片堆叠2430的第二突出角部部2439交叠。也就是说，第二芯片堆叠2430的第二突出角部部2439可以与第一芯片堆叠2420的第一突出角部部2429垂直交叠，如图2所示。
第二芯片堆叠2430还可以包括具有与第一间隔件2720的第一厚度D23不同的第二厚度D24的第二间隔件2730。第二间隔件2730的第二厚度D24可以小于第一间隔件2720的第一厚度D23。第一间隔件2720和第二间隔件2730可以是具有不同厚度的两个介电层。例如，第一间隔件2720和第二间隔件2730可以是具有不同厚度的两个介电带。在一些实施方式中，第一间隔件2720和第二间隔件2730中的每一个可以包括半导体材料或金属材料。例如，第一间隔件2720和第二间隔件2730中的每一个可以是没有集成电路的虚设半导体芯片。虚设半导体芯片可以由与第一半导体芯片2200和第二半导体芯片2300基本上相同的材料(例如，硅材料)组成。在这种情况下，第一间隔件2720(或第二间隔件2730)与第一半导体芯片2200(或第二半导体芯片2300)之间的热膨胀系数差可以被最小化以改善半导体封装20的热稳定性。
第一半导体芯片2200和第二半导体芯片2300可以通过粘合剂层2600彼此附接。第一半导体芯片2200和第二半导体芯片2300可以通过粘合剂层2600附接到封装基板2100和间隔件2720和2730层2600。封装基板2100可以具有堆叠了第一芯片堆叠2420和第二芯片堆叠2430的第一基板表面2101和与位于第一芯片堆叠2420和第二芯片堆叠2430相对的位置处的第二基板表面2102。第一芯片连接图案2111可以设置在封装基板2100的第一边缘部分2191上，并且第二芯片连接图案2113可以设置在封装基板2100的与第一边缘部分2191相对的第二边缘部分2193上。第一接合线2510可以将第一芯片连接图案2111电连接到构成第一芯片堆叠2420的第一半导体芯片2200的第一芯片焊盘2511。接合线2530可以将第二芯片连接图案2113电连接到构成第二芯片堆叠2430的第二半导体芯片2300的第二芯片焊盘2531。可以提供密封剂2150以覆盖封装基板2100的第一基板表面2101和设置在第一基板表面2101上的第一芯片堆叠2420和第二芯片堆叠2430。球形连接图案2120可以设置在封装基板2100的第二基板表面2102上，并且外部连接器2130可以分别附接到各个球形连接图案2120。介电层2140可以设置在封装基板2100的第二基板表面2102上。介电层2140可以被设置为暴露球形连接图案2120。
再次参照图2，第一芯片堆叠2420可以包括顺序堆叠在封装基板2100的第一基板表面2101上的第一子芯片堆叠2420B、第一间隔件2720和第二子芯片堆叠2420T。第一子芯片堆叠2420B可以包括堆叠成在第一偏移方向2422上偏移的第一子芯片2200B，并且第二子芯片堆叠2420T可以包括堆叠成在第一偏移方向2422上偏移的第二子芯片2200T。第一间隔件2720可以具有第一厚度D23，并且可以用作用于将第二子芯片堆叠2420T的高度增加了第一厚度D23的提升构件。
第二芯片堆叠2430可以包括顺序地堆叠在封装基板2100的第一基板表面2101上的第三子芯片堆叠2430B、第二间隔件2730和第四子芯片堆叠2430T。第三子芯片堆叠2430B可以包括堆叠成在第二偏移方向2432上偏移的第三子芯片2300B，并且第四子芯片堆叠2430T可以包括堆叠成在第二偏移方向2432上偏移的第四子芯片2300T。第二间隔件2730可以具有第二厚度D24，并且可以用作用于将第四子芯片堆叠2430T的高度增加了第二厚度D24的提升构件。
包括第一子芯片2200B和第二子芯片2200T的各个第一半导体芯片2200可以具有与包括第三子芯片2300B和第四子芯片2200T的各个第二半导体芯片2300具有基本相同的厚度。第一半导体芯片2200的数量可以等于第二半导体芯片2300的数量。第一子芯片2200B、第二子芯片2200T、第三子芯片2300B和第四子芯片2300T可以包括相同数量的芯片。第一间隔件2720的第一厚度D23可以与第二间隔件2730的第二厚度D24不同。在这种情况下，即使第一半导体芯片2200的数量等于第二半导体芯片2300的数量并且各个第一半导体芯片2200具有与各个第二半导体芯片2300相同的厚度，第一芯片堆叠2420的第一高度H21也可以不同于第二芯片堆叠2430的第二高度H22。
由于第一间隔件2720的第一厚度D23大于第二间隔件2730的第二厚度D24，所以第二芯片堆叠2430可以设置在封装基板2100上，使得与在第二偏移方向2432上突出的第四子芯片堆叠2430T的上突出角部部对应的第二突出角部部2439可以从第二间隔件2730在第二偏移方向2432上突出，以面向第一间隔件2720的侧壁。第二芯片堆叠2430的第二突出角部部2439可以与第一间隔件2720间隔开，使得密封剂2150在封装处理期间可以容易地流入第一芯片堆叠2420与第二芯片堆叠2430之间的空间。第二芯片堆叠2430的第二突出角部部2439可以位于与在第一偏移方向2422上突出的第一子芯片堆叠2420T的上突出角部部对应的第一突出角部部2429的下方。第二突出角部部2439可以从第二间隔件2730第二偏移方向2432上突出，并且第一突出角部部2429可以从第一间隔件2720在第一偏移方向2422上突出。
第一间隔件2720可以被设置为暴露第一子芯片堆叠2420B的最顶层芯片2200B-4的边缘部分。第一子芯片堆叠2420B的最顶层芯片2200B-4可以附接到第一间隔件2720的底表面。第一间隔件2720可以被设置成使得与第二芯片堆叠2430相邻的第一间隔件2720的侧壁2720S从与第二芯片堆叠2430相邻的最顶层芯片2200B-4的侧壁凹陷。也就是说，最顶层芯片2200B-4的边缘部分可以在第一偏移方向2422上从第一间隔件2720的侧壁2720S突出。因此，第一间隔件2720的宽度可以小于第一子芯片堆叠2420B的最顶层芯片2200B-4的宽度。
第一间隔件2720可以被设置成使得第一间隔件2720的侧壁2720S从与第二芯片堆叠2430相邻的第二子芯片堆叠2420T的最底部芯片2200T-1的侧壁凹陷或与第二子芯片堆叠2420T的最底部芯片2200T-1对齐。第二子芯片堆叠2420T的最底部芯片2200T-1可以对应于附接到第一间隔件2720的顶表面的芯片。第二子芯片堆叠2420T的第二最底部芯片2200T-2可以按照在第一偏移方向2422上偏移的方式堆叠在最底部的芯片2200T-1上。
第二芯片堆叠2430可以被设置成使得第二芯片堆叠2430的第二突出角部部2439插入到由最顶层芯片2200B-4的边缘部分和第二最底部芯片2200T-2的边缘部分之间的“C”形侧壁所包围的空间中。也就是说，第二突出角部部2439的一部分可以在平面图中被定位成与最顶层芯片2200B-4和第二最底部芯片2200T-2的边缘部分交叠。因此，第一芯片堆叠2420和第二芯片堆叠2430可以被设置为彼此横向接近。结果，可以减小半导体封装20的尺寸。
构成第一子芯片堆叠2420B的第一子芯片2200B可以通过第一接合线2510的第一子接合线2510B被电连接到第一芯片连接图案2111，构成第二子芯片堆叠2420T的第二子芯片2200T可以通过第一接合线2510的第二子接合线2510T电连接到第一芯片连接图案2111。构成第三子芯片堆叠2430B的第三子芯片2300B可以电连接通过第二接合线2530的第三子接合线2530B电连接到第二芯片连接图案2113，并且构成第四子芯片堆叠2430T的第四子芯片2300T可以通过第二接合线2530的第四子接合线2530T电连接到第二芯片连接图案2113。
图3是例示根据实施方式的半导体封装30的示例表示的截面图。
参照图3，半导体封装30可以包括在封装基板3100上并排堆叠的第一芯片堆叠3420和第二芯片堆叠3430。第一芯片堆叠3420和第二芯片堆叠3430可以，按照在平行于封装基板3100的表面的横向方向上彼此相邻的方式堆叠在封装基板3100上。第一芯片堆叠3420可以包括被堆叠成在第一偏移方向3422上偏移的多个第一半导体芯片3200和第一间隔件3720，并且第二芯片堆叠3430可以包括堆叠成在第二偏移方向3432上偏移的多个第二半导体芯片3300。第一偏移方向3422可以是与第二偏移方向3432相反的方向。第一间隔件3720可以用作第一芯片堆叠3420的中间层。例如，第一间隔件3720可以设置在第一半导体芯片3200的两个相邻芯片之间。第二芯片堆叠3430还可以包括具有第二厚度D34的第二间隔件3730，该第二厚度D34基本上等于第一间隔件3720的第一厚度D33。
第一半导体芯片3200和第二半导体芯片3300可以通过粘合剂层3600彼此附接。此外，第一半导体芯片3200和第二半导体芯片3300可以通过粘合剂层3600附接到封装基板3100和间隔件3720和3730。封装基板3100可以具有堆叠了第一芯片堆叠3420和第二芯片堆叠3430的第一基板表面3101和位于与第一芯片堆叠3420和第二芯片堆叠3430相对的位置处的第二基板表面3102。第一芯片连接图案3111可以设置在封装基板3100的第一边缘部分3191上，并且第二芯片连接图案3113可以设置在封装基板3100的与第一边缘部分3191相对的第二边缘部分3193上。第一接合线3510可以将第一芯片连接图案3111电连接到构成第一芯片堆叠3420的第一半导体芯片3200的第一芯片焊盘3511。第二接合线3530可以将第二芯片连接图案3113电连接到构成第二芯片堆叠3430的第二半导体芯片3300的第二芯片焊盘3513。可以提供密封剂3150以覆盖封装基板3100的第一基板表面3101以及设置在第一基板表面3101上的第一芯片堆叠3420和第二芯片堆叠3430。球形连接图案3120可以设置在封装基板3100的第二基板表面3102上，并且外部连接器3130可以附接到球形连接图案3120。介电层3140可以设置在封装基板3100的第二基板表面3102上。介电层3140可以设置成暴露球形连接图案3120。
再次参照图3，第一芯片堆叠3420可以包括顺序堆叠在封装基板3100的第一基板表面3101上的第一子芯片堆叠3420B、第一间隔件3720和第二子芯片堆叠3420T。第一子芯片堆叠3420B可以包括堆叠成在第一偏移方向3422上偏移的第一子芯片3200B，并且第二子芯片堆叠3420T可以包括堆叠成在第一偏移方向3422上偏移的第二子芯片3200T。第一间隔件3720可以堆叠在第一子芯片堆叠3420B上，并且第二子芯片堆叠3420T可以堆叠在第一间隔件3720上。第一间隔件3720可以用作用于将第二子芯片堆叠3420T的高度增加了第一厚度D33的提升构件。
第二芯片堆叠3430可以包括顺序堆叠在封装基板3100的第一基板表面3101上的第三子芯片堆叠3430B、第二间隔件3730和第四子芯片堆叠3430T。第三子芯片堆叠3430B可以包括堆叠成在第二偏移方向3432上偏移的第三子芯片3300B，并且第四子芯片堆叠3430T可以包括堆叠成在第二偏移方向3432上偏移的第四子芯片3300T。第二间隔件3730可以堆叠在第三子芯片堆叠3430B上，并且第四子芯片堆叠3430T可以堆叠在第二间隔件3730上。第二间隔件3730可以用作用于将第四子芯片堆叠3430T的高度增加了第二厚度D34的提升构件。
如果构成第一子芯片3200B和第二子芯片3200T的第一半导体芯片3200中的任何一个的厚度或第一半导体芯片3200的总厚度大于构成第三子芯片3300B和第四子芯片3300T的第二半导体芯片3200的总厚度，则第一芯片堆叠3420的第一高度H31可与第二芯片堆叠3430的第二高度H32不同，即使第一半导体芯片3200的数量等于第二芯片堆叠3400的数量并且第一间隔件3720的第一厚度D33等于第二间隔件3730的第二厚度D34。
在一些实施方式中，第二子芯片3200T、第三子芯片3300B和第四子芯片3300T可以具有基本上相同的厚度。如果各个第一子芯片3200B的第三厚度D32B大于各个第二子芯片3200T的第四厚度D32T、各个第三子芯片3300B的第五厚度D33B或各个第四子芯片3300T的第六厚度D33T，则第一芯片堆叠3420的第一高度H31可以大于第二芯片堆叠3430的第二高度H32。因此，与在二偏移方向3432上突出的第四子芯片堆叠3430T的上突出角部部对应的第二突出角部部3439可以位于与在第一偏移方向3422上突出的第一子芯片堆叠3420T的上突出角部部对应的第一突出角部部3429的下方。第二芯片堆叠3430的第二突出角部部3439可以面向第一间隔件3720的侧壁3720S。
构成第一子芯片堆叠3420B的第一子芯片3200B可以通过第一接合线3510的第一子接合线3510B电连接到第一芯片连接图案3111，并且构成第二子芯片堆叠3420T的第二子芯片3200T可以通过一接合线3510的第二子接合线3510T电连接到第一芯片连接图案3111。构成第三子芯片堆叠3430B的第三子芯片3300B可以通过第二接合线3530的第三子接合线3530B电连接到第二芯片连接图案3113，并且构成第四子芯片堆叠3430T的第四子芯片3300T可以通过第二接合线3530的第四子接合线3530T电连接到第二芯片连接图案3113。
根据实施方式的半导体封装的第一芯片堆叠和第二芯片堆叠可以并排设置在封装基板上，并且可以在横向方向上彼此间隔开。因此，嵌入在半导体封装中的半导体芯片的数量可以增加，而半导体封装的高度减小了。堆叠以构成第一芯片堆叠的半导体芯片的偏移方向可以与堆叠以构成第二芯片堆叠的半导体芯片的偏移方向不同。在这种情况下，第一芯片堆叠和第二芯片堆叠的上突出角部部可以在平面图中彼此交叠以减小半导体封装的宽度。为了实现具有不同高度的第一芯片堆叠和第二芯片堆叠，构成第一芯片堆叠和第二芯片堆叠的至少一个半导体芯片的厚度可以大于其他半导体芯片的厚度，或者可以在构成第一芯片堆叠或第二芯片堆叠的各个半导体芯片之间设置间隔件。
图4是例示包括含有根据实施方式的至少一个半导体封装的存储卡7800的电子系统的示例表示的框图。存储卡7800包括诸如非易失性存储器件的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读取所存储的数据。存储器7810和/或存储器控制器7820包括根据实施方式的设置在半导体封装中的一个或更多个半导体芯片。
存储器7810可以包括应用本公开的实施方式的技术的非易失性存储器件。存储器控制器7820可以控制存储器7810，使得所存储的数据被读出或响应于来自主机7830的读取/写入请求而存储数据。
图5是例示包括根据实施方式的封装中的至少一个的电子系统8710的示例表示的框图。电子系统8710可以包括控制器8711、输入/输出设备8712和存储器8713。控制器8711、输入/输出设备8712和存储器8713可以通过总线8715彼此联接，总线8715提供数据移动的通路。
在一个实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些部件相同的功能的逻辑器件。根据本公开的实施方式，控制器8711或存储器8713可以包括一个或更多个半导体封装。输入/输出设备8712可以包括从小键盘、键盘、显示装置、触摸屏等中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储要由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM的易失性存储器件和/或诸如闪存的非易失性存储器件。例如，可以将闪存安装到诸如移动终端或台式计算机的信息处理系统。闪存可以构成固态硬盘(SSD)。在这种情况下，电子系统8710可以将大量数据稳定地存储在闪存系统中。
电子系统8710还可以包括被构造为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线或无线类型。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可以在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC、E-TDMA(增强时分多址)、WCDAM(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带因特网)技术的通信系统(北美数字蜂窝)中使用。
出于例示的目的已经公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可以进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求2016年10月28日提交的韩国申请No.10-2016-0142439的优先权，其全部内容通过引用并入本文。

Claims (28)

1.一种半导体封装，所述半导体封装包括：
第一芯片堆叠，其包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片；以及
第二芯片堆叠，其包括堆叠在所述封装基板上并且在第二偏移方向上偏移的第二芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向，
其中，所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部部与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。
2.根据权利要求1所述的半导体封装，所述半导体封装还包括覆盖所述第一芯片堆叠和所述第二芯片堆叠的密封剂，
其中，所述第一芯片堆叠被设置成使得所述第一芯片堆叠的第一正向阶梯式侧壁面向所述密封剂的第一侧壁，并且所述第一芯片堆叠的与所述第一正向阶梯式侧壁相对的第一反向阶梯式侧壁面向所述第二芯片堆叠；以及
其中，所述第二芯片堆叠被设置成使得所述第二芯片堆叠的第二正向阶梯式侧壁面向所述密封剂的与所述第一侧壁相对的第二侧壁，并且所述第二芯片堆叠的与所述第二正向阶梯式侧壁相对的第二反向阶梯式侧壁面向所述第一芯片堆叠的所述第一反向阶梯式侧壁。
3.根据权利要求2所述的半导体封装，其中，所述第二芯片堆叠被设置成使得所述第二芯片堆叠的所述第二突出角部面向所述第一芯片堆叠的所述第一反向阶梯式侧壁。
4.根据权利要求1所述的半导体封装，所述半导体封装还包括：
第一接合线，其将所述封装基板电连接到所述第一芯片；以及
第二接合线，其将所述封装基板电连接到所述第二芯片，
其中，所述第一接合线被设置在所述第一芯片堆叠的与所述第二芯片堆叠相对的侧壁上，并且所述第二接合线被设置在所述第二芯片堆叠的与所述第一芯片堆叠相对的侧壁上。
5.根据权利要求4所述的半导体封装，其中，所述封装基板包括：
基板主体；
第一芯片连接图案，其被设置在所述基板主体的第一边缘部分上并且连接到所述第一接合线；以及
第二芯片连接图案，其被设置在所述基板主体的与所述第一边缘部分相对的第二边缘部分上并且与所述第二接合线连接。
6.根据权利要求1所述的半导体封装，其中，所述第二芯片堆叠的高度小于所述第一芯片堆叠的高度。
7.根据权利要求1所述的半导体封装，其中，所述第二芯片中的至少一个的厚度小于所述第一芯片中的任何一个的厚度。
8.根据权利要求1所述的半导体封装，其中，所述第一芯片堆叠与所述第二芯片堆叠的所述第二突出角部间隔开。
9.一种半导体封装，所述半导体封装包括：
第一芯片堆叠，其包括堆叠在封装基板上并且偏移以形成第一反向阶梯式侧壁的第一芯片；以及
第二芯片堆叠，其包括堆叠在所述封装基板上并且偏移以形成第二反向阶梯式侧壁的第二芯片，
其中，所述第一芯片堆叠的第一突出角部朝向所述第二芯片堆叠突出。
10.根据权利要求9所述的半导体封装，其中，所述第二芯片堆叠包括朝向所述第一突出角部突出的第二突出角部。
11.根据权利要求10所述的半导体封装，其中，所述第一突出角部与所述第二突出角部垂直交叠。
12.根据权利要求9所述的半导体封装，其中，所述第一突出角部朝向所述封装基板的中心突出。
13.根据权利要求9所述的半导体封装，其中，所述第一突出角部远离所述封装基板的第一边缘部分突出。
14.根据权利要求13所述的半导体封装，所述半导体封装还包括：
第一接合线，其将所述第一边缘部分处的所述封装基板电连接到所述第一芯片。
15.根据权利要求9所述的半导体封装，其中，所述第二芯片中的至少一个的厚度小于所述第一芯片中的任何一个的厚度。
16.一种半导体封装，所述半导体封装包括：
第一芯片堆叠，其包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片；
第二芯片堆叠，其包括堆叠在所述封装基板上并且在第二偏移方向上偏移的第二芯片；
第一间隔件，其被设置在所述第一芯片的两个相邻芯片之间；以及
第二间隔件，其被设置在所述第二芯片的两个相邻芯片之间，
其中，所述第一芯片堆叠的第一突出角部朝向所述第二芯片堆叠突出，所述第二芯片堆叠的第二突出角部朝向所述第一芯片堆叠突出，并且所述第二间隔件的厚度与所述第一间隔件的厚度不同。
17.根据权利要求16所述的半导体封装，其中，所述第一芯片的数量等于所述第二芯片的数量。
18.根据权利要求16所述的半导体封装，其中，所述第二芯片堆叠的所述第二突出角部与所述第一芯片堆叠的所述第一间隔件间隔开，以允许密封剂流入所述第一芯片堆叠与所述第二芯片堆叠之间的空间。
19.一种半导体封装，所述半导体封装包括：
第一芯片堆叠，其包括堆叠在封装基板上并且在第一偏移方向上偏移的第一芯片；
第二芯片堆叠，其包括堆叠在所述封装基板上并且在第二偏移方向上偏移的第二芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向，
第一间隔件，其被设置在所述第一芯片的两个相邻芯片之间；以及
第二间隔件，其设置在所述第二芯片的两个相邻芯片之间，
其中，所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠，并且所述第二间隔件的厚度与所述第一间隔件的厚度不同。
20.根据权利要求19所述的半导体封装，其中，所述第一芯片和所述第二芯片具有基本上相同的厚度，并且
其中，所述第一芯片的数量等于所述第二芯片的数量。
21.根据权利要求19所述的半导体封装，
其中，所述第一间隔件被设置成暴露所述第一芯片的位于所述第一间隔件下方的最顶层芯片的第一边缘部分；以及
其中，所述第一芯片的位于所述第一间隔件下方的最顶层芯片的所述第一边缘部分朝向所述第二芯片堆叠突出。
22.根据权利要求19所述的半导体封装，
其中，所述第一间隔件的宽度小于所述第一芯片的位于所述第一间隔件下方的最顶层芯片的宽度，
其中，所述第二芯片堆叠被设置成使得所述第二突出角部面向所述第一间隔件的侧壁，并且
其中，所述第二芯片堆叠被设置成使得所述第二突出角部与所述第一芯片的位于所述第一间隔件下方的最顶层芯片的边缘部分和所述第一芯片的位于所述第一间隔件上的第一最底部芯片或第二最底部芯片的边缘部分垂直交叠。
23.根据权利要求19所述的半导体封装，其中，所述第一芯片堆叠与所述第二芯片堆叠的所述第二突出角部间隔开，并且
其中，所述第二芯片堆叠的所述第二突出角部与所述第一芯片堆叠的所述第一间隔件间隔开，以允许密封剂流入所述第一芯片堆叠与所述第二芯片堆叠之间的空间。
24.根据权利要求19所述的半导体封装，其中，所述第一间隔件包括介电带。
25.根据权利要求19所述的半导体封装，其中，所述第一间隔件包括虚设半导体芯片。
26.一种半导体封装，所述半导体封装包括：
第一子芯片堆叠，其包括堆叠在封装基板上并且在第一偏移方向上偏移的第一子芯片；
第二子芯片堆叠，其包括堆叠在第一子芯片堆叠上的第二子芯片，其中，第二子芯片中的每一个的厚度不同于第一子芯片中的每一个的厚度；
第一芯片堆叠，其包括第一子芯片堆叠、第二子芯片堆叠以及位于所述第一子芯片堆叠与所述第二子芯片堆叠之间的第一间隔件；以及
第二芯片堆叠，其被设置在所述封装基板上，
其中，所述第一芯片堆叠的朝向所述第二芯片堆叠突出的第一突出角部与所述第二芯片堆叠的朝向所述第一芯片堆叠突出的第二突出角部垂直交叠。
27.根据权利要求26所述的半导体封装，其中，所述第二芯片堆叠包括：
第三子芯片堆叠，其包括堆叠在所述封装基板上并且在第二偏移方向上偏移的第三子芯片，所述第二偏移方向对应于所述第一偏移方向的相反方向；
第四子芯片堆叠，其包括堆叠在所述第三子芯片堆叠上的第四子芯片；以及
第二间隔件，其被设置在所述第三子芯片堆叠与所述第四子芯片堆叠之间，
其中，所述第二间隔件具有与所述第一间隔件基本上相同的厚度，
其中，所述第三子芯片和所述第四子芯片中的每一个具有与所述第二子芯片中的每一个基本上相同的厚度，
其中，所述第一子芯片的数量等于所述第二子芯片的数量、所述第三子芯片的数量和所述第四子芯片的数量。
28.根据权利要求26所述的半导体封装，其中，所述第一芯片堆叠中的芯片的数量等于所述第二芯片堆叠中的芯片的数量，并且
其中，所述第一芯片堆叠与所述第二芯片堆叠的所述第二突出角部度间隔开。
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