CN107316853B - 半导体封装件 - Google Patents

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Abstract

一种平面双管芯封装件包括封装基板及第一半导体管芯和第二半导体管芯，该第一半导体管芯和第二半导体管芯并排设置在封装基板的第一表面上。外部连接器被设置在封装基板的第二表面上，并且封装基板的第二表面包括命令/地址球区域和数据球区域。第一半导体管芯和第二半导体管芯中的每一个包括设置在与命令/地址球区域对应的命令/地址焊盘区域中和与数据球区域对应的数据焊盘区域中的管芯焊盘。第一半导体管芯和第二半导体管芯中的每一个被设置在封装基板上，使得从命令/地址球区域朝向数据球区域的第一方向与从命令/地址焊盘区域朝向数据焊盘区域的第二方向一致。

Description

半导体封装件
技术领域
本公开的实施方式涉及半导体封装件，且更具体地，涉及一种具有平面双管芯封装(P-DDP)结构的半导体封装件。
背景技术
在电子产品或电子系统中采用的诸如半导体存储器封装件的半导体存储器件可以被排列以构成存储器模块，并且可以电连接到系统板。例如，多个存储器封装件可以被安装在模块板上以构成诸如双列直插式存储器模块(DIMM)的存储器模块。由于电子系统已要求更大的存储容量，因此大量的努力已集中在开发高密度存储器模块上。
为了制造高密度存储器模块，可以将多个半导体存储器芯片(或管芯)包封在单个封装件中以提供多芯片封装件，并且多个多芯片封装件可以用于存储器模块中。为了提高每个半导体封装件的存储容量，可以堆叠多个存储器管芯以提供双管芯封装件(DDP)。
随着电子系统被开发为在高速下操作，信号完整性(SI)已成为关键问题。由于每个高密度存储器模块采用多个半导体存储器封装件以增加数据存储容量，因此针对电子系统的高速操作，保证存储器封装件的优良的信号完整性可能是非常重要的。
发明内容
根据实施方式，一种平面双管芯封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述封装基板包括设置在所述第二表面的命令/地址球区域中和所述第二表面的数据球区域中的外部连接器，并且所述第一半导体管芯和所述第二半导体管芯中的每一个包括设置在与所述命令/地址球区域对应的命令/地址焊盘区域中和与所述数据球区域对应的数据焊盘区域中的管芯焊盘。所述第一半导体管芯和所述第二半导体管芯中的每一个被设置在所述封装基板上，使得从所述命令/地址球区域朝向所述数据球区域的第一方向与从所述命令/地址焊盘区域朝向所述数据焊盘区域的第二方向一致。所述封装基板还包括将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接的信号路径。
根据另一实施方式，一种平面双管芯封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述第一半导体管芯和所述第二半导体管芯中的每一个具有管芯焊盘。所述封装基板包括：外部连接器，所述外部连接器被设置在所述第二表面上；以及信号路径，所述信号路径将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接。
根据另一实施方式，一种平面双管芯封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述第一半导体管芯包括第一管芯焊盘，并且所述第二半导体管芯包括第二管芯焊盘。所述第一半导体管芯包括第三管芯焊盘，并且所述第二半导体管芯包括第四管芯焊盘。所述封装基板包括：第一外部连接器和第二外部连接器，所述第一外部连接器和所述第二外部连接器被设置在所述第二表面上；第一信号路径，所述第一信号路径将所述第一管芯焊盘电连接到所述第一外部连接器；第二信号路径，所述第二信号路径将所述第二管芯焊盘电连接到所述第一外部连接器；第三信号路径，所述第三信号路径将所述第三管芯焊盘电连接到所述第二外部连接器；以及第四信号路径，所述第四信号路径将所述第四管芯焊盘电连接到所述第二外部连接器。所述第一信号路径至所述第四信号路径中的每一个包括位于两个或更多个不同水平面处的迹线图案。
根据另一实施方式，一种半导体封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面；第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上；第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯；以及外部连接器，所述外部连接器被设置在所述封装基板的迹线图案上。所述第一半导体管芯和所述第二半导体管芯中的每一个包括管芯焊盘，并且所述封装基板的所述第二表面包括命令/地址球区域和数据球区域。所述第一半导体管芯和所述第二半导体管芯中的每一个包括与所述命令/地址球区域对应的命令/地址焊盘区域和与所述数据球区域对应的数据焊盘区域。所述第一半导体管芯和所述第二半导体管芯中的每一个被设置在所述封装基板上，使得从所述命令/地址球区域朝向所述数据球区域的第一方向与从所述命令/地址焊盘区域朝向所述数据焊盘区域的第二方向一致。所述封装基板还包括将所述外部连接器中的一个与所述第一半导体管芯的所述管芯焊盘中的任一个和所述第二半导体管芯的所述管芯焊盘中的任一个两者电连接的信号路径。
根据另一实施方式，一种半导体封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面；第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上；第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯；以及外部连接器，所述外部连接器被设置在所述封装基板的所述第二表面上。所述第一半导体管芯和所述第二半导体管芯中的每一个包括管芯焊盘，并且所述封装基板包括将所述外部连接器中的一个与所述第一半导体管芯的所述管芯焊盘中的任一个和所述第二半导体管芯的所述管芯焊盘中的任一个两者电连接的信号路径。
根据另一实施方式，提供了一种包括封装件的存储卡。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述封装基板包括设置在所述第二表面的命令/地址球区域中和所述第二表面的数据球区域中的外部连接器，并且所述第一半导体管芯和所述第二半导体管芯中的每一个包括设置在与所述命令/地址球区域对应的命令/地址焊盘区域中和与所述数据球区域对应的数据焊盘区域中的管芯焊盘。所述第一半导体管芯和所述第二半导体管芯中的每一个被设置在所述封装基板上，使得从所述命令/地址球区域朝向所述数据球区域的第一方向与从所述命令/地址焊盘区域朝向所述数据焊盘区域的第二方向一致。所述封装基板还包括将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接的信号路径。
根据另一实施方式，提供了一种包括封装件的存储卡。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述第一半导体管芯和所述第二半导体管芯中的每一个具有管芯焊盘。所述封装基板包括：外部连接器，所述外部连接器被设置在所述第二表面上；以及信号路径，所述信号路径将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接。
根据另一实施方式，提供了一种包括封装件的存储卡。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述第一半导体管芯包括第一管芯焊盘，并且所述第二半导体管芯包括第二管芯焊盘。所述第一半导体管芯包括第三管芯焊盘，并且所述第二半导体管芯包括第四管芯焊盘。所述封装基板包括：第一外部连接器和第二外部连接器，所述第一外部连接器和所述第二外部连接器被设置在所述第二表面上；第一信号路径，所述第一信号路径将所述第一管芯焊盘电连接到所述第一外部连接器；第二信号路径，所述第二信号路径将所述第二管芯焊盘电连接到所述第一外部连接器；第三信号路径，所述第三信号路径将所述第三管芯焊盘电连接到所述第二外部连接器；以及第四信号路径，所述第四信号路径将所述第四管芯焊盘电连接到所述第二外部连接器。所述第一信号路径至所述第四信号路径中的每一个包括位于两个或更多个不同水平面处的迹线图案。
根据另一实施方式，提供了一种包括封装件的存储卡。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面；第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上；第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯；以及外部连接器，所述外部连接器被设置在所述封装基板的迹线图案上。所述第一半导体管芯和所述第二半导体管芯中的每一个包括管芯焊盘，并且所述封装基板的所述第二表面包括命令/地址球区域和数据球区域。所述第一半导体管芯和所述第二半导体管芯中的每一个包括与所述命令/地址球区域对应的命令/地址焊盘区域和与所述数据球区域对应的数据焊盘区域。所述第一半导体管芯和所述第二半导体管芯中的每一个被设置在所述封装基板上，使得从所述命令/地址球区域朝向所述数据球区域的第一方向与从所述命令/地址焊盘区域朝向所述数据焊盘区域的第二方向一致。所述封装基板还包括将所述外部连接器中的一个与所述第一半导体管芯的所述管芯焊盘中的任一个和所述第二半导体管芯的所述管芯焊盘中的任一个两者电连接的信号路径。
根据另一实施方式，提供了一种包括封装件的存储卡。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面；第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上；第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯；以及外部连接器，所述外部连接器被设置在所述封装基板的迹线图案上。所述第一半导体管芯和所述第二半导体管芯中的每一个包括管芯焊盘，并且所述封装基板包括将所述外部连接器中的一个与所述第一半导体管芯的所述管芯焊盘中的任一个和所述第二半导体管芯的所述管芯焊盘中的任一个两者电连接的信号路径。
根据另一实施方式，提供了一种包括封装件的电子系统。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述封装基板包括设置在所述第二表面的命令/地址球区域中和所述第二表面的数据球区域中的外部连接器，并且所述第一半导体管芯和所述第二半导体管芯中的每一个包括设置在与所述命令/地址球区域对应的命令/地址焊盘区域中和与所述数据球区域对应的数据焊盘区域中的管芯焊盘。所述第一半导体管芯和所述第二半导体管芯中的每一个被设置在所述封装基板上，使得从所述命令/地址球区域朝向所述数据球区域的第一方向与从所述命令/地址焊盘区域朝向所述数据焊盘区域的第二方向一致。所述封装基板还包括将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接的信号路径。
根据另一实施方式，提供了一种包括封装件的电子系统。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述第一半导体管芯和所述第二半导体管芯中的每一个具有管芯焊盘。所述封装基板包括：外部连接器，所述外部连接器被设置在所述第二表面上；以及信号路径，所述信号路径将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接。
根据另一实施方式，提供了一种包括封装件的电子系统。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面。第一半导体管芯和第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上。所述第一半导体管芯包括第一管芯焊盘，并且所述第二半导体管芯包括第二管芯焊盘。所述第一半导体管芯包括第三管芯焊盘，并且所述第二半导体管芯包括第四管芯焊盘。所述封装基板包括：第一外部连接器和第二外部连接器，所述第一外部连接器和所述第二外部连接器被设置在所述第二表面上；第一信号路径，所述第一信号路径将所述第一管芯焊盘电连接到所述第一外部连接器；第二信号路径，所述第二信号路径将所述第二管芯焊盘电连接到所述第一外部连接器；第三信号路径，所述第三信号路径将所述第三管芯焊盘电连接到所述第二外部连接器；以及第四信号路径，所述第四信号路径将所述第四管芯焊盘电连接到所述第二外部连接器。所述第一信号路径至所述第四信号路径中的每一个包括位于两个或更多个不同水平面处的迹线图案。
根据另一实施方式，提供了一种包括封装件的电子系统。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面；第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上；第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯；以及外部连接器，所述外部连接器被设置在所述封装基板的迹线图案上。所述第一半导体管芯和所述第二半导体管芯中的每一个包括管芯焊盘，并且所述封装基板的所述第二表面包括命令/地址球区域和数据球区域。所述第一半导体管芯和所述第二半导体管芯中的每一个包括与所述命令/地址球区域对应的命令/地址焊盘区域和与所述数据球区域对应的数据焊盘区域。所述第一半导体管芯和所述第二半导体管芯中的每一个被设置在所述封装基板上，使得从所述命令/地址球区域朝向所述数据球区域的第一方向与从所述命令/地址焊盘区域朝向所述数据焊盘区域的第二方向一致。所述封装基板还包括将所述外部连接器中的一个与所述第一半导体管芯的所述管芯焊盘中的任一个和所述第二半导体管芯的所述管芯焊盘中的任一个两者电连接的信号路径。
根据另一实施方式，提供了一种包括封装件的电子系统。所述封装件包括封装基板，该封装基板具有彼此相反的第一表面和第二表面；第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上；第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯；以及外部连接器，所述外部连接器被设置在所述封装基板的迹线图案上。所述第一半导体管芯和所述第二半导体管芯中的每一个包括管芯焊盘，并且所述封装基板包括将所述外部连接器中的一个与所述第一半导体管芯的所述管芯焊盘中的任一个和所述第二半导体管芯的所述管芯焊盘中的任一个两者电连接的信号路径。
附图说明
图1是例示一般的双管芯封装件的截面图；
图2和图3例示了根据实施方式的平面双管芯封装件；
图4、图5和图6例示了根据实施方式的平面双管芯封装件的半导体管芯；
图7是例示根据实施方式的平面双管芯封装件的外部连接器的平面阵列的球图；
图8、图9、图10和图11是例示根据一些实施方式的平面双管芯封装件的半导体管芯的布置的平面图；
图12、图13、图14、图15、图16、图17和图18例示了根据实施方式的平面双管芯封装件的迹线图案；
图19是例示包括在根据实施方式的半导体封装件中的各种信号引脚的电容值的仿真结果的曲线图；
图20和图21是例示根据一些实施方式的半导体封装件的信号完整性的仿真结果的曲线图；
图22是例示根据另一实施方式的半导体封装件的截面图；
图23是例示采用包括根据实施方式的封装件在内的存储卡的电子系统的框图；以及
图24是例示包括根据实施方式的封装件的另一电子系统的框图。
具体实施方式
本文中使用的术语可以对应于在实施方式中考虑它们的功能而选择的词汇，并且术语的含义可以根据实施方式所属领域的普通技术人员而被解释为不同。如果详细地限定，则术语可以根据限定来解释。除非另外限定，否则本文中使用的术语(包括技术术语和科学术语)具有与实施方式所属技术领域的普通技术人员中的一个通常理解的含义相同的含义。
将要理解的是，虽然可以在本文中使用术语第一、第二、第三等来描述各个元件，但是这些元件不应受这些术语限制。这些术语仅被用来将一个元件与另一元件区分开，而不用于仅限定元件本身或者表示特定序列。此外，当元件被称为位于另一元件“上”、“之上”、“上方”、“下面”或“之下”时，其旨在表示相对位置关系，而不用于限制元件直接接触另一元件或者在它们之间存在至少一个中间元件的特定情况。因此，本文所使用的诸如“在…上”、“在…之上”、“在…上方”、“在…下面”、“在…之下”、“在…下方”等的术语仅用于描述特定实施方式的目的，并且不意图限制本公开的范围。
半导体封装件可以包括诸如半导体芯片或半导体管芯的电子器件。可以通过使用管芯锯切工序将诸如晶圆的半导体基板分离成多个块来获得半导体芯片或半导体管芯。半导体芯片或半导体管芯可以与集成在半导体基板上的存储器管芯对应，所述存储器管芯包括动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。半导体封装件可以被用于诸如移动终端的通信系统、与生物技术或健康保健相关联的电子系统或者可穿戴电子系统。
在整个说明书中，相同的附图标记指代相同的元件。因此，即使没有参照一幅图提及或描述一个附图标记，也会参照另一幅图来提及或描述该附图标记。此外，即使在一幅图中未示出一个附图标记，也会在另一幅图中提及或描述该附图标记。
半导体存储器模块(例如，双列直插式存储器模块(DIMM))可以被配置为包括缓冲器件的封装件和多个半导体存储器封装件，以便提供大容量的存储器。半导体存储器封装件可以被用于在其中存储数据，并且缓冲器件可以被用于解决当数据在半导体存储器封装件与外部系统之间被发送时发生的瓶颈现象。缓冲器件可以包括用于控制命令/地址(CA)信号的寄存器时钟驱动器(RCD)和用于控制输入/输出(I/O)信号的数据缓冲器。在每个存储器模块中，单个RCD可以被配置为控制几十个存储器管芯。因此，命令/地址信道中的信号完整性特性可能会劣化。信号完整性特性的劣化可能是由于每个存储器封装件中的电容性组件而导致的。由于信号因电容性组件而延迟，因此可能需要减小电容性组件的电容值，以便改进信号完整性特性。
图1是例示一般双管芯封装件10的截面图。参照图1，一般双管芯封装件10可以被配置为包括垂直堆叠在封装基板20上的第一存储器管芯31和第二存储器管芯33。第一存储器管芯31可以使用第一粘接层51附接到封装基板20，并且第二存储器管芯33可以使用第二粘接层53附接到第一存储器管芯31上。第一存储器管芯31可以通过第一接合线71电连接到封装基板20，并且第二存储器管芯33可以通过第二接合线73电连接到封装基板20。第一存储器管芯31和第二存储器管芯33可以被覆盖有密封剂80。
第一存储器管芯31可以包括设置在其表面上的第一管芯焊盘41。第一管芯焊盘41可以电连接到各自延伸到第一存储器管芯31的边缘的第一重分布线72。第一重分布线72可以设置在第一介电层61与第二介电层62之间。第一接合线71可以分别与第一重分布线72的部分结合。第二存储器管芯33可以包括设置在其表面上的第二管芯焊盘43。第二管芯焊盘43可以电连接到各自延伸到第二存储器管芯33的边缘的第二重分布线74。第二重分布线74可以设置在第三电介质层63与第四电介质层64之间。第二接合线73可以分别与第二重分布线74的部分结合。连接球90可以附接到封装基板20的与第一存储器管芯31和第二存储器管芯33相反的表面上。
一般双管芯封装件10可以具有由连接到封装基板20的接合线71和73与连接到接合线71和73的重分布线72和74组成的信号路径。在一般双管芯封装件10中，重分布线72和74的存在可能会导致信号路径的寄生电容的增加。信号路径的寄生电容的这种增加可能会导致一般双管芯封装件10的信号完整性的劣化。
图2是例示根据实施方式的平面双管芯封装件(P-DDP)11的平面图，并且图3是沿图2的线A-A'截取的截面图。如图2所例示，P-DDP 11可以被配置为包括设置在封装基板100上的多个半导体管芯200。半导体管芯200可以是诸如DRAM装置的存储器装置。半导体管芯200可以沿横向方向并排设置在封装基板100上。与半导体管芯200的左管芯对应的第一半导体管芯200A可以具有与和半导体管芯200的右管芯对应的第二半导体管芯200B相同的配置和功能。由于第一半导体管芯200A和第二半导体管芯200B不垂直堆叠，因此第一半导体管芯200A和第二半导体管芯200B中的每一个可以可选择地不包括任何重分布线。因此，可以不存在由于重分布线导致的寄生电容。即，与如图1所示的一般双管芯封装件10相比，信号路径的总体电容值可以被减小以提高P-DDP 11的信号完整性特性。
如图3所例示，半导体管芯200中的每一个可以以倒装芯片形式安装在封装基板100的主体105的第一表面101上。半导体管芯200可以被安装在封装基板100上，使得半导体管芯200中的每一个的第三表面201面向封装基板100的主体105的第一表面101，并且半导体管芯200中的每一个的第四表面203位于封装基板100的相反侧。管芯焊盘210可以设置在半导体管芯200中的每一个的第三表面201上。
第一半导体管芯200A和第二半导体管芯200B可以设置在封装基板100上，使得管芯焊盘210面向封装基板100的第一表面101。内部连接器300可以设置在封装基板100与半导体管芯200中的每一个之间，以将封装基板100的第一表面101电连接到每个半导体管芯200的管芯焊盘210。每个内部连接器300可以具有凸块形状。诸如焊球的外部连接器400可以设置在主体105的与主体105的第一表面101和半导体管芯200相反的第二表面103上。外部连接器400可以将P-DDP 11电连接到外部系统或外部设备，例如，模块板。封装基板100的主体105的第一表面101和半导体管芯200可以用密封剂600覆盖。密封剂600可以是由环氧树脂模制化合物(EMC)材料构成的模制层。
信号路径500可以设置在封装基板100中。每个信号路径500可以电连接到第一半导体管芯200A和第二半导体管芯200B二者。例如，外部连接器400当中的特定外部连接器401A可以通过信号路径500中的任一个电连接到第一半导体管芯200A的一个管芯焊盘210A以及第二半导体管芯200B的一个管芯焊盘210B。
通过信号路径500彼此连接的管芯焊盘210A和管芯焊盘210B可以是相同类型的信号引脚。例如，如果管芯焊盘210A是第一半导体管芯200A的第一地址引脚，则电连接到管芯焊盘210A的管芯焊盘210B也可以是第二半导体管芯200B的第一地址引脚。由于第一半导体管芯200A和第二半导体管芯200B具有基本上相同的功能，因此可以通过信号路径500向第一半导体管芯200A和第二半导体管芯200B施加或者从第一半导体管芯200A和第二半导体管芯200B输出相同的信号。因为外部连接器400中的至少一个通过信号路径500中的任一个电连接到第一半导体管芯200A和第二半导体管芯200B二者，因此施加到外部连接器400中的任一个的信号可以通过信号路径500中的任一个被同时发送到第一半导体管芯200A和第二半导体管芯200B二者，或者反之亦然。第一半导体管芯200A和第二半导体管芯200B可以沿横向方向并排设置，并且还可以被配置为提供双管芯封装结构。
图4、图5和图6例示了在图2和图3中示出的P-DDP 11的半导体管芯200的管芯焊盘210的阵列。图6是沿图5的线B-B’截取的截面图。
如图4所例示，管芯焊盘210可以被排列在半导体管芯200的第三表面201上。管芯焊盘210可以被排列在半导体管芯200的第三表面201的中心部分上以提供中心焊盘阵列。管芯焊盘210可以被排列成两列。管芯焊盘210可以被分类为两组。即，管芯焊盘210中的一些可以设置在与命令/地址焊盘区域210C对应的第一区域中，而其它的管芯焊盘210可以设置在与数据焊盘区域210D对应的第二区域中。
设置在命令/地址焊盘区域210C中的管芯焊盘210可以接收用于控制半导体管芯200的操作的命令信号以及用于选择包括在半导体管芯200中的多个存储器单元当中的至少一个的地址信号。外部数据可以通过设置在数据焊盘区域210D中的管芯焊盘210被输入到半导体管芯200，并且数据可以被存储在半导体管芯200的存储器单元中，或者存储在半导体管芯200的存储器单元中的数据可以通过设置在数据焊盘区域210D中的管芯焊盘210被输出。设置在命令/地址焊盘区域210C中的管芯焊盘210可以连接到各种信号引脚。例如，连接到在命令/地址焊盘区域210C中的管芯焊盘210的信号引脚可以包括地址引脚列地址选通(CAS_N)引脚、芯片选择(CS_N)引脚、行地址选通(RAS_N)引脚、时钟使能(CKE)引脚、CKE1引脚、复位(RESET_N)引脚和警报(ALERT_N)引脚。此外，连接到在数据焊盘区域210D中的管芯焊盘210的信号引脚可以包括至少一个数据引脚，例如，多个数据引脚 为了设计效率，命令/地址焊盘区域210C可以与数据焊盘区域210D相邻地设置。
如图5和图6所例示，内部连接器300可以分别与半导体管芯200的管芯焊盘210结合，以将管芯焊盘210电连接到封装基板(图3的100)。每个内部连接器300可以包括诸如铜柱的导电柱301和形成在导电柱301的端部上的焊料层303。内部连接器300可以被形成为具有凸块形状并且将具有倒装芯片形式的半导体管芯200电连接到封装基板(图3的100)。另选地，半导体管芯200的管芯焊盘210可以在不使用内部连接器300的情况下通过接合线(未示出)电连接到封装基板100。
图7是例示图3所示的P-DDP 11的外部连接器400的阵列的球图。参照图3和图7，外部连接器400可以被排列在封装基板100的与半导体管芯200可以存在的第一表面101相反的第二表面103上。外部连接器400可以用作用于将P-DDP 11电连接到外部装置等的电极。外部连接器400可以根据实施方式按照球栅阵列(BGA)形式或接点栅格阵列(LGA)形式来设置。图7对应于以BGA形式排列的外部连接器400的球图。
外部连接器400可以被分为两组。即，外部连接器400中的一些可以设置在与命令/地址球区域400C对应的第三区域中，而其它的外部连接器400可以设置在与数据球区域400D对应的第二区域中。命令/地址球区域400C和数据球区域400D可以被限定为封装基板100的第二表面103的两个不同区域。设置在命令/地址球区域400C中的外部连接器400可以接收用于控制半导体管芯200的操作的命令信号以及用于选择包括在半导体管芯200中的多个存储器单元当中的至少一个的地址信号。外部数据可以通过设置在数据球区域400D中的外部连接器400被输入到半导体管芯200，并且可以被存储在半导体管芯200的存储器单元中，或者存储在半导体管芯200的存储器单元中的数据可以通过设置在数据球区域400D中的外部连接器400输出。设置在命令/地址球区域400C中的外部连接器400可以与包括地址引脚列地址选通(CAS_N)引脚、芯片选择(CS_N)引脚、行地址选通(RAS_N)引脚、CKE引脚、CKE1引脚、复位(RESET_N)引脚和警报(ALERT_N)引脚在内的各种信号引脚对应。此外，设置在数据球区域400D中的外部连接器400可以与数据引脚(例如，多个数据引脚)对应。为了设计效率，命令/地址球区域400C可以与数据球区域400D相邻地设置。
图8和图9是例示图3所示的P-DDP 11的半导体管芯200和外部连接器400的平面图。图8是例示设置在封装基板100的第一表面101上的半导体管芯200的平面图，并且图9是例示与半导体芯片200的管芯焊盘210一起设置在封装基板100上的外部连接器400的平面图。
如图8所例示，第一半导体管芯200A和第二半导体管芯200B可以并排安装在封装基板100上，使得第一半导体管芯200A和第二半导体管芯200B的管芯焊盘210沿相同方向排列。如图9所例示，每个半导体管芯200的管芯焊盘210可以沿方向D1排列，并且命令/地址焊盘区域210C和数据焊盘区域210D可以被限定为在方向D1上彼此相邻。在命令/地址焊盘区域210C和数据焊盘区域210D中的每一个中，管芯焊盘210可以被排列成两列。命令/地址球区域400C和数据球区域400D可以被限定为在与方向D1平行的方向D2上彼此相邻。在命令/地址球区域400C和数据球区域400D中的每一个中，外部连接器400可以沿方向D2排列。
如图8所例示，半导体管芯200可以被设置在封装基板100上，使得方向D1与方向D2一致或者平行。半导体管芯200可以设置在封装基板100上，使得半导体管芯200的数据焊盘区域210D靠近数据球区域400D而非命令/地址球区域400C并且可以设置在数据球区域400D上而非命令/地址球区域400C上。半导体管芯200可以设置在封装基板100上，使得半导体管芯200的命令/地址焊盘区域210C靠近命令/地址球区域400C而非数据球区域400D。如此，排列管芯焊盘210所沿的方向D1可以与排列外部连接器400所沿的方向D2平行。
从管芯焊盘210到外部连接器400的信号路径的长度可以根据设置在封装基板100上的半导体管芯200的位置而变化。在半导体管芯200被设置在封装基板100上使得排列管芯焊盘210所沿的方向D1与排列外部连接器400所沿的方向D2一致的情况下，信号路径的长度可以被最小化。
影响P-DDP(图2和图3的11)的信号完整性的总体电容值可以包括由于安装在封装基板100上的半导体管芯200引起的电容值Cdie和由于封装基板100引起的电容值Cpackagesubstrate。如果包括在封装基板100中的互连件或迹线图案的长度增加，则由于封装基板100引起的电容值Cpackagesubstrate可能也会增加。因此，可以通过调整安装在封装基板100上的半导体管芯200的位置来减小包括在封装基板100中的从管芯焊盘210到外部连接器400的互连件或迹线图案的长度，从而减小由于封装基板100引起的电容值Cpackagesubstrate。如果由于封装基板100引起的电容值Cpackagesubstrate减小，则可以改善采用P-DDP 11的半导体模块的信号完整性。
图10和图11是例示设置在封装基板100上的半导体管芯200和200P的平面图。图10例示了排列半导体管芯200的管芯焊盘210所沿的方向D1与排列外部连接器400所沿的方向D2平行的示例，并且图11例示了排列半导体管芯200P的管芯焊盘210P所沿的方向D1与排列外部连接器400所沿的方向D2垂直的示例。
如图10所例示，如果半导体管芯200设置在封装基板100上，使得排列管芯焊盘210所沿的方向D1与排列外部连接器400所沿的方向D2平行，则可以减小信号路径501和502的长度。例如，在命令/地址焊盘区域210C中的管芯焊盘210的第一管芯焊盘211可以位于与在命令/地址球区域400C中的外部连接器400的第一外部连接器401相邻，并且第一管芯焊盘211可以通过命令/地址信号路径501电连接到第一外部连接器401。因此，可以相对减小命令/地址信号路径501的长度。此外，在数据焊盘区域210D中的管芯焊盘210的第二管芯焊盘212可以位于与在数据球区域400D中的外部连接器400的第二外部连接器402相邻，并且第二管芯焊盘212可以通过数据信号路径502电连接到第二外部连接器402。因此，可以相对减小数据信号路径502的长度。
如图11所例示，在半导体管芯200P设置在封装基板100上使得方向D1与方向D2垂直的情况下，数据焊盘区域210D中的第三管芯焊盘211P可以位于相对远离数据球区域400D中的外部连接器400P的第三外部连接器402P，并且第三管芯焊盘211P可以通过数据信号路径502P电连接到第三外部连接器402P。因此，与参照图10描述的数据信号路径502相比，数据信号路径502P的长度可能增加。此外，命令/地址焊盘区域210C中的第四管芯焊盘212P可以位于远离命令/地址球区域400C中的外部连接器400的第四外部连接器401P，并且第四管芯焊盘212P可以通过命令/地址信号路径501P电连接到第四外部连接器401P。因此，与参照图10描述的命令/地址信号路径501相比，命令/地址信号路径501P的长度可能增加。
如参照图10和图11所述，设置在封装基板100中的信号路径501、501P、502和502P的长度可以根据半导体管芯200或200P的布置而变化。即，如果半导体管芯200设置在封装基板100上，使得排列管芯焊盘210所沿的方向D1与排列外部连接器400所沿的方向D2相同，则可以有效地减小信号路径的长度。因此，可以减小由于封装基板100引起的寄生电容值Cpackagesubstrate，以减小P-DDP 11的总体寄生电容值。此外，由于信号路径的长度减小，因此信号路径的电感值也可以被减小以改善P-DDP 11的信号完整性特性。
图12至图18例示了根据实施方式的平面双管芯封装件的迹线图案。
如图12所例示，第一半导体管芯200A和第二半导体管芯200B可以并排设置在封装基板100上，使得排列管芯焊盘210所沿的方向D1与排列外部连接器400所沿的方向D2平行。与左半导体管芯对应的第一半导体管芯200A的第一管芯焊盘211A可以通过第一信号路径501A电连接到外部连接器400的第一外部连接器401，并且与半导体管芯200的右半导体管芯对应的第二半导体管芯200B的第一管芯焊盘211B可以通过第二信号路径501B电连接到外部连接器400的第一外部连接器401。另外，第一半导体管芯200A的第二管芯焊盘212A可以通过第三信号路径502A电连接到第二外部连接器402，并且第二半导体管芯200B的第二管芯焊盘212B可以通过第四信号路径502B电连接到第二外部连接器402。在一个示例中，第一信号路径501A的一部分和第二信号路径501B的一部分可以是相同的部分。这些信号路径501A和501B可以使用设置在封装基板100中的导电迹线图案来实现。即，每个半导体管芯200A或200B的管芯焊盘210可以通过设置在封装基板100中的导电迹线图案电连接到外部连接器400。导电迹线图案可以被实现为具有多层结构，使得每个半导体管芯200A或200B的管芯焊盘210彼此电绝缘。
第一半导体管芯200A和第二半导体管芯200B可以设置在封装基板100上，使得数据焊盘区域210D与数据球区域400D的部分交叠，并且命令/地址焊盘区域210C与命令/地址球区域400C的部分交叠。数据球区域400D的一些部分和命令/地址球区域400C的一些部分可能不与第一半导体管芯200A和第二半导体管芯200B中的任一个交叠，并且可以在平面图中位于第一半导体管芯200A和第二半导体管芯200B的周围。
图13是例示封装基板100的第一表面101的俯视图。封装基板100的第一表面101可以与设置有半导体管芯(图12的200)的表面对应。封装基板100的第一表面101可以与第一抗蚀剂层140的表面对应。第一抗蚀剂层140可以包含阻焊材料。第一抗蚀剂层140可以覆盖并保护第一迹线图案160。第一迹线图案160可以包括连接到半导体管芯200的导线。第一抗蚀剂层140可以具有使第一迹线图案160的第一接合部(landing portion)161暴露的一对第一窗口141。每个第一窗口141可以具有条形状。第一迹线图案160的第一接合部161可以分别与半导体管芯(图12的200)的管芯焊盘(图12的210)交叠。由于两个半导体管芯200并排安装在封装基板100上，因此这对第一窗口141也可以并排设置。第一窗口141中的每一个可以使连接到任一个半导体管芯200的第一接合部161暴露。设置在封装基板100的左部的第一迹线图案160可以被设置为具有与设置在封装基板100的右部的第一迹线图案160相同的阵列配置。
图14是例示封装基板100的第二表面103的仰视图。封装基板100的第二表面103可以与附接有外部连接器(图3的400)的表面对应。封装基板100的第二表面103可以与第二抗蚀剂层150的表面对应。第二抗蚀剂层150可以包括阻焊材料。第二抗蚀剂层150可以具有使封装基板100的第四迹线图案的第二接合部194暴露的多个第二窗口151。第二接合部194在平面图中可以被设置在与图7所示的外部连接器400基本相同的位置处。
图15是例示设置在封装基板100的芯层104上的第一迹线图案160的平面图。图16是沿图15的线A1-A1'截取的截面图，并且图17是沿图15的线A2-A2'截取的截面图。
在图15中，为了清楚地示出第一迹线图案160，省略了封装基板100的第一抗蚀剂层140。第一迹线图案160可以设置在封装基板100的芯层104上。参照图12、图15、图16和图17，第一迹线图案160可以设置在芯层104上，使得第一迹线图案160的第一接合部161在平面图中与半导体管芯200A和200B交叠。如图12所例示，第一半导体管芯200A的第一管芯焊盘211A和第二半导体管芯200B的第一管芯焊盘211B可以分别通过第一信号路径501A和第二信号路径501B共同电连接到第一外部连接器401。第一信号路径501A、第二信号路径501B、第三信号路径502A和第四信号路径502B可以使用具有设置在封装基板100中的多层结构的导电迹线图案来实现。
如图16所例示，封装基板100可以包括第一抗蚀剂层140、第二抗蚀剂层150和设置在第一抗蚀剂层140与第二抗蚀剂层150之间的芯层104。芯层104可以与封装基板100的主体对应。芯层104可以由介电层组成。在第一迹线图案160被实现为具有多层结构的情况下，芯层104也可以由构成多层结构的多个介电层组成。在一些实施方式中，芯层104可以包括：第一芯层110，其接触第一抗蚀剂层140的底表面；第二芯层120，其接触第一芯层110的与第一抗蚀剂层140相反的底表面；以及第三芯层130，其接触第二芯层120的与第一芯层110相反的底表面。在这种情况下，第二抗蚀剂层150可以接触第三芯层130的与第二芯层120相反的底表面。
第一迹线图案160可以设置在第一芯层110的顶表面上，并且可以被第一抗蚀剂层140覆盖和保护。第二迹线图案170可以设置在第一芯层110与第二芯层120之间，并且第三迹线图案180可以设置在第二芯层120与第三芯层130之间。此外，第四迹线图案190可以设置在第三芯层130的底表面上，并且第四迹线图案190的第二接合部194可以通过第二抗蚀剂层150的第二窗口151暴露。
第一迹线图案160的部分可以通过垂直贯穿第一芯层110的第一导电通孔162电连接到第二迹线图案170的部分。第二迹线图案170的部分可以通过垂直贯穿第二芯层120的第二导电通孔172电连接到第三迹线图案180的部分。第三迹线图案180的部分可以通过垂直贯穿第三芯层130的第三导电通孔182电连接到第四迹线图案190的部分。导电通孔162、172和182可以与位于两个或更多个不同水平面处的迹线图案160、170和180的延伸部对应。
从图12中例示的第一半导体管芯200A的第一管芯焊盘211A延伸的第一信号路径501A可以由以下部分组成：第一迹线图案160中的左侧一个的第一接合部161L、连接到第一接合部161L的第一导电通孔162L、连接到第一导电通孔162L的第二迹线图案171、连接到第二迹线图案171的第二导电通孔172、连接到第二导电通孔172的第三导电通孔182以及联接在第三导电通孔182与第二接合部194-1之间的第四迹线图案190-1。
从图12中例示的第二半导体管芯200B的第一管芯焊盘211B延伸的第二信号路径501B可以由以下部分组成：第一迹线图案160的右侧一个的第一接合部161R、连接到第一接合部161R的第一导电通孔162R、连接到第一导电通孔162R的第二迹线图案171、连接到第二迹线图案171的第二导电通孔172、连接到第二导电通孔172的第三导电通孔182以及联接在第三导电通孔182与第二接合部194-1之间的第四迹线图案190-1。第一信号路径501A可以与第二信号路径501B共享第二迹线图案171、第二导电通孔172、第三导电通孔182和第四迹线图案190-1。
如图17所例示，与图16所示的第一信号路径501A不同的第三信号路径502A可以由以下部分组成：第一迹线图案160中的左侧一个的第一接合部161L-1、连接到第一接合部161L-1的第一导电通孔162L-2、连接到第一导电通孔162L-2的第二导电通孔172L-1、连接到第二导电通孔172L-1的第三迹线图案181、连接到第三迹线图案181的第三导电通孔182-2以及联接在第三导电通孔182-2与第二接合部194-2之间的第四迹线图案190-2。此外，与图16所示的第二信号路径501B不同的第四信号路径502B可以由以下部分组成：第一迹线图案160的右侧一个的第一接合部161R-1、连接到第一接合部161R-1的第一导电通孔162R-2、连接到第一导电通孔162R-2的第二导电通孔172R-2、连接到第二导电通孔172R-2的第三迹线图案181、连接到第三迹线图案181的第三导电通孔182-2以及联接在第三导电通孔182-2与第二接合部194-2之间的第四迹线图案190-2。第三信号路径502A可以与第四信号路径502B共享第三迹线图案181、第三导电通孔182-2和第四迹线图案190-2。如图16和图17所例示，第一信号路径501A和第二信号路径501B可以在封装基板100中被实现，以具有与第三信号路径502A和第四信号路径502B不同的迹线结构。
如图18所例示，第一半导体管芯200A和第二半导体管芯200B可以并排安装在包括图16的第一信号路径501A和第二信号路径501B以及图17的第三信号路径502A和第四信号路径502B在内的封装基板100上以提供半导体封装件12。第一半导体管芯200A可以通过第三信号路径(图17的502A)电连接到第二接合部194-2，并且第二半导体管芯200B可以通过第四信号路径(图17的502B)也电连接到第二接合部194-2。
图19是例示包括在根据实施方式的半导体封装件中的各种信号引脚的电容值的仿真结果的曲线图。在图19的曲线图中，横轴(即，X轴)表示各种信号引脚，且纵轴(即，Y轴)表示每个信号引脚处的电容值。在图19的曲线图中，由数字“1901”指示的数据与当半导体管芯200被安装在封装基板100上使得管芯焊盘210的排列方向D1与和信号引脚对应的外部连接器400的排列方向D2平行(见图10)时的各种信号引脚的寄生电容值对应，并且由数字“1903”指示的数据与当半导体管芯200P被安装在封装基板100P上使得管芯焊盘210P的排列方向D1与和信号引脚对应的外部连接器400P的排列方向D2垂直(见图11)时的各种信号引脚的寄生电容值对应。如从图19的数据可以看出，包括使管芯焊盘210排列在与外部连接器400相同方向上的半导体管芯200在内的半导体封装件的各种信号引脚(即，外部连接器400)的寄生电容值低于包括使管芯焊盘210P排列在与外部连接器400P的排列方向垂直的方向上的半导体管芯200P在内的半导体封装件的各种信号引脚(即，外部连接器400P)的寄生电容值。
图20和图21是例示根据一些实施方式的半导体封装件的信号完整性的仿真结果的曲线图。图20例示了以2933兆比特/秒(Mbps)的数据传输速度操作的半导体封装件的信号完整性裕度，并且图21例示了以3200兆比特/秒(Mbps)的数据传输速度操作的半导体封装件的信号完整性裕度。在图20和图21的曲线图中，横坐标(即，X轴)表示比特误码率(BER)，且纵坐标(即，Y轴)表示信号的电压值，即，信号眼图开路电压(signal eye openvoltage)值。在图20和图21中，信号眼图开路电压表示当0.6伏的电压被视为参考电压时半导体封装件的信号的电压摆幅宽度。如果信号眼图开路电压增加，则能够理解的是，半导体封装件的信号完整性得到改善。
在图20和图21中，由数字“2001”和“2101”指示的数据与当半导体管芯200被安装在封装基板100上使得管芯焊盘210的排列方向D1与和信号引脚对应的外部连接器400的排列方向D2平行(见图10)时的信号眼图开路电压对应。由数字“2003”和“2103”指示的数据与当半导体管芯200P被安装在封装基板100P上使得管芯焊盘210P的排列方向D1与和信号引脚(见图11)对应的外部连接器400P的排列方向D2垂直时的信号眼图开路电压对应。
如从图20的数据能够看到，当半导体管芯200和200P以2933Mbps的数据传输速度操作时，包括使管芯焊盘210排列在与外部连接器400相同方向上的半导体管芯200在内的半导体封装件的信号眼图开路电压2001比包括使管芯焊盘210P排列在与外部连接器400P的排列方向垂直的方向上的半导体管芯200P在内的半导体封装件的信号眼图开路电压2003高约10mV。具体地，信号眼图开路电压2001约为322mV，并且信号眼图开路电压2003约为312mV。因此，能够理解，与图11所示的半导体封装件相比，图10所示的半导体封装件的信号完整性提高了约10mV。此外，如从图21的数据能够看到，当半导体管芯200和200P以3200Mbps的数据传输速度操作时，包括使管芯焊盘210排列在与外部连接器400相同方向上的半导体管芯200在内的半导体封装件的信号眼图开路电压2101比包括使管芯焊盘210P排列在与外部连接器400P的排列方向垂直的方向上的半导体管芯200P在内的半导体封装件的信号眼图开路电压2103高约60mV。具体地，信号眼图开路电压2101约为324mV，并且信号眼图开路电压2103约为264mV。因此，能够理解，与图11所示的半导体封装件相比，图10所示的半导体封装件的信号完整性提高了约60mV。
如从以上图20和图21所示的仿真结果能够看到，如果半导体封装件的数据传输速度增加，则可以极大提高根据实施方式的半导体封装件的信号完整性裕度。
图22是例示根据另一实施方式的半导体封装件13的截面图。半导体封装件13可以包括安装在封装基板2100上的第一半导体管芯2200A、第二半导体管芯2200B、第三半导体管芯2200C和第四半导体管芯2200D。第一半导体管芯2200A和第二半导体管芯2200B可以并排安装在封装基板2100上。第三半导体管芯2200C和第四半导体管芯2200D可以分别堆叠在第一半导体管芯2200A和第二半导体管芯2200B上。第一半导体管芯2200A和第三半导体管芯2200C可以通过包括穿通电极2500(诸如硅穿孔(TSV))和管芯间连接器2550(诸如凸块)在内的互连结构彼此电连接。类似地，第二半导体管芯2200B和第四半导体管芯2200D可以通过包括穿通电极2500(诸如硅穿孔(TSV))和管芯间连接器2550(诸如凸块)在内的互连结构彼此电连接。半导体封装件13可以具有图2所示的P-DDP结构并且还可以包括具有TSV的堆叠结构。即，半导体封装件13可以具有平面堆叠多管芯封装结构。半导体封装件13可以具有包括TSV的相对短的信号路径。由于半导体封装件13包括TSV，因此半导体封装件13可以具有图2和图3所示的半导体封装件11的封装密度的至少两倍的封装密度。
第一半导体管芯2200A和第二半导体管芯2200B可以通过内部连接器2300连接到封装基板2100。每个内部连接器2300可以包括导电柱2301和焊料层2303。封装基板2100可以包括具有多层结构的芯层2104和具有多层结构的迹线图案。芯层2104可以包括堆叠的第一芯层2110、第二芯层2120和第三芯层2130。第一抗蚀剂层2140可以被设置在第一芯层2110的与第二芯层2120相反的表面上，并且第二抗蚀剂层2150可以被设置在第三芯层2130的与第二芯层2120相反的表面上。第一迹线图案2160可以被设置在第一芯层2110上并且可以被第一抗蚀剂层2140覆盖和保护。第二迹线图案2170可以被设置在第一芯层2110与第二芯层2120之间，并且第三迹线图案2180可以被设置在第二芯层2120与第三芯层2130之间。第四迹线图案2190可以被设置在第三芯层2130与第二抗蚀剂层2150之间。诸如焊球的外部连接器2400可以分别附接到第四迹线图案2190。第一迹线图案2160的一部分可以通过垂直贯穿第一芯层2110的第一导电通孔2162电连接到第二迹线图案2170的一部分。第二迹线图案2170的一部分可以通过垂直贯穿第二芯层2120的第二导电通孔2172电连接到第三迹线图案2180的一部分。第三迹线图案2180的一部分可以通过垂直贯穿第三芯层2130的第三导电通孔2182电连接到第四迹线图案2190的一部分。第一半导体管芯2100A和第二半导体管芯2100B中的每一个可以具有与参照图3至图18描述的半导体管芯200相同的配置，并且封装基板2100也可以具有与参照图3至图18描述的封装基板100相同的配置。
图23是例示采用包括根据本公开的实施方式的至少一种半导体封装件在内的存储卡7800的电子系统的框图。存储卡7800可以包括存储器7810(诸如非易失性存储装置)和存储控制器7820。存储器7810和存储控制器7820可以存储数据或可以读取所存储的数据。存储器7810和/或存储控制器7820包括设置在根据实施方式的嵌入式封装件中的一个或更多个半导体芯片。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储装置。存储控制器7820可以控制存储器7810，使得响应于来自主机7830的读/写请求来读出所存储的数据或者将数据进行存储。
图24是例示包括根据实施方式的至少一种封装件的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出单元8712以及存储器8713。控制器8711、输入/输出单元8712和存储器8713可以通过提供数据移动所经由的路径的总线8715而彼此联接。
在一种实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的一个或更多个半导体封装件。输入/输出单元8712可以包括从小键盘、键盘、显示装置、触摸屏等当中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储将由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM的易失性存储装置和/或诸如闪存的非易失性存储装置。例如，闪存可以被安装到诸如移动终端或台式计算机的信息处理系统。闪存可以构成固态硬盘(SSD)。在该情况中，电子系统8710可以将大量数据稳定地存储在闪存系统中。
电子系统8710还可以包括接口8714，该接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线收发器或无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统以及信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可以被用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。
出于例示的目的，已公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开以及所附权利要求书的范围和精神的情况下，可以进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求于2016年4月26日提交的韩国专利申请No.10-2016-0051153的优先权，该韩国专利申请通过引用全部被并入到本文中。

Claims (23)

1.一种平面双管芯封装件，该平面双管芯封装件包括：
封装基板，该封装基板具有彼此相反的第一表面和第二表面，所述第二表面具有命令/地址球区域和数据球区域；以及
第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯被并排设置在所述封装基板的所述第一表面上，
其中，所述封装基板包括设置在所述命令/地址球区域和所述数据球区域中的外部连接器，
其中，所述第一半导体管芯和所述第二半导体管芯中的每一个具有命令/地址焊盘区域和数据焊盘区域，所述命令/地址焊盘区域和所述数据焊盘区域具有管芯焊盘，
其中，所述命令/地址焊盘区域和所述数据焊盘区域分别与所述命令/地址球区域和所述数据球区域交叠，
其中，所述封装基板还包括将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接的信号路径，
其中，所述信号路径包括：
第一信号路径，所述第一信号路径将所述第一半导体管芯的所述管芯焊盘中的第一管芯焊盘电连接到从所述外部连接器中选择的外部连接器；以及
第二信号路径，所述第二信号路径将所述第二半导体管芯的所述管芯焊盘中的第二管芯焊盘电连接到所选择的外部连接器，
其中，所述第一管芯焊盘和所述第二管芯焊盘是相同类型的信号引脚，并且
其中，所述第一半导体管芯和所述第二半导体管芯具有相同的功能。
2.根据权利要求1所述的平面双管芯封装件，其中，所述命令/地址球区域和所述数据球区域被限定为所述封装基板的所述第二表面的两个不同区域。
3.根据权利要求1所述的平面双管芯封装件，其中，所述第一半导体管芯和所述第二半导体管芯被设置在所述封装基板上，使得所述第一半导体管芯和所述第二半导体管芯的所述数据焊盘区域与所述数据球区域的部分交叠，并且所述第一半导体管芯和所述第二半导体管芯的所述命令/地址焊盘区域与所述命令/地址球区域的部分交叠。
4.根据权利要求1所述的平面双管芯封装件，其中，所述第一半导体管芯和所述第二半导体管芯被设置在所述封装基板上，使得所述管芯焊盘面向所述封装基板的所述第一表面。
5.根据权利要求1所述的平面双管芯封装件，其中，所述第一半导体管芯和所述第二半导体管芯具有相同的配置。
6.根据权利要求1所述的平面双管芯封装件，其中，所述外部连接器是焊球。
7.根据权利要求1所述的平面双管芯封装件，所述平面双管芯封装件还包括内部连接器，所述内部连接器将所述封装基板的所述第一表面与所述第一半导体管芯和所述第二半导体管芯的所述管芯焊盘电连接。
8.根据权利要求1所述的平面双管芯封装件，其中，所述信号路径由具有多层结构的迹线图案构成。
9.根据权利要求8所述的平面双管芯封装件，其中，所述第一信号路径的一部分和所述第二信号路径的一部分是相同部分。
10.根据权利要求1所述的平面双管芯封装件，其中，所述第一半导体管芯和所述第二半导体管芯沿第一方向被并排设置。
11.根据权利要求1所述的平面双管芯封装件，其中，所述信号路径包括：
第一接合部，所述第一接合部与所述第一半导体管芯的所述管芯焊盘中的一个电连接；
第二接合部，所述第二接合部与所述第二半导体管芯的所述管芯焊盘中的一个电连接；
第三迹线图案，所述第三迹线图案与所述第一接合部和所述第二接合部共同电连接；以及
第四迹线图案，所述第四迹线图案将所述第三迹线图案与所述外部连接器中的一个电连接。
12.一种平面双管芯封装件，该平面双管芯封装件包括：
封装基板，该封装基板具有彼此相反的第一表面和第二表面，所述第二表面具有命令/地址球区域和数据球区域；以及
第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯被并排设置在所述封装基板的所述第一表面上，
其中，所述第一半导体管芯和所述第二半导体管芯中的每一个具有命令/地址焊盘区域和数据焊盘区域，所述命令/地址焊盘区域和所述数据焊盘区域具有管芯焊盘，
其中，所述命令/地址焊盘区域和所述数据焊盘区域分别与所述命令/地址球区域和所述数据球区域交叠，
其中，所述封装基板包括：
外部连接器，所述外部连接器被设置在所述第二表面上；以及
信号路径，所述信号路径将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接，
其中，所述信号路径包括：
第一信号路径，所述第一信号路径将所述第一半导体管芯的所述管芯焊盘中的第一管芯焊盘电连接到从所述外部连接器中选择的外部连接器；以及
第二信号路径，所述第二信号路径将所述第二半导体管芯的所述管芯焊盘中的第二管芯焊盘电连接到所选择的外部连接器，
其中，所述第一管芯焊盘和所述第二管芯焊盘是相同类型的信号引脚，并且
其中，所述第一半导体管芯和所述第二半导体管芯具有相同的功能。
13.根据权利要求12所述的平面双管芯封装件，其中，所述信号路径由具有多层结构的迹线图案构成。
14.一种平面双管芯封装件，该平面双管芯封装件包括：
封装基板，该封装基板具有彼此相反的第一表面和第二表面，所述第二表面包括命令/地址球区域和数据球区域；以及
第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯被并排设置在所述封装基板的所述第一表面上，
所述第一半导体管芯和所述第二半导体管芯中的每一个包括命令/地址焊盘区域和数据焊盘区域，
其中，所述命令/地址焊盘区域和所述数据焊盘区域分别与所述命令/地址球区域和所述数据球区域交叠，
其中，所述第一半导体管芯包括第一管芯焊盘，并且所述第二半导体管芯包括第二管芯焊盘，
其中，所述第一半导体管芯包括第三管芯焊盘，并且所述第二半导体管芯包括第四管芯焊盘，
其中，所述封装基板包括：
第一外部连接器和第二外部连接器，所述第一外部连接器和所述第二外部连接器被设置在所述第二表面上；
第一信号路径，所述第一信号路径将所述第一管芯焊盘电连接到所述第一外部连接器；
第二信号路径，所述第二信号路径将所述第二管芯焊盘电连接到所述第一外部连接器；
第三信号路径，所述第三信号路径将所述第三管芯焊盘电连接到所述第二外部连接器；以及
第四信号路径，所述第四信号路径将所述第四管芯焊盘电连接到所述第二外部连接器，
其中，所述第一信号路径至所述第四信号路径中的每一个包括位于两个或更多个不同水平面处的迹线图案，其中，所述第一管芯焊盘和所述第二管芯焊盘是相同类型的信号引脚，并且
其中，所述第一半导体管芯和所述第二半导体管芯具有相同的功能。
15.根据权利要求14所述的平面双管芯封装件，
其中，所述第一半导体管芯和所述第二半导体管芯中的每一个被设置在所述封装基板上，使得从所述命令/地址球区域朝向所述数据球区域的第一方向与从所述命令/地址焊盘区域朝向所述数据焊盘区域的第二方向一致。
16.根据权利要求15所述的平面双管芯封装件，其中，所述命令/地址球区域和所述数据球区域被限定为所述封装基板的所述第二表面的两个不同区域。
17.根据权利要求15所述的平面双管芯封装件，其中，所述第一半导体管芯和所述第二半导体管芯被设置在所述封装基板上，使得所述第一半导体管芯和所述第二半导体管芯的所述数据焊盘区域与所述数据球区域的部分交叠，并且所述第一半导体管芯和所述第二半导体管芯的所述命令/地址焊盘区域与所述命令/地址球区域的部分交叠。
18.根据权利要求14所述的平面双管芯封装件，其中，所述第一半导体管芯和所述第二半导体管芯具有相同的配置。
19.根据权利要求14所述的平面双管芯封装件，该平面双管芯封装件还包括：
第三半导体管芯，所述第三半导体管芯堆叠在所述第一半导体管芯上；以及
第四半导体管芯，所述第四半导体管芯堆叠在所述第二半导体管芯上，
其中，所述第一半导体管芯和所述第三半导体管芯通过第一穿通电极和第一管芯间连接器彼此电连接，并且
其中，所述第二半导体管芯和所述第四半导体管芯通过第二穿通电极和第二管芯间连接器彼此电连接。
20.根据权利要求14所述的平面双管芯封装件，其中，所述第一信号路径至所述第四信号路径由具有多层结构的迹线图案构成。
21.一种半导体封装件，该半导体封装件包括：
封装基板，该封装基板具有彼此相反的第一表面和第二表面，所述封装基板的所述第二表面包括命令/地址球区域和数据球区域；
第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯被设置在所述封装基板的所述第一表面上；
第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；
第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；
第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；以及
第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯，
其中，所述封装基板包括设置在所述命令/地址球区域和所述数据球区域中的外部连接器，
其中，所述第一半导体管芯和所述第二半导体管芯中的每一个具有命令/地址焊盘区域和数据焊盘区域，所述命令/地址焊盘区域和所述数据焊盘区域具有管芯焊盘，
其中，所述第一半导体管芯和所述第二半导体管芯的所述命令/地址焊盘区域以及所述第一半导体管芯和所述第二半导体管芯的所述数据焊盘区域分别与所述命令/地址球区域和所述数据球区域交叠，
其中，所述封装基板还包括将所述外部连接器与所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘电连接的信号路径，
其中，所述信号路径包括：
第一信号路径，所述第一信号路径将所述第一半导体管芯的所述管芯焊盘中的第一管芯焊盘电连接到从所述外部连接器中选择的外部连接器；以及
第二信号路径，所述第二信号路径将所述第二半导体管芯的所述管芯焊盘中的第二管芯焊盘电连接到所选择的外部连接器，
其中，所述第一管芯焊盘和所述第二管芯焊盘是相同类型的信号引脚，并且
其中，所述第一半导体管芯和所述第二半导体管芯具有相同的功能。
22.根据权利要求21所述的半导体封装件，其中，所述命令/地址球区域和所述数据球区域沿与第一方向交叉的第二方向被并排设置，并且
其中，所述命令/地址焊盘区域和所述数据焊盘区域沿所述第二方向被并排设置。
23.一种半导体封装件，该半导体封装件包括：
封装基板，该封装基板具有彼此相反的第一表面和第二表面；
第一半导体管芯和第二半导体管芯，所述第一半导体管芯和所述第二半导体管芯沿横向方向被并排设置在所述封装基板的所述第一表面上；
第三半导体管芯，该第三半导体管芯堆叠在所述第一半导体管芯上；
第四半导体管芯，该第四半导体管芯堆叠在所述第二半导体管芯上；
第一穿通电极和第一管芯间连接器，所述第一穿通电极和所述第一管芯间连接器将所述第一半导体管芯电连接到所述第三半导体管芯；
第二穿通电极和第二管芯间连接器，所述第二穿通电极和所述第二管芯间连接器将所述第二半导体管芯电连接到所述第四半导体管芯；以及
外部连接器，所述外部连接器被设置在所述封装基板的迹线图案上，
其中，所述第一半导体管芯和所述第二半导体管芯中的每一个包括管芯焊盘，
其中，所述封装基板包括将所述外部连接器电连接到所述第一半导体管芯的所述管芯焊盘和所述第二半导体管芯的所述管芯焊盘的信号路径，
其中，第一管芯焊盘和第二管芯焊盘是相同类型的信号引脚，并且
其中，所述第一半导体管芯和所述第二半导体管芯具有相同的功能。
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