JP2019054160A - 半導体装置 - Google Patents

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JP2019054160A
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Japan
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semiconductor
semiconductor layer
logic chip
semiconductor device
chip
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English (en)
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一茂 河崎
Kazushige Kawasaki
一茂 河崎
栗田　洋一郎
Yoichiro Kurita
洋一郎 栗田
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Kioxia Corp
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Toshiba Memory Corp
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Abstract

【課題】複数の半導体チップを含む積層体の良品率を向上させることが可能な半導体装置を提供する。【解決手段】半導体装置は、第１面と、前記第１面とは反対側の第２面と、前記第１面に沿った第１方向に延びる少なくとも１つの配線と、を含む部材と、前記第１面上において、前記第１方向に並べて配置された２以上の積層体と、前記積層体にそれぞれ電気的に接続された２以上のロジックチップと、を備える。前記２以上の積層体は、前記第１面に垂直な第２方向に積層された複数の半導体チップをそれぞれ含む。前記複数の半導体チップは、第１半導体層と第２半導体層とをそれぞれ含む。前記第１半導体層および第２半導体層は、機能素子が設けられた素子面と、前記素子面とは反対側の裏面と、を有し、前記第１半導体層の素子面に前記第２半導体層の素子面が向き合うように貼合される。【選択図】図１

Description

実施形態は、半導体装置に関する。
複数の半導体チップを積層し、樹脂封止した半導体装置がある。このような半導体装置の製造歩留りは、主として複数の半導体チップを含む積層体の良品率に依存する。例えば、回路規模の大型化や、メモリ装置における記憶容量の拡大に伴い、各半導体チップのサイズが大きくなる。これに伴い、各半導体チップに構造欠陥が含まれる確率が高くなり良品率が低下する。このため、複数の半導体チップを含む積層体の良品率が大きく低下し、半導体装置の製造コストを上昇させることがある。
特開２０１５−１７６９５８号公報 特許第４２３７２０７号公報
実施形態は、複数の半導体チップを含む積層体の良品率を向上させることが可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１面と、前記第１面とは反対側の第２面と、前記第１面に沿った第１方向に延びる少なくとも１つの配線と、を含む部材と、前記第１面上において、前記第１方向に並べて配置された２以上の積層体と、前記積層体にそれぞれ電気的に接続された２以上のロジックチップと、を備える。前記２以上の積層体は、前記第１面に垂直な第２方向に積層された複数の半導体チップをそれぞれ含む。前記複数の半導体チップは、第１半導体層と第２半導体層とをそれぞれ含む。前記第１半導体層および第２半導体層は、機能素子が設けられた素子面と、前記素子面とは反対側の裏面と、を有し、前記第１半導体層の素子面に前記第２半導体層の素子面が向き合うように貼合される。
第１実施形態に係る半導体装置を示す模式断面図である。 半導体チップの積層構造を示す模式断面図である。 第１実施形態に係る半導体装置の構成を示す模式図である。 半導体チップと外部回路との接続方法を示す模式図である。 半導体チップと外部回路との別の接続方法を示す模式図である。 第２実施形態に係る半導体装置を示す模式断面図である。 第２実施形態に係る半導体装置の構成を示す模式図である。 半導体チップの積層体とロジックチップとの位置関係を示す模式平面図である。 第２実施形態に係る別の半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
［第１実施形態］
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、部材ＢＰと、積層体ＳＴＣ１と、積層体ＳＴＣ２と、を含む。積層体ＳＴＣ１およびＳＴＣ２は、それぞれ複数の半導体チップ１０を含む。
部材ＢＰは、例えば、実装基板であり、第１面ＢＰ１と、第２面ＢＰ２と、を有する。第２面ＢＰ２は、第１面ＢＰ１とは反対側の表面である。部材ＢＰは、第１面ＢＰ１に沿ったＸ方向もしくはＹ方向に延びる少なくとも１つの配線１１を含む。また、部材ＢＰは、層間絶縁膜を介して設けられた複数の配線層を含む、所謂インターポーザであっても良い。
部材ＢＰの第２面ＢＰ２には、複数のハンダボール２３を含むＢＧＡ（Ball Grid Array）が設けられる。ハンダボール２３は、それぞれ第１面ＢＰ１に設けられた配線１１に電気的に接続される。また、半導体装置１を図示しない回路基板上に実装する場合、ハンダボール２３は、配線１１と外部回路（図示しない）とを電気的に接続する。
積層体ＳＴＣ１およびＳＴＣ２は、第１面ＢＰ１上において、例えば、Ｘ方向に並べて配置される。積層体ＳＴＣ１およびＳＴＣ２は、Ｙ方向に積層された複数の半導体チップ１０をそれぞれ含む。半導体チップ１０は、半導体層１３と半導体層１５とを含む。半導体層１３および半導体層１５は、機能素子が設けられた素子面と、素子面とは反対側の裏面と、をそれぞれ有する。半導体層１３および半導体層１５は、半導体層１３の素子面１３Ａに半導体層１５の素子面１３Ａが向き合うように貼合される（図２参照）。
半導体装置１は、積層体ＳＴＣ１およびＳＴＣ２にそれぞれ電気的に接続されたロジックチップ３０をさらに備える。
図１に示すように、半導体チップ１０は、接続バンプ１７を介して配線板２０の上に積層される。ロジックチップ３０は、配線板２０の裏面側に配置される。配線板２０は、半導体チップ１０に接続される配線（図示しない）を有する上面と、ロジックチップ３０およびフリップチップバンプ（以下、ＦＣバンプ２７）が配置された裏面と、を有する。
ロジックチップ３０は、例えば、配線板２０を貫通するように設けられたビアコンタクトを介して積層体ＳＴＣ１もしくはＳＴＣ２に電気的に接続される。ＦＣバンプ２７は、部材ＢＰの第１面ＢＰ１に設けられた配線１１に接続される。ＦＣバンプ２７は、例えば、配線板２０の上面に設けられた配線（図示しない）を介して配線１１とロジックチップ３０との間を電気的に接続する。また、別のＦＣバンプ２７は、配線板２０の上面に設けられた別の配線（図示しない）を介して配線１１と積層体ＳＴＣ１もしくはＳＴＣ２との間を電気的に接続する。
積層体ＳＴＣ１、ＳＴＣ２およびロジックチップ３０は、例えば、封止樹脂４０を用いて部材ＢＰの上に気密封止される。
本実施形態では、２つの積層体ＳＴＣ１およびＳＴＣ２を部材ＢＰ上に配置することにより、積層体ＳＴＣ１およびＳＴＣ２の良品率を向上させ、半導体装置１の製造歩留りを高くすることができる。
例えば、半導体装置１が半導体記憶装置である場合、半導体チップ１０は、それぞれメモリチップであり、積層体ＳＴＣ１およびＳＴＣ２は、それぞれ複数のメモリチップを積層したメモリスタックとして機能する。半導体装置１は、積層体ＳＴＣ１の記憶容量と、積層体ＳＴＣ２の記憶容量と、を合わせたトータルの記憶容量を有する。そして、半導体装置１では、１つのメモリスタックで同じ記憶容量を実現する場合に比べて、メモリチップのサイズを半減することができる。
メモリチップの良品率は、そのチップサイズに大きく依存する。例えば、シリコンウェーハ上に形成される複数のメモリチップの内、その内部に構造欠陥を含むものが不良となり、構造欠陥を含まないものが良品となる。シリコンウェーハ上の構造欠陥は、例えば、均一に分布することなく、何らかの要因に依存した分布を有する。このため、チップサイズを小さくすることにより、メモリチップの良品率をより向上させることができる。結果として、メモリスタックの良品率は、メモリチップのサイズを小さくすることにより、顕著に改善される。
図２は、半導体チップ１０の積層構造を示す模式断面図である。図２に示すように、半導体チップ１０は、半導体層１３と半導体層１５とを貼り合わせた構造を有する。半導体層１３および１５は、例えば、半導体基板を研削もしくは研磨し、薄層化することにより形成される。
半導体層１３は、素子面１３Ａと裏面１３Ｂとを有し、半導体層１５は、素子面１５Ａと裏面１５Ｂとを有する。素子面１３Ａおよび１５Ａの上には、例えば、３次元配置されたメモリセルを含むメモリセルアレイＭＣＡがそれぞれ設けられる。また、半導体層１３には、裏面１３ＢからメモリセルアレイＭＣＡに至るビアコンタクト３５が設けられ、半導体層１５には、裏面１５ＢからメモリセルアレイＭＣＡに至るビアコンタクト３７が設けられる。ビアコンタクト３５および３７は、それぞれメモリセルアレイＭＣＡのコンタクトパッド（図示しない）に接続される。
半導体層１３および１５は、素子面１３Ａと素子面１５Ａとが向き合うように貼合される。半導体層１３および１５は、メモリセルアレイＭＣＡの表面に設けられたコンタクトパッド３９を介して電気的に接続される。
さらに、複数の半導体チップ１０が、Ｚ方向に積層される。Ｚ方向において隣接する半導体チップ１０は、一方のビアコンタクト３５と他方のビアコンタクト３７とをつなぐ接続バンプ１７を介して接続される。
例えば、半導体チップ１０において、素子面１３Ａの上に設けられたメモリセルアレイＭＣＡと、素子面１５Ａの上に設けられたメモリセルアレイＭＣＡと、の間の間隔ＷＡは、Ｚ方向において隣接する半導体チップ１０の裏面１３Ｂと裏面１５Ｂとの間の間隔ＷＢよりも狭い。素子面１３Ａ上のメモリセルアレイＭＣＡと素子面１５Ａ上のメモリセルアレイＭＣＡとが接するように貼合された場合、間隔ＷＡはゼロとなる。
図３は、第１実施形態に係る半導体装置１の構成を示す模式図である。半導体装置１は、例えば、半導体記憶装置であり、メモリスタックとして機能する積層体ＳＴＣ１およびＳＴＣ２を含む。
例えば、電源電圧Ｖｄｄは、共通の配線を介して積層体ＳＴＣ１およびＳＴＣ２に供給される。一方、積層体ＳＴＣ１およびＳＴＣ２は、それぞれ別の配線およびロジックチップ３０を介して外部回路（図示しない）に接続される。
積層体ＳＴＣ１は、接続導体ＢＣＰ１を介してロジックチップ３０に接続され、配線ＩＣＬ１を介して外部回路に接続される。接続導体ＢＣＰ１は、例えば、積層体ＳＴＣ１の最下層に位置する半導体チップ１０のビアコンタクト３５を含む（図２参照）。また、配線ＩＣＬ１は、例えば、配線板２０の表面に形成された配線（図示しない）、および、部材ＢＰの第１面ＢＰ１に設けられた配線１１を含む。
積層体ＳＴＣ２は、接続導体ＢＣＰ２を介して別のロジックチップ３０に接続され、配線ＩＣＬ２を介して外部回路に接続される。接続導体ＢＣＰ２は、例えば、積層体ＳＴＣ２の最下層に位置する半導体チップ１０のビアコンタクト３５を含む（図２参照）。また、配線ＩＣＬ２は、例えば、配線板２０の表面に形成された別の配線（図示しない）、および、別の配線１１を含む。
すなわち、積層体ＳＴＣ１およびＳＴＣ２は、それぞれ独立した経路を介して外部回路に接続される。このような構成は、外部回路とロジックチップ３０との間においてデータおよびコマンドを送受信する信号帯域が、積層体ＳＴＣ１およびＳＴＣ２を一体のメモリスタックとして動作させることが可能な信号帯域よりも狭い場合に有効である。
図４（ａ）および（ｂ）は、ロジックチップ３０を介した半導体チップ１０と外部回路との接続方法を示す模式図である。図４（ａ）は、半導体チップ１０と外部回路との間の接続経路を示す模式図である。図４（ｂ）は、半導体チップ１０と外部回路との間で送受信される信号を示す模式図である。
図４（ａ）に示すように、ロジックチップ３０と外部回路との間は、配線ＩＣＬにより接続され、ロジックチップ３０と各半導体チップ１０との間は、接続導体ＢＣＰにより接続される。配線ＩＣＬは、図３に示す配線ＩＣＬ１およびＩＣＬ２のいずれか一方である。
半導体チップ１０は、ロジックチップ３０に対して並列接続される。この例では、ロジックチップ３０と複数の半導体チップ１０との間は、複数の接続導体ＢＣＰを介して接続される。各接続導体ＢＣＰは、１つの半導体チップをロジックチップ３０に接続する。
接続導体ＢＣＰは、積層体ＳＴＣ１もしくはＳＴＣ２の内部をＺ方向に延びる導体である。接続導体ＢＣＰは、例えば、接続バンプ１７、ビアコンタクト３５、３７およびコンタクトパッド３９うちの少なくとも１つを含むように構成される（図２参照）。また、各半導体チップ１０とロジックチップ３０は、接続導体ＢＣＰおよび配線板２０の上に設けられた配線（図示しない）を介して電気的に接続されても良い（図１参照）。
この場合、ロジックチップ３０は、外部回路から送信されたコマンドおよびデータを、各半導体チップ１０のインターフェース回路に分配し、各半導体チップ１０から受信したデータを統合して外部回路の出力する。
図４（ｂ）に示すように、ロジックチップ３０と外部回路との間で送受信される信号の周波数ｆｃ１は、ロジックチップ３０と各半導体チップとの間で送受信される信号の周波数ｆｃ２よりも高い。ロジックチップ３０は、例えば、バッファメモリを含み、入出力信号の周波数を変換する。
図５は、半導体チップ１０と外部回路との間の別の接続方法を示す模式図である。この例では、ロジックチップ３０は、１つの接続導体ＢＣＰを介して複数の半導体チップ１０に接続される。
例えば、ロジックチップ３０は、配線板２０の上に積層された複数の半導体チップ１０に対して、１つの接続導体ＢＣＰを介してデータの送受信を行う。また、ロジックチップ３０と複数の半導体チップ１０との間に、２以上の半導体チップ１０につながる接続導体ＢＣＰを複数配置しても良い。
なお、図２に示す半導体チップ１０の積層構造、および、図４（ａ）、図４（ｂ）、図５に示す各半導体チップ１０とロジックチップ３０との間の接続形態は、以下の実施形態にも適用される。
［第２実施形態］
図６（ａ）および（ｂ）は、第２実施形態に係る半導体装置２および３を示す模式断面図である。図７は、第２実施形態に係る半導体装置２、３の構成を示す模式図である。図８は、半導体チップの積層体ＳＴＣ１、ＳＴＣ２とロジックチップ３０との位置関係を示す模式平面図である。
半導体装置２および３は、積層体ＳＴＣ１と、積層体ＳＴＣ２と、ロジックチップ３０と、配線板５０と、を含む。積層体ＳＴＣ１およびＳＴＣ２は、配線板５０の上面に配置され、それぞれ複数の半導体チップ１０を含む。ロジックチップ３０は、配線板５０の裏面に配置される。積層体ＳＴＣ１およびＳＴＣ２は、例えば、ＦＣバンプ（図１参照）を介して配線板５０の上に実装されても良い。
配線板５０は、例えば、樹脂層４１と、少なくとも１つの配線４３と、コンタクトパッド４５と、を含む（図９参照）。少なくとも１つの配線４３は、樹脂層４１の上面に設けられ、コンタクトパッド４５は、樹脂層４１の裏面に設けられる。少なくとも１つの配線４３とコンタクトパッド４５とは、例えば、樹脂層４１を貫くビアコンタクト４７を介して電気的に接続される。
図６（ａ）に示すように、配線板５０の裏面には、ハンダボール２３およびロジックチップ３０が配置される。ハンダボール２３およびロジックチップ３０は、コンタクトパッドおよびビアコンタクトを介して配線板５０の上面設けられた配線に接続される。ロジックチップ３０は、Ｚ方向に見て積層体ＳＴＣ１およびＳＴＣ２の両方に重なるように配置される（図８参照）。
配線板５０の上面には、図７に示す配線ＩＣＬ３、ＩＣＬ４およびＩＣＬ５が設けられる。例えば、外部回路は、ハンダボール２３を介して配線ＩＣＬ３に接続される。さらに、配線ＩＣＬ３は、ロジックチップ３０に接続される。すなわち、ロジックチップ３０は、配線ＩＣＬ３を介して外部回路と信号の送受信を行う。
また、積層体ＳＴＣ１は、配線ＩＣＬ４を介してロジックチップ３０と信号の送受信を行う。積層体ＳＴＣ２は、配線ＩＣＬ５を介してロジックチップ３０と信号の送受信を行う。配線ＩＣＬ４およびＩＣＬ５は、積層体ＳＴＣ１およびＳＴＣ２の接続導体ＢＣＰにそれぞれ接続される。
図６（ｂ）に示すように、積層体ＳＴＣ１およびＳＴＣ２の接続導体ＢＣＰは、ロジックチップ３０の上方に配置しても良い。例えば、図８に示すように、ロジックチップ３０は、Ｚ方向に見て積層体ＳＴＣ１およびＳＴＣ２の両方に重なるように配置される。そして、接続導体ＢＣＰは、ロジックチップ３０の上方においてＺ方向に延びる。
このように、ロジックチップ３０の上方に接続導体ＢＣＰを配置することにより、配線ＩＣＬ４およびＩＣＬ５を短くすることが可能となり、各半導体チップ１０とロジックチップ３０との間の信号の伝送速度を早くすることができる。
図９は、第２実施形態に係る別の半導体装置４を示す模式断面図である。半導体装置４は、積層体ＳＴＣ１と、積層体ＳＴＣ２と、ロジックチップ３０と、配線板５０と、メモリチップ７０と、を含む。積層体ＳＴＣ１およびＳＴＣ２は、配線板５０の上面に配置され、ロジックチップ３０およびメモリチップ７０は、配線板５０の裏面に配置される。
図９に示すように、配線板５０は、樹脂層４１と、配線４３と、コンタクトパッド４５と、を含む。配線４３は、樹脂層４１の上面に設けられ、コンタクトパッド４５は、樹脂層４１の裏面に設けられる。配線４３とコンタクトパッド４５とは、例えば、樹脂層４１を貫くビアコンタクト４７を介して電気的に接続される。配線板５０のＺ方向の厚さＷＳは、例えば、半導体チップ１０のＺ方向の厚さＷＣよりも薄い。
ロジックチップ３０は、Ｚ方向に見て積層体ＳＴＣ１およびＳＴＣ２の両方に重なるように配置される（図８参照）。また、積層体ＳＴＣ１およびＳＴＣ２の接続導体ＢＣＰは、ロジックチップ３０の上方に配置される。さらに、接続導体ＢＣＰは、配線板５０を貫くビアコンタクト４７を介してロジックチップ３０に接続される。
メモリチップ７０は、配線板５０の上面に設けられた配線４３を介してロジックチップ３０に接続される。メモリチップ７０は、ロジックチップ３０のバッファメモリとして機能する。
なお、配線板５０は、上記の例に限定される訳ではなく、例えば、複数の配線層を積層した、所謂インターポーザであっても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４…半導体装置、 １０…半導体チップ、 １１、４３…配線、 １３、１５…半導体層、 １３Ａ、１５Ａ…素子面、 １３Ｂ、１５Ｂ…裏面、 １７…接続バンプ、 ２３…ハンダボール、 ２７…ＦＣバンプ、 ２０、５０…配線板、 ３０…ロジックチップ、 ３５、３７、４７…ビアコンタクト、 ３９…コンタクトパッド、 ４０…封止樹脂、 ４１…樹脂層、 ７０…メモリチップ、 ＢＣＰ…接続導体、 ＢＰ…部材、 ＢＰ１…第１面、 ＢＰ２…第２面、 ＩＣＬ…配線、 ＭＣＡ…メモリセルアレイ、 ＳＴＣ１、ＳＴＣ２…積層体

Claims (9)

  1. 第１面と、前記第１面とは反対側の第２面と、前記第１面に沿った第１方向に延びる少なくとも１つの配線と、を含む部材と、
    前記第１面上において、前記第１方向に並べて配置された２以上の積層体であって、前記第１面に垂直な第２方向に積層された複数の半導体チップをそれぞれ含む２以上の積層体と、
    前記積層体にそれぞれ電気的に接続された２以上のロジックチップと、
    を備え、
    前記複数の半導体チップは、第１半導体層と第２半導体層とをそれぞれ含み、
    前記第１半導体層および第２半導体層は、機能素子が設けられた素子面と、前記素子面とは反対側の裏面と、を有し、前記第１半導体層の素子面に前記第２半導体層の素子面が向き合うように貼合された半導体装置。
  2. 前記部材は、前記ロジックチップに接続される配線を含む請求項１記載の半導体装置。
  3. 前記積層体は、前記ロジックチップに電気的に接続される接続導体を含み、
    前記接続導体は、前記複数の半導体チップのそれぞれと、前記ロジックチップと、を電気的に接続する請求項１または２に記載の半導体装置。
  4. 前記積層体は、前記ロジックチップに電気的に接続される接続導体を含み、
    前記接続導体は、前記複数の半導体チップに共有され、前記ロジックチップに接続される請求項１または２に記載の半導体装置。
  5. 前記第１半導体層の素子面上に設けられた構造体と、前記第２半導体チップの素子面上に設けられた構造体と、の間の第１間隔は、複数の前記半導体チップのうちの前記第２方向において隣接する半導体チップ間の第２間隔よりも狭い請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１面と、前記第１面とは反対側の第２面と、前記第１面に沿った第１方向に延びる少なくとも１つの配線層と、を含む部材と、
    前記第１面上において、前記第１方向に並べて配置され、前記第１面に垂直な第２方向に積層された複数の半導体チップを含む２以上の積層体と、
    前記部材の第２面上に設けられ、前記２以上の積層体に電気的に接続されたロジックチップと、
    を備え、
    前記複数の半導体チップのそれぞれは、第１半導体層と第２半導体層とを含み、
    前記第１半導体層および第２半導体層は、機能素子が設けられた素子面と、前記素子面とは反対側の裏面と、をそれぞれ有し、前記第１半導体層の素子面に前記第２半導体層の素子面が向き合うように貼合された半導体装置。
  7. 前記ロジックチップは、前記第２方向に見て、前記２以上に積層体のうちの隣接して配置された２つの積層体に重なる位置に設けられる請求項６記載の半導体装置。
  8. 前記２つの積層体は、前記第２方向に延在し、前記ロジックチップに電気的に接続された接続導体を含み、
    前記接続導体は、前記第２方向に見て前記ロジックチップに重なる位置に設けられる請求項７記載の半導体装置。
  9. 前記部材は、前記半導体チップの前記第２方向の厚さよりも薄い前記第２方向の厚さを有する請求項６〜８のいずれか１つ記載の半導体装置。
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