JP2021140837A - 半導体記憶装置 - Google Patents

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朋也 佐貫
Tomoya Sanuki
朋也 佐貫
俊雄 藤澤
Toshio Fujisawa
俊雄 藤澤
洋 前嶋
Hiroshi Maejima
洋 前嶋
高志 前田
Takashi Maeda
高志 前田
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Kioxia Corp
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Abstract

【課題】記憶容量あたりの製造コスト（ビットコスト）の少ない半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、回路チップと、前記回路チップに積層された複数のメモリチップと、を備え、前記メモリチップはそれぞれ、複数のメモリセルを含むメモリセルアレイを有し、前記回路チップは、データラッチを有し、前記データラッチは、それぞれの前記メモリセルアレイへデータを書き込む又は読み出すためのページデータを格納する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルを含むアレイチップと、メモリセルを制御する制御回路を含む回路チップとが貼合された半導体記憶装置が知られている。
特開２０１６−６２９０１号公報
本発明が解決しようとする課題は、記憶容量あたりの製造コスト（ビットコスト）の少ない半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、回路チップと複数のメモリチップとを備える。複数のメモリチップは、回路チップに積層されている。複数のメモリチップはそれぞれメモリセルアレイを有する。メモリセルアレイは、複数のメモリセルを含む。回路チップは、データラッチを有する。データラッチは、それぞれのメモリセルアレイへデータを書き込む又は読み出すためのページデータを格納する。
第１実施形態にかかる半導体記憶装置の回路構成を示すブロック図。 第１実施形態にかかる集積チップの斜視図。 第１実施形態にかかる集積チップの回路構成を示すブロック図。 第１実施形態にかかる集積チップのメモリセルアレイの回路図。 第１変形例にかかる集積チップにおけるメモリチップと回路チップとの積層状態を示す断面図。 第２変形例にかかる集積チップの斜視図。 第２変形例にかかる集積チップにおけるメモリチップと回路チップとの界面を拡大した断面図。 第３変形例にかかる集積チップにおけるメモリチップと回路チップとの界面を拡大した断面図。 第４変形例にかかる集積チップの斜視図。 第５変形例にかかる集積チップの斜視図。 第６変形例にかかる集積チップの斜視図。 第６変形例にかかる集積チップの回路構成を示すブロック図。 第７変形例にかかる集積チップの回路構成を示すブロック図。 第８変形例にかかる集積チップの斜視図。 第８変形例にかかる集積チップの回路構成を示すブロック図。 第８変形例にかかる集積チップの別の例の斜視図。 第９変形例にかかる集積チップの別の例の斜視図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
ｘ方向、ｙ方向、ｚ方向について定義する。ｘ方向及びｙ方向は、後述するメモリチップの表面と略平行な方向である（図２参照）。ｘ方向は、ｘｙ面内の任意の一方向であり、ｙ方向はｘ方向と直交する方向である。ｚ方向は、ｘ方向及びｙ方向と略直交する方向である。ｚ方向は積層方向と言われる場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。
（第１実施形態）
図１は、メモリシステム１の回路構成を示すブロック図である。メモリシステム１は、例えば一つのストレージデバイスであり、ホスト装置２と接続される。ホスト装置２は、例えば、サーバ装置、パーソナルコンピュータ、又はモバイル型の情報処理装置である。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求及びライト要求）を発行する。
メモリシステム１は、メモリコントローラ１０とメモリ装置２０とを有する。メモリコントローラ１０とメモリ装置２０とは、複数のチャネルで接続される。
メモリコントローラ１０は、ホストインターフェースコントローラ（ホストＩ／Ｆコントローラ）１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ＣＰＵ（Central Processing Unit）１４、ＥＣＣ（Error Correcting Code）回路１５、およびＮＡＮＤコントローラ１６を含む。これらの機能部は、バスで互いに接続されている。例えば、メモリコントローラ１０は、これら構成が１つのチップに纏められたＳｏＣ（System on a Chip）で構成されている。ただし、これらの機能部の一部は、メモリコントローラ１０の外部に設けられてもよい。
ホストＩ／Ｆコントローラ１１は、ＣＰＵ１４による制御の下で、ホスト装置２とメモリシステム１との間の通信インターフェースの制御、およびホスト装置２とＲＡＭ１２との間のデータ転送の制御を実行する。
ＲＡＭ１２は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）などである。ＲＡＭ１２は、ホスト装置２とメモリ装置２０との間のデータ転送のためのバッファとして機能する。また、ＲＡＭ１２は、ＣＰＵ１４にワークエリアを提供する。ＲＡＭ１２には、メモリシステム１の動作時に、ＲＯＭ１３に記憶されているファームウェア（プログラム）がロードされる。
ＣＰＵ１４は、ハードウェアプロセッサの一例である。ＣＰＵ１４は、例えばＲＡＭ１２にロードされたファームウェアを実行することで、メモリコントローラ１０の全体を制御する。例えば、ＣＰＵ１４は、メモリ装置２０に対するデータの書き込み、読み出し、および消去に関する動作を制御する。
ＥＣＣ回路１５は、メモリ装置２０への書き込み対象のデータに対してエラー訂正のための符号化を行う。ＥＣＣ回路１５は、メモリ装置２０から読み出されたデータにエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出されたデータに対してエラー訂正を実行する。
ＮＡＮＤコントローラ１６は、ＣＰＵ１４による制御の下で、ＲＡＭ１２とメモリ装置２０との間のデータ転送の制御を実行する。ＮＡＮＤコントローラ１６は、メモリコントローラ１０の物理層であり、送受信回路を含む。ＮＡＮＤコントローラ１６は、メモリコントローラ１０からメモリ装置２０に向けて送信されるデジタル信号を電気信号に変換し、変換した電気信号を伝送線路を通じてメモリ装置２０に送信する。また、ＮＡＮＤコントローラ１６は、伝送線路を通じてメモリ装置２０から電気信号を受信し、受信した電気信号をデジタル信号に変換する。
本実施形態では、ＮＡＮＤコントローラ１６は、複数のチャネルを有する。各チャネルは、複数のメモリ装置２０に接続されている。ただし、チャネルは、１つでもよい。また、１つのチャネルには、１つのメモリ装置２０だけが接続されていてもよい。
メモリ装置２０は、複数の集積チップ２１を有する。図２は、第１実施形態にかかる集積チップ２１の斜視図である。集積チップ２１は、回路チップ３０と複数のメモリチップ４０とを備える。複数のメモリチップ４０は、回路チップ３０上にｚ方向に積層されている。図２では、メモリチップ４０が４層の例を示したが、メモリチップ４０の数はこれに限定されるものではない。また回路チップ３０とメモリチップ４０の積層順は問わない。
回路チップ３０及びメモリチップ４０のそれぞれは、第１パッドＰ１と第２パッドＰ２を備える。また回路チップ３０は第３パッドＰ３を有し、第３パッドはプリント基板上の第４パッドＰ４に接続されている。第１パッドＰ１は、回路チップ３０又はメモリチップ４０に電源を供給するためのパッドである。第２パッドＰ２は、回路チップ３０又はメモリチップ４０に信号を伝送するためのパッドである。第３パッドＰ３及び第４パッドＰ４は、回路チップ３０に電源を供給するためのパッドである。図２において、第１パッドＰ１の間及び第２パッドＰ２の間は、ワイヤｗで接合されている。ワイヤｗは、有線の信号線又は電源線の一例である。
図３は、第１実施形態にかかる集積チップ２１の回路構成を示すブロック図である。集積チップ２１は、回路チップ３０と複数のメモリチップ４０からなる。回路チップ３０とそれぞれのメモリチップ４０との間は、信号線で接続され、信号のやり取りを行う。
回路チップ３０は、例えば、Ｉ／Ｏ信号処理回路３１,３５、制御信号処理回路３２、シリアル回路３３、データラッチ３４、電圧発生回路３６、チップ制御回路３７を有する。
Ｉ／Ｏ信号処理回路３１は、メモリコントローラ１０と集積チップ２１との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路３１は、メモリコントローラ１０又は外部電源から信号を受信し、集積チップ２１内のデータをメモリコントローラ１０へ出力する。Ｉ／Ｏ信号処理回路３１は、データ、アドレス、および各種指示を伝送するＩ／Ｏ信号線に接続される。メモリコントローラ１０と集積チップ２１との間のＩ／Ｏ信号線は、例えば、８本であり、１ＧＨｚ程度の高速で信号が伝送される。
制御信号処理回路３２は、制御信号線に接続される。制御信号線は、ＷＥ（ライトイネーブル）信号線、ＲＥ（リードイネーブル）信号線、ＣＬＥ（コマンドラッチイネーブル）信号線、ＡＬＥ（アドレスラッチイネーブル）信号線、ＷＰ（ライトプロテクト）信号線などを含む。ＣＥ信号線は、メモリチップが選択中であることを示す信号を伝送する。ＲＹ／ＢＹ信号線は、メモリ装置２０が動作中か否かを信号のレベルで示し、例えば、Ｈｉｇｈレベルで非動作中に対応したレディー状態（ＲＹ）を示し、Ｌｏｗレベルで動作中に対応したビジー状態（ＢＹ）を示す。制御信号処理回路３２は、制御信号を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路３１が受け付けたＩ／Ｏ信号の格納先の振り分けを実行する。
シリアル回路３３は、メモリセルアレイ４１のページのデータを、転送用のデータに変換し、転送する回路である。シリアル回路３３は、例えば、１ページ分のデータをメモリチップ４０のそれぞれのデータレジスタ４５に伝える。シリアル回路３３は、Ｉ／Ｏ信号処理回路３１，３５からのＩ／Ｏ信号を直列で高速に出力する。
データラッチ３４は、Ｉ／Ｏ信号処理回路３１，３５からのＩ／Ｏ信号を格納する。データラッチ３４は、Ｉ／Ｏ信号を演算し、それぞれのメモリチップ４０のメモリセルアレイ４１のページごとに振り分ける。ページは、メモリセルアレイ４１のデータの読み込みの単位であり、複数ビットからなる。
Ｉ／Ｏ信号処理回路３５は、回路チップ３０とそれぞれのメモリチップ４０との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路３５は、データ、アドレス、および各種指示を伝送するＩ／Ｏ信号線に接続される。回路チップ３０とそれぞれのメモリチップ４０との間のＩ／Ｏ信号線は、例えば、１０本以上２００本以下であり、１００ＭＨｚ程度の速度で信号が伝送される。回路チップ３０とメモリチップ４０との間の信号の伝送速度は、メモリコントローラ１０と集積チップ２１との間の信号の伝送速度より遅い。
電圧発生回路３６は、データの読み出し、データの書き込み、データの消去に必要な電圧を生み出す。電圧発生回路３６は、例えば、高電圧発生回路３６Ａと低電圧発生回路３６Ｂからなる。電圧発生回路３６は、メモリセルアレイ４１、ローデコーダ４２、センスアンプ４４に印加する電圧を生成する。低電圧発生回路３６Ｂは、基準電圧を生成する。低電圧発生回路３６Ｂは、降圧も行う。高電圧発生回路３６Ａは、基準電圧を昇圧し、高電圧を生成する。
チップ制御回路３７は、回路チップ３０内の各回路を制御する。チップ制御回路３７は、例えば、制御信号処理回路３２、シリアル回路３３、データラッチ３４及びＩ／Ｏ信号処理回路３５を制御する。
それぞれのメモリチップ４０は、例えば、メモリセルアレイ４１、ローデコーダ４２、カラムデコーダ４３、センスアンプ４４、データレジスタ４５、チップ制御回路４６、Ｉ／Ｏ信号処理回路４７を備える。
メモリセルアレイ４１は、複数のメモリセルＭＴを有し、データを記憶する。メモリセルアレイ４１は、例えば、複数のメモリセルＭＴが立体状に配置されたいわゆる三次元構造のＮＡＮＤメモリである。以下、メモリセルアレイ４１がＮＡＮＤメモリの例を挙げて説明するが、メモリセルアレイ４１はＮＡＮＤメモリに限られるものではない。例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＮＯＲ型フラッシュメモリ、ＰＣＭ（Phase Change Material）メモリ、抵抗変化型メモリ（ＲｅＲＡＭ）でもよい。
図４は、第１実施形態にかかるメモリセルアレイの回路図である。メモリセルアレイ４１は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…）を有する。例えば、メモリセルアレイ４１は、数百から数千のブロックＢＬＫを有する。
図４に示すように、ｍ（ｍは自然数）本のビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）の各々は、各ブロックＢＬＫにおいて、複数（例えば４つ）のストリングＳＴＲと接続されている。各ストリングＳＴＲは、１つの第１選択ゲートトランジスタＳＴ（ＳＴ０〜ＳＴ３）、複数のメモリセルＭＴ（ＭＴ０〜ＭＴ７）、および１つの第２選択ゲートトランジスタＤＴ（ＤＴ０〜ＤＴ３）を含む。第１選択ゲートトランジスタＳＴ、複数のメモリセルＭＴ、および第２選択ゲートトランジスタＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。相違する複数のビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）とそれぞれ接続された複数（ｍ個）のストリングＳＴＲは、１つのストリングユニットＳＵを構成する。各ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。
第１選択ゲートトランジスタＳＴの制御ゲート電極は、第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬに接続されている。第１選択ゲート線ＳＧＳＬは、第１選択ゲートトランジスタＳＴの制御ゲート電極を制御する制御信号線である。第１選択ゲートトランジスタＳＴは、第１選択ゲート線ＳＧＳＬを通じて印加される電圧に基づき、複数のメモリセルＭＴとソース線ＣＥＬＳＲＣとの間を選択的に接続する。第１選択ゲート線ＳＧＳＬは、ストリングユニットＳＵ（ＳＵ０〜ＳＵ３）毎に独立して接続されてもよい。
第２選択ゲートトランジスタＤＴの制御ゲート電極は、第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）に接続されている。第２選択ゲート線ＳＧＤＬは、第２選択ゲートトランジスタＤＴの制御ゲート電極を制御する制御信号線である。第２選択ゲートトランジスタＤＴは、第２選択ゲート線ＳＧＤＬを通じて印加される電圧に基づき、複数のメモリセルＭＴとビット線ＢＬとの間を選択的に接続する。
各メモリセル（メモリセルトランジスタ）ＭＴは、積層ゲート構造を有したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。メモリセルＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルＭＴは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。
各ブロックＢＬＫにおいて、各メモリセルＭＴの制御ゲート電極は、それぞれに対応するワード線ＷＬに接続されている。例えば、メモリセルＭＴ０〜ＭＴ７の制御ゲート電極には、ワード線ＷＬ０〜ＷＬ７がそれぞれ接続されている。各ワード線ＷＬは、メモリセルアレイ４１において１列（１つのＲｏｗ）に並ぶ１群のメモリセルＭＴを選択するための制御信号線であり、それら１列に並ぶ１群のメモリセルＭＴに共通に接続されている。ワード線ＷＬ０〜ＷＬ７は、ローデコーダ４２に接続される。各メモリセルＭＴは、ワード線ＷＬとビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）との交差部に設けられている。読み出しまたは書き込みが行われるメモリセルＭＴに接続されたワード線ＷＬに、ある電圧を印加することで、メモリセルＭＴの読み出しまたは書き込みが可能になる。
各ブロックＢＬＫにおいて、相違するストリングＳＴＲに含まれる複数のメモリセルＭＴには、同じアドレスに対応するワード線ＷＬが共通に接続されている。ワード線ＷＬを共有する複数のメモリセルＭＴの組は、セルユニットＣＵと称される。１つのセルユニットＣＵに含まれる複数のメモリセルＭＴは、一括してデータが書き込まれ、また一括してデータが読み出される。１つのセルユニットＣＵの記憶空間は、１つまたは複数のページを含む。
ローデコーダ４２は、Ｉ／Ｏ信号処理回路４７から受信したアドレス情報に基づいて、１つのブロックＢＬＫを選択する。ローデコーダ４２は、複数のワードラインのそれぞれに、所望の電圧を印可し、メモリセルアレイ４１に対するデータの書き込み動作及び読み出し動作を行う。
カラムデコーダ４３は、Ｉ／Ｏ信号処理回路４７から受信したアドレス情報に基づいて、所定のビット線を選択して活性化する。
センスアンプ４４は、読み出し動作において、メモリセルアレイ４１に含まれるメモリセルＭＴ（図３参照）の状態をセンスし、センスされた状態に基づいて読み出しデータを生成する。センスアンプ４４は、生成した読み出しデータをデータレジスタ４５に格納する。
データレジスタ４５は、センスアンプ４４でセンスされた読み出しデータを一時的に保存する。データレジスタ４５は、読み出しデータを一時的に保存するテンポラリーのデータラッチ（以下、ＴＤＬと称する）を有する。ＴＤＬは、書き込み及び読み出しのページデータに変換せず、センスされた読み出しデータをそのまま格納する。
チップ制御回路４６は、ローデコーダ４２及びカラムデコーダ４３を制御する論理回路である。チップ制御回路４６は、Ｉ／Ｏ信号処理回路４７から受信したアドレス情報に基づいて、ローデコーダ４２及びカラムデコーダ４３を制御する。
Ｉ／Ｏ信号処理回路４７は、回路チップ３０とそれぞれのメモリチップ４０との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路４７にはＴＤＬに格納された読み出しデータがそのまま伝送される。Ｉ／Ｏ信号処理回路４７に伝送された読み出しデータは、回路チップ３０のＩ／Ｏ信号処理回路３５にそのまま伝送される。ＴＤＬに格納された読み出しデータは、回路チップ３０のデータラッチ３４で演算され、ページデータごとに格納される。
第１実施形態にかかる集積チップ２１は、メモリセルアレイ４１を制御する周辺回路の一部が、メモリチップ４０とは別の回路チップ３０内にある。周辺回路の一部とは、例えば、制御信号処理回路３２、データラッチ３４、電圧発生回路３６である。データをページデータ毎に格納するデータラッチ３４、及び、高電圧を生み出すための高電圧発生回路３６Ａは、広い面積を必要とし、ウェハにおける占有率が高い。制御信号処理回路３２、データラッチ３４、電圧発生回路３６を複数のメモリチップ４０で共有化した回路チップ３０を別に設けることで、メモリチップ４０を構成する要素が少なくなる。すなわち、一つの集積チップ２１のサイズを小さくできる。
また回路チップ３０とメモリチップ４０との間のＩ／Ｏ信号線を、例えば、略１００本まで増やすことで、回路チップ３０とメモリチップ４０間において信号を伝送する際の動作周波数を下げることができる。伝送時の周波数が低い（例えば、１００ＭＨｚ程度）場合、伝送用のトランジスタの性能が低くても処理できる。高性能なトランジスタは、ウェハコストの増大の原因の一つであり、トランジスタの性能を下げることでウェハコストを低減することができる。
ビットコストは、記憶容量あたりの製造コストである。ビットコストは、ウェハコストとチップサイズの積で決まる。したがって、第１実施形態にかかる集積チップ２１は、ビットコスト）を低減できる。
（第１変形例）
第１変形例にかかる集積チップは、メモリチップ４０と回路チップ３０の間、及び、メモリチップ４０同士の間の信号線及び電源線がビア配線Ｖ及びマイクロバンプＭＢである点が、図２に示す集積チップ２１と異なる。ビア配線Ｖは貫通配線の一例である。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。
図５は、第１変形例にかかる集積チップにおけるメモリチップ４０と回路チップ３０との積層状態を示す断面図である。回路チップ３０の上には、複数のメモリチップ４０が積層されている。ビア配線Ｖは、メモリチップ４０及び回路チップ３０の内部を積層方向に貫く。ビア配線Ｖは、絶縁層に形成された開口内に充填された導電体からなる。ビア配線Ｖは、有線の信号線又は電源線として使われる。
マイクロバンプＭＢは、隣接するメモリチップ４０間及びメモリチップ４０と回路チップ３０との間を繋ぐ。マイクロバンプＭＢは、有線の信号線又は電源線の一例である。ビア配線Ｖ及びマイクロバンプＭＢは、回路チップ３０とそれぞれのメモリチップ４０とを電気的に繋ぎ、信号線又は電源線として機能する。
このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。またビア配線Ｖはワイヤより容量が小さいため、ビア配線Ｖを用いると集積チップの消費電力が下がる。
（第２変形例）
第２変形例にかかる集積チップは、メモリチップ４０と回路チップ３０の間の信号線及び電源線がマイクロバンプＭＢである点が、図２に示す集積チップ２１と異なる。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。
図６は、第２変形例にかかる集積チップの斜視図である。図７は、第２変形例にかかる集積チップにおけるメモリチップ４０と回路チップ３０との界面を拡大した断面図である。図７は、メモリチップ４０と回路チップ３０とを接続する前の図である。例えば、回路チップ３０の電極Ｅに形成されたマイクロバンプＭＢは、メモリチップ４０の電極Ｅと接合する。回路チップ３０は、ｘｙ面内に広がっている。回路チップ３０上のそれぞれの位置には、マイクロバンプＭＢを介して一つのメモリチップ４０が接続されている。メモリチップ４０は一つ、または複数あり、複数の場合には例えば、回路チップ３０上に並ぶ。マイクロバンプＭＢは、有線の信号線又は電源線として使われる。マイクロバンプＭＢを用いると、回路チップ３０とメモリチップ４０との間のＩ／Ｏ信号線を１００本以上１００００本以下まで増やせる。
このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。また回路チップ３０とメモリチップ４０との間のＩ／Ｏ信号線を増えると、伝送時の周波数をさらに下げることができる。伝送時の周波数が下がると、伝送用に高性能なトランジスタを用いる必要が無くなり、よりビットコストの低減につながる。また回路チップ３０とメモリチップ４０との間のＩ／Ｏ信号線を増やすことで、回路チップ３０とメモリチップ４０との間の信号の伝送量を増やすことができる。メモリチップ４０からの伝送量を増やすために、集積チップ内に多くのメモリチップ４０を設ける場合がある。そのような集積チップでは、一つのメモリチップ４０あたりの伝送量が増えると、集積チップ内のメモリチップ４０の数を少なくできる。結果的に、集積チップのビットコストが削減される。
（第３変形例）
第３変形例にかかる集積チップは、マイクロバンプＭＢの設置位置が回路チップ３０の電極Ｅの位置とずれている点が、第２変形例にかかる集積チップ（図７）と異なる。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。
図８に示す回路チップ３０は、第１面３０ａに絶縁層Ｉ１と電極Ｅとが露出している。回路チップ３０の第１面３０ａ上に、配線層５０がある。配線層５０は、回路チップ３０とメモリチップ４０との間にある。配線層５０は、絶縁層５１と配線５２からなる。配線５２は、例えばＣｕである。
配線５２は、配線層５０の第１面５０ａ及び第２面５０ｂに露出する。第１面５０ａは、回路チップ３０の第１面３０ａと対向する面である。第２面５０ｂは、第１面５０ａと反対の面である。配線５２の一部はｘｙ面内に広がる。配線５２が第１面５０ａにおいて露出する第１点５４と、第２面５０ｂにおいて露出する第２点５５とは、ｚ方向から平面視して位置が異なる。第２点５５上には、電極Ｅ１とマイクロバンプＭＢが設置されている。
このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。また配線５２の露出位置を第１面５０ａと第２面５０ｂとで変えることで、回路チップ３０とメモリチップ４０とで電極Ｅの設置位置が異なる場合でも、二つのチップを電気的に接続できる。ここでは、回路チップ３０とメモリチップ４０の間に配線層５０を設ける場合を例に説明したが、隣り合うメモリチップ４０の間に配線層５０を設けてもよい。
（第４変形例）
図９は、第４変形例にかかる集積チップ２２の斜視図である。第４変形例にかかる集積チップ２２は、メモリチップ４０と回路チップ３０の間、及び、メモリチップ４０同士の間の信号線及び電源線が無線である点が、図２に示す集積チップ２１と異なる。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。
集積チップ２２は、信号線及び電源線が無線である。信号線及び電源線を無線とすることで、第１パッドＰ１及び第２パッドＰ２が不要になる。このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。
（第５変形例）
図１０は、第５変形例にかかる集積チップ２３の斜視図である。第５変形例にかかる集積チップ２３は、メモリチップ４０と回路チップ３０の間、及び、メモリチップ４０同士の間の信号線が無線で、電源線が有線である点が、図２に示す集積チップ２１と異なる。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。
集積チップ２３は、信号線が無線であり、電源線が有線である。図１０では、電源線がワイヤの場合を例示したが、電源線はビア配線、マイクロバンプでもよい。信号線を無線とすることで、第２パッドＰ２が不要になる。電源線を有線とすることで、大電流のチップ間の電送が容易になる。このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。
（第６変形例）
図１１は、第６変形例にかかる集積チップ２４の斜視図である。図１２は、第６変形例にかかる集積チップ２４の回路図である。第６変形例にかかる集積チップ２４は、回路チップ６０がメモリ層６０Ｂを有する点が、図２、図３に示す集積チップ２１と異なる。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。
集積チップ２４は、回路チップ６０と複数のメモリチップ４０とを有する。回路チップ６０は、回路層６０Ａとメモリ層６０Ｂとを備える。メモリ層６０Ｂは、例えば、回路層６０Ａに積層されている。回路層６０Ａとメモリ層６０Ｂとは、例えば、貼り合わせにより電気的に接続されている。回路層６０Ａは、上述の回路チップ３０と同様の構成である。メモリ層６０Ｂは、メモリセルアレイ４１とローデコーダ４２とカラムデコーダ４３とセンスアンプ４４とデータレジスタ４５とチップ制御回路４６とを有する。
メモリ層６０Ｂのメモリセルアレイ４１のデータはセンスアンプ４４でセンスされ、センスされた読み出しデータはデータレジスタ４５に一時的に保存される。データレジスタに保存された一時的なデータは、そのままシリアル回路３４に伝送され、データラッチ３３で演算され、ページデータごとに格納される。メモリ層６０Ｂの各部分の動作は、チップ制御回路４６で制御される。
このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。
（第７変形例）
図１３は、第７変形例にかかる集積チップ２５の回路図である。第７変形例にかかる集積チップ２５は、回路チップ７０がメモリコントローラ７１及び演算回路７２を有する点が、図３に示す集積チップ２１と異なる。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。メモリコントローラ７１は、コントローラの一例である。
集積チップ２５は、回路領域７０Ａとメモリコントローラ７１と演算回路７２とを備える。回路領域７０Ａは、上述の回路チップ３０と同様である。メモリコントローラ７１は、上述のメモリコントローラ１０と同様である。演算回路７２は、メモリコントローラ７１の処理結果を演算し、学習する。演算回路７２で学習された重みのデータは、メモリコントローラ７１に伝送され、メモリコントローラ７１の処理が最適化される。
このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。また回路チップ７０がメモリコントローラ１０の機能の一部を担うことで、集積チップ２５のそれぞれがストレージデバイスとして機能する。また回路チップ７０が演算回路７２を有することで、回路チップ単体でシステム動作が可能となる。
（第８変形例）
図１４は、第８変形例にかかる集積チップ２６の斜視図である。図１５は、第８変形例にかかる集積チップ２６の回路図である。第８変形例にかかる集積チップ２６は、回路チップ８０が電圧発生回路３６を有さず、電圧発生回路３６を有する駆動チップ８１が別チップとなっている点が、図３に示す集積チップ２１と異なる。以下に説明する以外の構成は、第１実施形態の集積チップ２１と同様である。
集積チップ２６は、回路チップ８０と駆動チップ８１と複数のメモリチップ４０を有する。駆動チップ８１は、回路チップ８０上に積層されている。駆動チップ８１と回路チップ８０との間の電源線及び信号線は、無線でも有線でもよい。複数のメモリチップ４０は、駆動チップ８１と異なる位置で、回路チップ８０上に積層されている。回路チップ８０は、電圧発生回路３６を有さない点を除いて、上述の回路チップ３０と同様である。駆動チップ８１は、電圧発生回路３６を有する。駆動チップ８１は、メモリチップ４０のそれぞれと電気的に接続されている。駆動チップ８１の電圧発生回路３６は、それぞれのメモリチップ４０において、データの読み出し、データの書き込み、データの消去に必要な電圧を生み出す。
このような構成によっても、第１実施形態と同様に、集積チップのビットコストを低減できる。
また図１６は、第８変形例にかかる集積チップの別の例の斜視図である。図１６に示す集積チップは、回路チップ８０とメモリチップ４０との間の電源線及び信号線がマイクロバンプＭＢである。回路チップ８０はｘｙ面内に広がる。駆動チップ８１は、回路チップ８０上に積層されている。メモリチップ４０は、回路チップ３０上の駆動チップ８１と異なる位置に積層されている。メモリチップ４０は一つ、または複数あり、複数の場合は例えば、回路チップ３０上に敷き詰められる。
（第９変形例）
図１７は、第９変形例にかかる集積チップ２７の斜視図である。第９変形例にかかる集積チップ２７は、メモリチップ４０上に回路チップ３０が積層されている点が、図６に示す集積チップと異なる。
集積チップにおける回路チップ３０とメモリチップ４０との積層順は問わない。また図１７では、回路チップ３０とメモリチップ４０との接続がマイクロバンプＭＢの例を用いて、回路チップ３０とメモリチップ４０との位置関係が図６と逆転した場合を図示した。しかしながら、回路チップ３０とメモリチップ４０との位置関係は、この場合に限られず、いずれの実施形態及び変形例において適用してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
２１，２２，２３，２４，２５，２６…集積チップ、３０，６０，７０，８０…回路チップ、３２…制御信号処理回路、３３…データラッチ、３６…電圧発生回路、４０…メモリチップ、４１…メモリセルアレイ、５０…配線層、５０ａ…第１面、５０ｂ…第２面、５１…絶縁層、５２…配線、５４…第１点、５５…第２点、６０Ａ…回路層、６０Ｂ…メモリ層、７０Ａ…回路領域、７１…ＮＡＮＤコントローラ、７２…演算回路、８１…駆動チップ

Claims (13)

  1. 回路チップと、
    前記回路チップに積層された複数のメモリチップと、を備え、
    前記複数のメモリチップはそれぞれ、複数のメモリセルを含むメモリセルアレイを有し、
    前記回路チップは、データラッチを有し、
    前記データラッチは、それぞれの前記メモリセルアレイへデータを書き込む又は読み出すためのページデータを格納する、半導体記憶装置。
  2. 前記回路チップは、それぞれの前記メモリセルアレイに印加する電圧を生成する電圧発生回路を備える、請求項１に記載の半導体記憶装置。
  3. それぞれの前記メモリセルアレイに印加する電圧を生成する電圧発生回路を備える駆動チップをさらに備える、請求項１に記載の半導体記憶装置。
  4. 前記回路チップは、前記メモリセルアレイの制御信号処理回路を備える、請求項１又は２に記載の半導体記憶装置。
  5. 前記回路チップとそれぞれの前記メモリチップの間でデータのやり取りを行う信号線と、前記回路チップ及びそれぞれのメモリチップの電源線と、を有し、
    前記信号線が無線である、請求項４に記載の半導体記憶装置。
  6. 前記電源線が有線である、請求項５に記載の半導体記憶装置。
  7. 前記回路チップとそれぞれの前記メモリチップの間でデータのやり取りを行う信号線と、前記回路チップ及びそれぞれのメモリチップの電源線と、を有し、
    前記信号線が有線である、請求項４に記載の半導体記憶装置。
  8. 前記回路チップと前記メモリチップの間、又は、２つの前記メモリチップの間に、配線層を有し、
    前記配線層は、絶縁層と前記絶縁層内に形成された配線とを有し、
    前記配線層の第１面において前記配線が露出する第１点と、前記配線層の第２面において前記配線が露出する第２点と、の位置が異なる、請求項１〜７のいずれか一項に記載の半導体記憶装置。
  9. 前記回路チップは、前記データラッチを含む回路層と、複数のメモリセルを含むメモリセルアレイを有するメモリ層と、を備え、
    前記回路層と前記メモリ層とが積層されている、請求項１〜８のいずれか一項に記載の半導体記憶装置。
  10. 前記回路チップは、前記データラッチを含む回路領域と、前記回路領域を制御するコントローラをさらに備える、請求項１〜９のいずれか一項に記載の半導体記憶装置。
  11. 前記回路チップは、前記コントローラの動作結果を演算する演算回路をさらに備える、請求項１０に記載の半導体記憶装置。
  12. 前記回路チップとそれぞれの前記メモリチップの間でデータのやり取りを行う信号線と、前記回路チップ及びそれぞれのメモリチップの電源線と、を有し、
    前記信号線及び前記電源線は、前記回路チップと前記メモリチップとのうち少なくとも一方を積層方向に貫通する貫通配線と、前記貫通配線と電気的に接続され、前記回路チップと前記メモリチップとのうち少なくとも一方の表面にあるマイクロバンプと、を有する、請求項１に記載の半導体記憶装置。
  13. 前記回路チップとそれぞれの前記メモリチップの間でデータのやり取りを行う信号線と、前記回路チップ及びそれぞれのメモリチップの電源線と、を有し、
    前記信号線及び前記電源線は、前記回路チップと前記メモリチップとのうち少なくとも一方の表面にあるマイクロバンプである、請求項１に記載の半導体記憶装置。
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