JP4237207B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、チップが積層された構造を有する半導体装置、及び半導体装置の製造方法に関する。
貫通電極を有するチップを複数層積層した半導体装置（以下、３次元ＬＳＩと記載）が知られている。図２は、３次元ＬＳＩの斜視図である。３次元ＬＳＩは、インターポーザ基板上に、複数のチップが積層している。各チップには、貫通電極が設けられている。貫通電極によって、積層方向のチップ間が電気的に接続されている。尚、各チップは、デバイスとして動作し得る最小単位の構成である。
３次元ＬＳＩとしては、例えば、特許文献１に記載されたものが知られている。
３次元ＬＳＩを用いれば、小さい面積に多数のチップを実装できる。また、配線距離も短縮されるために、高密度で高速なデバイスを実現できる構造である。特に、メモリーのようなデバイスは、同一サイズで同一の信号端子配列を有しているので、積層構造を比較的に簡単に実現できる。
３次元ＬＳＩを製造するにあたっては、まず半導体ウェハに複数の貫通電極を有するチップを形成する。そして、その半導体ウェハを各チップにダイシングする。そしてダイシングされたチップをインターポーザ上に複数層積層してモジュールを形成する。このチップの積層は、一のチップをボンダーに搭載して別のチップに接続するという工程を何回も繰り返すことで行われる。
ところで、３次元ＬＳＩの製造にあたっては、コスト低減の要求がある。上述のように、ボンダーに一のチップを搭載して別のチップに接続する工程を繰り返す場合、ボンダーが占有される時間が長くなる。よて、ボンダーの償却費が高くなり、製造コストの増大の一因となっていた。
半導体ウェハのダイシングに関する技術が、特許文献２に記載されている。特許文献２には、ウェハ内には複数の基本チップが配置されており、ダイシングにより４つの基本チップを含むメモリチップを切り出すことが記載されている。また、特許文献３には、バンプ電極の配設された半導体ウェハ上において、チップ間に空隙を形成する分離工程１と、ダイシングテープ上にチップを装着したまま、樹脂封止を行う樹脂封止工程と、チップ間の封止樹脂とダイシングテープとを同時に切断して個々のチップに分離する分離工程２と、を備え得た半導体装置の製造方法、が記載されている。
一方、チップの積層に関する技術が、特許文献４に記載されている。特許文献３には、トレンチに埋めこまれる垂直相互接続体の形成された上層のＬＳＩウェハをセットする工程と、その垂直相互接続体の端面にバンプを形成する工程と、そのバンプを介して下層のＬＳＩウェハ上に貼り合わせを行う工程と、積層化した上下２層のウェハ間に絶縁性接着剤を注入する工程と、を備える３次元半導体集積回路装置の製造方法、を開示している。ここで、そのＬＳＩウェハは、大規模、大面積のチップをも含むことが記載されている。
また、特許文献５には、ウェハ単位で積層を行った後に、個々のモジュールに切り分けることが記載されている。
特開２００４−３２７４７４号 公報 特開２００３−２３１３８号 公報 特開２０００−１２４１６４号 公報 特開平１１−２６１００１号 公報 特開２００３−１７４１１６号 公報
本発明の目的は、３次元ＬＳＩを製造するにあたって、ボンダーの償却費を低減することの出きる半導体装置の製造方法を提供することにある。
本発明の他の目的は、３次元ＬＳＩを製造するにあたって、製造コストを低減することのできる半導体装置の製造方法を提供することにある。
その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数の形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。
本発明にかかる半導体装置の製造方法は、貫通電極（２）を有する複数のチップ（１）が形成された半導体ウェハ（１５）を、複数のチップグループ（６）にダイシングする工程（ステップＳ２０）と、各チップグループ（６）を積層してモジュール群（４）を形成する積層工程（ステップＳ４０）と、を具備する。
上述のように、チップの積層をチップグループ単位で行うことで、チップを１枚づつ積層していく場合と比較して、積層工程の回数が低減できる。即ち、ボンダーが占有されている時間が短くなるので、スループットを向上させることができる。
上記の半導体装置の製造方法において、各チップグループ（６）のサイズは、フリップチップボンダーで扱うことのできるサイズであることが好ましい。
上記の半導体装置の製造方法において、各チップグループ（６）のサイズは、４０ｍｍ角以下であることが好ましい。
上記の半導体装置の製造方法において、モジュール群（４）は、複数のモジュール（３）を含んでいる。ここで、複数のモジュール（３）の各々とは、モジュール群（４）に含まれる複数のチップ（１）のうちで積層方向に並ぶ一列である。積層工程において、モジュール群（４）はインターポーザ（５）上に積層される。インターポーザ（５）には、モジュール（３）毎に対応した複数の配線が形成されている。更に、モジュール群（４）をモジュール（３）に対応させてダイシングする工程（ステップＳ５０）を具備してもよい。
このように、モジュール（３）単位でダイシングすれば、従来のようにチップを１枚づつ積層していった場合と同様の形状の半導体装置を得る事ができる。
上記の半導体装置の製造方法は、更に、ダイシングされた複数のチップグループ（６）のうち、不良チップを含む各チップグループ（６）をチップ単位にダイシングする工程（ステップＳ６０）と、ダイシングされたチップのうちで良品チップのみを積層する工程（ステップＳ７０）と、を具備することが好ましい。
このように、不良チップを含むチップグループ（６）をダイシングして良品チップのみを選別することで、不良チップを含むチップグループ（６）内での良品チップを救済できる。従って、チップグループ全体が不良扱いとはならないので、歩留まりを落とさない。
上記の半導体装置の製造方法において、チップ（１）は、メモリチップであることが好ましい。チップ（１）は、ＤＲＡＭであることが更に好ましい。メモリデバイスに含まれる複数のチップは、同じ信号端子配列を有している。従って、チップを積層させた半導体装置の応用先として好ましい。
本発明に依れば、３次元ＬＳＩを製造するにあたって、ボンダーの償却費を低減することの出きる半導体装置の製造方法が提供される。
本発明に依れば、更に、３次元ＬＳＩを製造するにあたって、製造コストを低減することのできる半導体装置の製造方法が提供される。
図面を参照して、本発明の実施の形態について説明する。図１は、本実施の形態に係る半導体装置１７の斜視図である。図３は、図１におけるＡＡ’断面を示す図である。図１に示されるように、半導体装置１７は、インターポーザ基板５と、インターポーザ基板５上に接続されたモジュール群４と、を有している。
モジュール群４は、複数層のチップグループ６を有している。本実施の形態では、８層のチップグループ６が積層している場合について説明する。
各チップグループ６は、平板状であり、複数枚のチップ１を含んでいる。各チップグループ６のサイズは、４０ｍｍ角以下である。このような大きさであれば、通常のフリップチップボンダーを用いて積層を行うことができる。また、各チップグループ６に含まれるチップ数は、チップグループ６のサイズが４０ｍｍ角を超えない範囲で、最大の数であることが好ましい。以下の説明では、各チップグループが、４枚のチップ１を含む場合について説明する。
各チップ１は、外部回路に接続されれば、それ１個で単一のメモリデバイスとして動作し得るものである。各チップ１は、例えば、１３ｍｍ×１０ｍｍの５１２ＭｂｉｔのＤＲＡＭ（Ｄｄｙｎａｍｉｃ Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）である。ＤＲＡＭのようなメモリーデバイスは、各チップのサイズが同一であり、且つ、同一の信号端子配列を有しているので、積層構造が比較的簡単に実現できる。また、大容量が必要とされるので、３次元ＬＳＩの応用先として適している。
また、以下の説明において、モジュール群４に含まれる複数のチップのうちで、積層方向に並ぶ一列を、一のモジュール３と記載する。
図３を参照する。各チップ１には、貫通電極２、及び接続電極７が設けられている。貫通電極２は、チップ１を貫通するように設けられている。接続電極７は、貫通電極２の端部に設けられている。貫通電極２や接続電極７は、自己のチップ１内に組み込まれた回路と接続されており、必要な信号処理が行われるようになっている。また、この貫通電極２及び接続電極７によって、隣接するチップグループ６間が電気的に接続されている。インターポーザ基板５と最下層のチップグループ６も、同様に電気的に接続されている。
図４を参照して、貫通電極２及び接続電極７の構造の詳細を説明する。図４は、貫通電極２と接続電極７の構造を示す一例の断面図である。図４に示されるように、チップ１を貫通するように穴が形成されている。チップ１表面及びその穴の側壁には、シリコン酸化膜１６が設けられている。その穴の中には、銅が埋めこまれており、Ｃｕスルーホール１３を形成している。このＣｕスルーホール１３が貫通電極である。Ｃｕスルーホール１３の上部には、Ｃｕ電極膜１０、Ｎｉめっき膜１１、及びＡｕめっき膜１２がこの順で積層されている。このＣｕ電極膜１０、Ｎｉめっき膜１１、及びＡｕめっき膜１２が、Ｃｕスルーホール１３の上端側に形成された接続電極７である。一方、Ｃｕスルーホール１３の下端側には、Ｃｕ電極膜１０、Ｓｎ−Ａｇめっき膜１４がこの順で形成されている。このＣｕ電極膜１０、Ｓｎ−Ａｇめっき膜１４がＣｕスルーホール１３の下端側に形成された接続電極１７である。
貫通電極２部分の構成は、以下のような方法で形成することができる。まず、回路素子が組み込まれれたチップ１の表裏面を貫通するように、ドライエッチングなどの方法で孔を設ける。そして、その側壁及びチップ表面に絶縁膜（シリコン酸化膜１６）を堆積させる。さらに、その孔の内部にＣｕで充填してＣｕスルーホール１３を形成する。続いて、Ｃｕスルーホール１３の上側端部に、Ｃｕのめっきシード膜（Ｃｕ電極膜１０）を設ける。更に、Ｎｉ、Ａｕをこの順でパターンめっきして、上側端部側の接続電極７を設ける。一方、下側端部も同様に、Ｃｕのめっきシード膜（Ｃｕ電極膜１０）を形成する。その後、Ｓｎ−Ａｇのような低融点金属をパターンめっきする。これにより、下側端部側の接続電極７が形成される。
続いて、インターポーザ基板５について説明する。インターポーザ基板５は、端子ピッチを変換して外部回路との接続を容易にするためのものである。インターポーザ基板５の素材としてはシリコンが例示される。シリコンは、チップ１が、通常はシリコンにより形成されるので、熱膨張係数を合わせる点から好ましい。但し、熱応力を軽減してインターポーザ基板５とチップ１側との接続部が破壊されないような考慮が成されれば、有機樹脂やセラミック基板などを用いることもできる。
インターポーザ基板５には、基板内配線８及び半田ボール９が設けられている。基板内配線５は、インターポーザ基板５の上側（チップ側）表面にて、最下層のチップ１に電気的に接続されている。半田ボール９は、インターポーザ基板５の下側表面に設けられている。基板内配線５は、インターポーザ基板５の下側表面まで延びており、半田ボール９に接続されている。基板内配線８は、各モジュール別に対応した４個の独立した配線を含んでいる。
以上のような構成により、モジュール群４内の各チップが、チップ１の貫通電極２、接続電極７、基板内配線５、半田ボール９を経由して、外部回路と電気的に接続されるようになっている。このように、３次元的な構成を有していることによって、小面積に多くのチップ１が実装されるようになっている。また、配線距離も短縮されるので、高密度、高速なデバイスが提供される。
続いて、本発明にかかる半導体装置の製造方法について説明する。図７は、本実施の形態に係る半導体装置の製造方法のフローチャートである。図７に示されるステップＳ１０〜４０の工程によって、図１、３に示される構成の半導体装置が製造される。また、ステップＳ５０の処理を行うことで、図２に示されるような単一のチップが積層した構造を有する半導体装置を製造することもできる。また、ステップＳ６０及び７０の処理を行えば、歩留まりよく半導体装置を製造することができる。各工程について、以下に詳述する。
ステップＳ１０；半導体ウェハ上にチップを形成
まず、半導体ウェハ１５上に複数のチップ１が形成される。図５は、複数のチップ１が形成された半導体ウェハ１５の平面図である。各チップ１には、貫通電極２や接続電極７が形成されている。但し、図５においてこれらの電極は図示されていない。
チップの形成された半導体ウェハ１５は、チップ単位でテストが行われる。テストの結果、不良と判断されたチップについては、マーキングなどの方法によって良品チップと区別される。
ステップＳ２０；チップグループに分割
続いて、半導体ウェハ１５がチップグループ６単位でダイシングされる。本実施の形態では、一のチップグループ６は、４枚のチップ１によって構成されている。尚、半導体ウェハ１５上に形成された複数のチップ１のうち、端部に位置していてチップグループ６としては切り出せないチップは、チップ１単体でダイシングされる。
ステップＳ３０；チップグループの選別
続いて、ダイシングされた各チップグループ６のうちで、良品チップのみで構成されるものだけが選別される。良品チップのみのチップグループ６は、次のステップＳ４０の処理が施される。一方、不良チップを含むチップグループ６に対しては、次のステップＳ６０以降の処理が施される。
ステップＳ４０；チップグループの積層
続いて、選別された良品のみのチップグループ６を積層する。積層にあたっては、まず、チップグループ６を、Ｓｎ−Ａｇめっき膜１４側の電極が下側になるように、フリップチップボンダーで把持する。続いて、別のチップグループ６の表面側（Ａｕ、Ｎｉめっき層側）の接続電極７に、Ｓｎ−Ａｇめっき膜１４を位置決めする。更に、２５０℃に加熱しながら積層する。これにより、比較的融点の低いＳｎ−Ａｇめっき膜１４が溶融し、接続電極７のＡｕ、Ｎｉめっき膜（１１、１２）に接合する。この工程を繰り返して、チップグループ６を８層積層する。更に、最下層のチップグループ６とインターポーザ基板５の基板内配線８とも同様に接合させることで、図１、３に示される半導体装置１７が得られる。
尚、チップグループ６間や、チップグループ６とインターポーザ基板５間の接続法は、上述のような方法に限られない。低融点金属を用いた半田接続であれば材料構成はＳｎ−Ａｇに限らずどのようなものであってもよい。また、半田接続以外にも、導電樹脂を用いた方法や、Ａｕバンプを超音波ボンディングで接合する等、既知の方法を用いることもできる。
ステップＳ５０；モジュールに分割
ステップＳ４０までの工程で得られた半導体装置１７を、モジュール３単位にダイシングする。これにより、図２に示されるような一のチップ１が積層した構造を有する半導体装置を得ることもできる。即ち、図３に示される切断線に沿って、半導体装置１７をダイシングることで、４つのモジュール３を得る事ができる。
尚、基板内配線４の配線設計を工夫しておけば、個々のモジュール３に分割しないでモジュール群４を単体デバイスとして動作させることもできる。この場合には、個々のモジュール３にダイシングする工程が不要となる。本実施の形態のように、各チップがメモリの場合は、このメモリを制御するＬＳＩを、インターポーザ基板５の裏面に搭載することにより、４倍のメモリ容量を１個の制御用ＬＳＩで制御可能な構成が可能となる。
ステップＳ６０；不良チップグループの分割
一方、ステップＳ３０の選別時に、不良チップを含んでいたチップグループ６は、Ｓ５０の積層を行わずにチップ１単位にダイシングされる。そして、チップ単位で良品チップと不良チップとの選別が行われる。良品チップは、次のステップＳ７０の処理が施される。不良チップは、廃棄される。
ステップＳ７０；良品チップの積層
Ｓ６０の処理で良品であったチップは、チップ単位で積層される。この時の積層は、Ｓ４０の処理と同様に行われる。このステップＳ６０、Ｓ７０の処理により、不良チップグループ内に含まれる良品チップは無駄とならず、歩留まりを落とすことがない。
以上説明した半導体装置、及び半導体装置の製造方法の作用・効果について以下に説明する。
図６は、従来例と本実施の形態において、積層工程に要するコストの差を概算した結果である。従来のように一のチップを順々に積層していく工法をＣＯＣ（ｃｈｉｐ ｏｎ ｃｈｉｐ）、チップグループにダイシングした後にチップグループ単位で積層していく工法をＢＯＢ（ｂｌｏｃｋ ｏｎ ｂｌｏｃｋ）、ウェハ単位で積層した後に各チップを切り分ける工法をＷＯＷ（ｗａｆｅｒ ｏｎ ｗａｆｅｒ）、として示している。また、ＢＯＢにおいては、一のチップグループに含まれるチップ数が４個の場合（ＢＯＢ（４）と記載）と９個の場合（ＢＯＢ（９）と記載）との二例について示している。更に、ＢＯＢでは、記述したステップＳ６０、７０の処理を行って、不良チップグループに含まれるチップを救済した場合の例（ＢＯＢ２（９）と記載）についても示している。尚、ＢＯＢ（４）、ＢＯＢ（９）は、いずれも、ＢＯＢ２（９）のような救済は行っていない。また、ＢＯＢ工法については、既述のようにモジュール群４のまま使用することもできるが、比較を簡単にするために、モジュール単位に分割した場合（ステップＳ５０の処理を行った場合）について示している。
まず、ボンダーの償却コストに関して考察する。ＣＯＣ工法の場合には、ボンダーの償却コストが２３１（円／個）であった。これは、以下のような試算による。フリップチップボンダーによって、一のチップに別の一チップを積層するに際しては、チップを掴んで位置合わせをする時間と、フリップチップ接続を行うための接合時間と、を要する。例えば、前者を５秒、後者を１０秒とすると、合計１５秒を必要とする。このＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ ）で８層のチップを積層した場合には、２分を必要とする。このＴＡＴでフリップチップボンダーを１日２０時間稼動させると、１日では６００個の生産量になる。フリップチップボンダーの価格を１億円とする。３年間稼動させたときの製品単価に与える影響を、（装置単価）／（３年間の生産個数）で概算すると、装置の稼動日数が２０日／月である場合には、約２３１円となる。
この概算結果が示すように、フリップチップボンダーの償却費のみで、２００円程のコスト増が発生するので、積層を行わない製品との価格競争力が大幅に低下することになる。
一方、ＢＯＢ（４）では、８回の接続工程で、４個分のモジュールを得る事ができる。これにより、フリップチップボンダーの償却費は、ＣＯＣの１／４倍の５８（円／個）となり、償却費が低減される。また、ＢＯＢ（９）やＢＯＢ２（９）では、ＣＯＣの１／９倍の２６（円／個）である。このように、チップグループ内に含まれるチップ数を増やすと、償却費を低減させることができる。
但し、ＷＯＷでは、ウェハ単位で積層を行うので、チップに比べて大きな面積を位置合わせして接続を行わなければならない。フリップチップボンダーで扱うことのできる大きさは、４０ｍｍ角程度である。従って、フリップチップボンダーでは、ウェハ単位での積層を行うことはできない。フリップチップボンダーと比較すると、高価な接続装置が必要となる。本試算では、接続装置の価格を１０億円としている。このように、接続装置が高価となるために、ＷＯＷでは１回の接続工程積層されるモジュール数が最も多いにもかかわらず、償却費は３３円となる。即ち、ＢＯＢ（９）よりも償却費は多くなる。
以上の試算によれば、フリップチップボンダーで扱うことのできる大きさの範囲内で、チップグループ内に含まれる数をできるだけ増やせば、ボンダーの償却費に要する費用を低減出きることが分かる。
続いて、良品チップの廃棄損失について考察する。ＣＯＣ工法や、ＢＯＢ２（９）では、良品であるにもかかわらず廃棄されるチップは存在しない。従って、良品チップ廃棄損失は、ゼロである。しかしながら、ＢＯＢ（４）、ＢＯＢ（９）、及びＷＯＷでは、積層後に個々のモジュールに分割するにあたって、一層でも不良チップが含まれていればそのモジュールは廃棄せざるを得ない。即ち、良品チップであるにも関わらず廃棄されるチップが存在する。
図６に示される試算結果は、以下の仮定のもとで、１モジュールを製造するにあたって良品チップを廃棄したことによりいくらの損失があるかを示す良否チップ廃棄損失（円／モジュール）を計算している。その仮定は、ウェハの径を３００ｍｍ、チップサイズが１０ｍｍ、ウェハ１枚から取れるチップ数が６４８個、ウェハ上でのチップの歩留まりが９０％、チップ価格が２００円である。
ウェハを８層積層した場合、合計チップ数は、６４８×８層＝５１８４個となる。このうち、良品チップは、５１８４×０．９（歩留）＝約４６６６個である。不良チップは、約５１８個である。８層積層した時に得られる合計モジュール数は、ウェハ１枚に含まれるチップ数と同じであり、６４８個である。
ＢＯＢ（４）では、一のチップグループが４枚のチップを含む。従って、一のチップグループにおいて１枚も不良チップを含まない確率（チップグループの良品率）は、（歩留まり）４＝（０．９）４＝約０．６５６である。チップグループの積層に際しては、良品のみが選択されて積層されるので、８層積層しても歩留まりは約０．６５６である。即ち、５１８４個の合計チップ数のうち、約０．６５６倍にあたる３４０１個のチップが、良品モジュールとして製品化される。モジュール数で換算すると、約４２５個である。一方、残りの１７８３個のチップは、廃棄される。ここで、本来不良であるチップは、５１８個のみであるので、残りのチップ（１７８３−５１８＝１２６５個のチップ）は、良品であるにも関わらず廃棄される。チップ１個が２００円であるので、１２６５×２００＝２５３０００円の損失である。即ち、約４２５個の良品モジュールを得るために、２５３０００円分の良品チップを損失している。よって、一の良品モジュールを得るにあたっては、２５９３００円／４２５個＝約５９５円の良品チップを損失していることになる。良品チップ廃棄損失は、約５９５円である。
同様に、ＢＯＢ（９）では、良品チップ廃棄損失は、約１２５０円である。
一方、ＷＯＷでは、各モジュール中に一層でも不良チップが含まれると、そのモジュールは不良モジュールとして扱われる。即ち、８層積層した場合に、全ての層が良品チップである確率（モジュールの良品率）は、（ウエハ上でのチップ歩留まり）８＝（０．９）８＝約０．４３である。従って、５１８４個の合計チップ数のうち、約０．４３倍にあたる
２２２９個のチップが良品モジュールとして製品化され、残りの２９９５個は廃棄される。本来不良であるチップは、５１８個のみであるので、２４７７個のチップは、良品であるにも関わらず廃棄される。従って、上述したＢＯＢ（４）と同様に、良品チップの廃棄損失を算出すると、１７７４（円／モジュール）となる。
このように、ＢＯＢ（４）、ＢＯＢ（９）では、ＷＯＷと比較して、良品チップ廃棄損失が低減される。
続いて、組み立ての合計コストについて考察する。組み立ての合計コストは、ボンダー償却コストと良品チップ廃棄損失との和で概算される。ＣＯＣ、ＢＯＢ２（９）では、良品チップ廃棄損失がゼロであるので、ボンダー償却コストの２３１円がそのまま組み立ての合計コストになる。一方、ＢＯＢ（４）では６５３（円／モジュール）、ＢＯＢ（９）では１２７６円／モジュール）、ＷＯＷでは１８０７（円／モジュール）であった。
以上説明した試算結果から、ＢＯＢ（４）、ＢＯＢ（９）、及びＢＯＢ２（９）は、ボンダー償却コストの点で、ＣＯＣ工法よりも優れており、良品チップ廃棄損失の点でＷＯＷ工法よりも優れている。特に、ＢＯＢ２（９）のように、不良チップを含むチップグループをチップ単位に分割して救済すれば、良品チップ廃棄損失がゼロになる。これにより、ＢＯＢ２（９）を用いれば、組み立て合計コストを、ＣＯＣ工法、ＷＯＷ工法の何れの工法よりも低減させることが出きる。
即ち、本実施の形態に依れば、単独で動作可能なチップを、チップグループ単位で分割して積層することにより、個々のチップを積層する場合よりも効率よく積層を行うことが出きる。また、不良チップを含むチップグループをチップ別に分割して選別すれば、良品チップを廃棄しなくてすむ。従って、製品コストを更に低減できる。
本発明の半導体装置の斜視図である。 １枚のチップを複数層積層した半導体装置の斜視図である。 図１のＡＡ’断面を示す図である。 貫通電極部分の断面構造を示す図である。 チップの形成された半導体ウェハの表面を示す図である。 組み立てコストの概算結果を示す表である。 半導体装置の製造方法のフローチャートである。
符号の説明
１ チップ
２ 貫通電極
３ モジュール
４ モジュール群
５ インターポーザ基板
６ チップグループ
７ 接続電極
８ 基板内配線
９ 半田ボール
１０ Ｃｕ電極膜
１１ Ｎｉめっき膜
１２ Ａｕめっき膜
１３ Ｃｕスルーホール
１４ Ｓｎ−Ａｇめっき膜
１５ 半導体ウェハ
１６ Ｓｉ酸化膜
１７ 半導体装置

Claims (3)

  1. 貫通電極を有する複数のチップが形成された半導体ウェハを、複数のチップグループにダイシングする工程と、
    前記チップグループに含まれる全てのチップが良品のみのチップグループを選別し、前記選別されたチップグループを積層してモジュール群を形成する積層工程と、
    ダイシングされた前記複数のチップグループのうち、不良チップを含む前記各チップグループをチップ単位にダイシングする工程と、
    該ダイシングされたチップのうちで良品チップのみを積層する工程と、
    を具備する
    半導体装置の製造方法。
  2. 請求項１に記載された半導体装置の製造方法であって、
    前記モジュール群は、複数のモジュールを含み、
    前記複数のモジュールの各々は、前記モジュール群に含まれる複数のチップのうちで積層方向に並ぶ一列であり、
    前記積層工程において、前記モジュール群はインターポーザ上に積層され、
    前記インターポーザには、モジュール毎に対応した複数の配線が形成されている
    半導体装置の製造方法。
  3. 請求項２に記載された半導体装置の製造方法であって、
    更に、
    前記モジュール群を、前記モジュールに対応させてダイシングする工程
    を具備する半導体装置の製造方法。
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