JP5720761B2 - 積層半導体素子製造方法および積層半導体素子製造装置 - Google Patents
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図7の第1半導体素子群20および第2半導体素子群30を準備する段階において、第1半導体素子群20および第2半導体素子群30に含まれる半導体素子11の各々は、救済回路13と、救済回路13に結合されたヒューズ14を有する。
Claims (11)
- それぞれが複数の領域を含む第1半導体素子および第2半導体素子を積層した積層半導体素子を製造する積層半導体素子製造方法であって、
前記第1半導体素子および前記第2半導体素子の少なくとも一方は救済回路を備え、前記第1半導体素子において前記救済回路で救済できる欠陥領域の数と前記第2半導体素子において前記救済回路で救済できる欠陥領域の数との合計が、前記第1半導体素子の前記欠陥領域の数と前記第2半導体素子の前記欠陥領域の数との合計以上になる前記第1半導体素子および前記第2半導体素子の組を選択する選択段階と、
選択した前記第1半導体素子の少なくともひとつの正常領域を、選択した前記第2半導体素子の正常領域に積層し、且つ、選択した前記第1半導体素子の少なくともひとつの欠陥領域を、選択した前記第2半導体素子の欠陥領域に積層する積層段階と
を備える積層半導体素子製造方法。 - 複数の半導体素子における欠陥領域を検出する検出段階を更に備え、
前記選択段階は、前記欠陥領域における欠陥の内容に基づいて前記第1半導体素子および前記第2半導体素子の組み合わせを選択する
請求項1に記載の積層半導体素子製造方法。 - 前記選択段階は、前記第1半導体素子における正常領域と前記第2半導体素子における正常領域とが積層される割合が多くなる組み合わせを選択する請求項1または2に記載の積層半導体素子製造方法。
- 前記第1半導体素子が複数のプロセッサコアを有するマルチコアプロセッサチップであり、
前記第2半導体素子が前記マルチコアプロセッサに用いられる複数のキャッシュメモリ領域を有するキャッシュメモリチップであり、
前記選択段階において、前記複数のプロセッサコアのうち欠陥を有するプロセッサコアの数がより多いマルチコアプロセッサチップに対して、欠陥を有するメモリ領域がより多いキャッシュメモリチップを選択して、マルチコアプロセッサの欠陥領域に相当する欠陥領域を含むキャッシュメモリを組み合わせる請求項1から3のいずれか一項に記載の積層半導体素子製造方法。 - 前記第1半導体素子および前記第2半導体素子の少なくとも一方における前記正常領域は、前記第1半導体素子および前記第2半導体素子の少なくとも一方に含まれる救済回路により代替された部分を含む請求項1から4までのいずれか一項に記載の積層半導体素子製造方法。
- 前記積層段階の前に、前記第1半導体素子および前記第2半導体素子の少なくとも一方において、積層後に用いない前記救済回路に接続された配線を切断する配線切断段階をさらに有する請求項5に記載の積層半導体素子製造方法。
- 前記第1半導体素子および前記第2半導体素子の一方が、個別に切り離された個別のチップを含む請求項1から6までのいずれか一項に記載の積層半導体素子製造方法。
- 前記第1半導体素子および前記第2半導体素子の少なくとも一方は、共通のウエハに形成され個別に切り離される前の半導体素子である請求項1から7までのいずれか一項に記載の積層半導体素子製造方法。
- 前記第1半導体素子および前記第2半導体素子の少なくとも一方は、共通のダミーウエハに支持される請求項1から7までのいずれか一項に記載の積層半導体素子製造方法。
- 前記第1半導体素子および前記第2半導体素子の少なくとも一方の前記ダミーウエハに対する接着材は、積層された前記第1半導体素子および前記第2半導体素子の接着力よりも小さな接着力を有する請求項9に記載の積層半導体素子製造方法。
- それぞれが複数の領域を含む第1半導体素子および第2半導体素子を積層した積層半導体素子を製造する積層半導体素子製造装置であって、
前記第1半導体素子および前記第2半導体素子の少なくとも一方は救済回路を備え、前記第1半導体素子において前記救済回路で救済できる欠陥領域の数と前記第2半導体素子において前記救済回路で救済できる欠陥領域の数との合計が、前記第1半導体素子の前記欠陥領域の数と前記第2半導体素子の前記欠陥領域の数との合計以上になる前記第1半導体素子および前記第2半導体素子の組を選択する選択部と、
選択した前記第1半導体素子の少なくともひとつの正常領域を、選択した前記第2半導体素子の正常領域に積層し、且つ、選択した前記第1半導体素子の少なくともひとつの欠陥領域を、選択した前記第2半導体素子の欠陥領域に積層する積層部と
を備える積層半導体素子製造装置。
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