KR20220141447A - 반도체 제조 장치 및 이를 이용한 다이 정렬 방법 - Google Patents

반도체 제조 장치 및 이를 이용한 다이 정렬 방법 Download PDF

Info

Publication number
KR20220141447A
KR20220141447A KR1020210047591A KR20210047591A KR20220141447A KR 20220141447 A KR20220141447 A KR 20220141447A KR 1020210047591 A KR1020210047591 A KR 1020210047591A KR 20210047591 A KR20210047591 A KR 20210047591A KR 20220141447 A KR20220141447 A KR 20220141447A
Authority
KR
South Korea
Prior art keywords
die
unit
base
alignment
wafer
Prior art date
Application number
KR1020210047591A
Other languages
English (en)
Other versions
KR102504810B1 (ko
Inventor
윤용혁
오종섭
Original Assignee
(주)지티아이코리아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)지티아이코리아 filed Critical (주)지티아이코리아
Priority to KR1020210047591A priority Critical patent/KR102504810B1/ko
Publication of KR20220141447A publication Critical patent/KR20220141447A/ko
Application granted granted Critical
Publication of KR102504810B1 publication Critical patent/KR102504810B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/759—Means for monitoring the connection process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

본 발명의 반도체 제조 장치는 다수의 베이스 다이를 구비하는 웨이퍼가 안착되는 웨이퍼 스테이지; 상기 웨이퍼상의 베이스 다이 각각에 적층될 다수의 단위 다이; 및 상기 다수의 단위 다이중 해당하는 단위 다이를 지지하고, 상기 단위 다이와 상기 웨이퍼상의 다수의 베이스 다이중 해당하는 베이스 다이를 정렬시켜 주며, 상기 단위 다이를 상기 베이스 다이에 부착시켜 주기 위한 정렬 유니트를 포함할 수 있다. 상기 정렬 유니트는 상기 단위 다이의 얼라인먼크 마크와 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하여, 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이를 정렬 및 부착시켜 줄 수 있다.

Description

반도체 제조 장치 및 이를 이용한 다이 정렬 방법{semiconductor manufacturing apparatus and method of aligning die using the same}
본 발명은 COW(chip on wafer) 타입의 반도체 소자를 제조하기 위한 장치에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨에서 웨이퍼상에 다이 부착시, 웨이퍼상의 다이와 개별 다이간의 정렬 및 부착을 위한 반도체 제조 장치 및 이를 이용한 다이 정렬 방법에 관한 것이다.
최근, 전자제품에 대한 경박화, 컴팩트화 요구에 따라, 보다 작은 사이즈의 반도체 소자를 제한된 공간에 더 많이 집적시키는 것이 지속적으로 요구되고 있다. 기술의 발전으로 반도체 소자들의 크기를 축소시키는 것이 가능하지만, 반도체 소자들의 점유 면적을 축소시키고 소비전력을 감소시키는 데 한계가 있다. 이와 같이 소자의 크기를 축소하고 집적도를 향상시키기 위한 방법으로, 다수의 다이가 단일 다이의 면적만을 점유하도록 다수의 다이들을 수직으로 적층하는 웨이퍼-투-웨이퍼 본딩 또는 다이-투-웨이퍼 본딩 등과 같은 패키징 기술이 발전하고 있다.
웨이퍼-투-웨이퍼 본딩은, 웨이퍼들이 정면을 마주보거나(face to face) 또는 후면을 마주보도록(back to face) 정렬되고 본딩되는 기술로서, 높은 처리량의 장점을 가지지만, 웨이퍼내의 불량 다이의 존재로 수율이 저하되는 문제점이 있다. 한편, 다이-투-웨이퍼 본딩은 웨이퍼-투-웨이퍼 본딩보다 수율을 향상시킬 수는 있으나, 웨이퍼상의 다이와 적층될 다이간의 얼라인 공정의 수행으로 처리량이 저하되는 문제점이 있었다.
다이들을 수직으로 적층하기 위해서는, 적층되는 웨이퍼간 또는 적층되는 다이간에 정확하게 얼라인먼트가 이루어져야 한다. 종래에는, 하나의 카메라만을 이용하여 웨이퍼상의 베이스 다이와 이에 적층될 다이간을 정렬시켜 줌으로써, 다이들을 정확하게 얼라인시켜 주는 것이 어려웠으며, 다이들간의 미스얼라인은 수율 저하를 초래하였다. 이는 다이 사이즈가 감소함에 따라 더 심각해지는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 웨이퍼상에 다층의 다이 적층시 다이 정렬 및 부착을 용이하게 수행할 수 있는 반도체 제조 장치 및 이를 이용한 다이 정렬 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명의 다른 목적은 CCD 센서 또는 IR 카메라를 이용하여 다이 정렬을 수행하여 얼라인먼트 정도를 향상시킬 수 있는 반도체 제조 장치 및 이를 이용한 다이 정렬 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 웨이퍼 레벨에서, 미세 사이즈의 다이를 웨이퍼의 다이에 정렬 및 부착시키는 데 적합한 반도체 제조 장치 및 이를 이용한 다이 얼라인 방법을 제공하는 데 있다.
본 발명의 반도체 제조 장치는 다수의 베이스 다이를 구비하는 웨이퍼가 안착되는 웨이퍼 스테이지; 상기 웨이퍼상의 베이스 다이 각각에 적층될 다수의 단위 다이; 및 상기 다수의 단위 다이중 해당하는 단위 다이를 지지하고, 상기 단위 다이와 상기 웨이퍼상의 다수의 베이스 다이중 해당하는 베이스 다이를 정렬시켜 주며, 상기 단위 다이를 상기 베이스 다이에 부착시켜 주기 위한 정렬 유니트를 포함할 수 있다. 상기 정렬 유니트는 상기 단위 다이의 얼라인먼크 마크와 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하여, 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이를 정렬 및 부착시켜 줄 수 있다.
상기 정렬 유니트는 상기 해당하는 단위 다이를 지지하기 위한 칩 헤드; 및 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하기 위한 제1센서를 포함할 수 있다.
상기 제1센서는 상기 칩 헤드의 측부에 배치되어, 상기 베이스 다이의 얼라인먼트 마크를 확인하기 위한 적어도 하나의 CCD 이미지 센서 또는 IR 카메라를 포함할 수 있다.
상기 정렬 유니트는 상기 칩 헤드상에 안착된 해당하는 단위 다이의 얼라인먼트를 확인하기 위한 제2센서를 포함할 수 있다. 상기 제2센서는 IR 카메라일 수 있다.
상기 반도체 제조 장치는 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이간의 정렬을 제어하기 위한 제어부를 더 포함할 수 있다.
또한, 본 발명의 다이 정렬 방법은 다수의 베이스 다이를 구비하는 웨이퍼를 웨이퍼 스테이지에 안착시키는 단계; 상기 웨이퍼상의 베이스 다이 각각에 적층될 다수의 단위 다이중 해당하는 단위 다이를 칩 헤드에 지지시켜 주는 단계; 및 상기 해당하는 단위 다이를 상기 웨이퍼상의 다수의 베이스 다이중 해당하는 베이스 다이에 정렬 및 부착시켜 주기 위한 단계를 포함할 수 있다. 상기 정렬 및 부착 단계는 상기 단위 다이의 얼라인먼크 마크와 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하여, 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이를 정렬 및 부착시켜 줄 수 있다.
상기 웨이퍼 안착 단계는 상기 웨이퍼 스테이지의 지그 마크를 통해 상기 웨이퍼 스테이지의 제로 위치를 확인하는 단계; 상기 제로 위치가 확인된 상기 웨이퍼 스테이지에 상기 웨이퍼를 안착시키는 단계; 및 상기 웨이퍼상의 얼라인먼트 마크를 통해 상기 웨이퍼 스테이지의 홈 위치를 확인하는 단계를 포함할 수 있다.
상기 단위 다이 지지 단계는 상기 칩 헤드의 헤드 마크를 통해 상기 칩 헤드의 제로 위치를 확인하는 단계; 상기 제로 위치가 확인된 상기 칩 헤드에 상기 단위 다이를 지지시키는 단계; 및 상기 단위 다이상의 얼라인먼트 마크를 통해 상기 칩 헤드의 홈 위치를 확인하는 단계를 포함할 수 있다.
상기 정렬 및 부착 단계는 상기 단위 다이의 얼라인먼크 마크와 상기 단위 다이가 부착될 상기 베이스 다이의 얼라인먼트 마크를 확인하여 상기 단위 다이를 상기 베이스 다이에 정렬시키는 단계; 상기 단위 다이가 상기 베이스 다이에 정확하게 얼라인된 경우, 상기 칩 헤드를 통해 상기 단위 다이를 압착하여 상기 베이스 다이에 부착시키는 단계; 및 상기 단위 다이가 상기 베이스 다이에 미스얼라인 된 경우, 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하여 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이를 재정렬시켜 줄 수 있다.
상기한 바와 같은 본 발명에 따르면, 웨이퍼상의 다이에 개별 다이의 적층 및 부착을 위한 정렬시 해당하는 다이 대신에 이웃하는 다이의 얼라인먼트 마크를 CCD(charge coupled device) 이미지 센서 또는 IR(infrared) 센서를 이용하여 검출하여 줌으로써, 다이간 정렬을 수행할 수 있다. 따라서, 미세 사이즈를 갖는 다이의 정렬을 용이하게 수행할 수 있을 뿐만 아니라, 다이간 얼라인먼트 정도를 향상시켜 줄 수 있으며, 이에 따라 소자의 수율을 향상시켜 줄 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 제조 장치의 웨이퍼 스테이지의 평면 구조를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 제조 장치에 있어서, 웨이퍼가 안착된 상태의 웨이퍼 스테이지의 평면 구조를 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 웨이퍼의 개략적 평면 구조를 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 제조 장치에 있어서, 정렬 유니트의 개략적인 구조를 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 제조 장치에 있어서, 단위 다이가 칩 헤드에 의해 지지되는 정렬 유니트의 개략적인 구조를 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 반도체 제조 장치의 구성을 개략적으로 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 제조 장치를 이용한 다이 정렬 방법을 설명하기 위한 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 구현예(또는 실시예)들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
도면들에 있어서, 구성요소의 크기 및 용적은 명확성을 기하기 위하여 과장된 것이며, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 다이 정렬 및 부착을 위한 반도체 제조 장치 및 이를 이용한 반도체 다이 정렬 방법을 상세히 설명한다.
본 발명은 웨이퍼상의 다이들을 다이싱(singulating)하기 전, 웨이퍼 레벨에서, 상기 웨이퍼상의 다이(이하, "베이스 다이"라 칭함)상에 상기 웨이퍼와는 다른 웨이퍼상에 집적된 후 다이싱된 다이(이하, "단위 다이"라 칭함)을 부착시킬(die attach) 때, 상기 베이스 다이에 상기 단위 단위를 정렬시키기 위한 반도체 제조 장치이다.
도 1은 본 발명의 실시예에 따른 반도체 제조 장치중 상기 베이스 다이(11)를 구비하는 웨이퍼(도 2 및 3의 10 참조)가 안착될 웨이퍼 스테이지(100)의 평면 구조를 도시한 것이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 제조 장치는 그의 상면에 상기 웨이퍼(10)가 안착되는 베이스 스테이지(base stage)로서 웨이퍼 스테이지(100)를 포함할 수 있다. 상기 웨이퍼 스테이지(100)는 플레이트, 예를 들어 정전 척(105)을 구비할 수 있다. 상기 정전 척(105)은 안착된 웨이퍼(10)를 고정 및 회전시켜 줄 수 있다. 도면상에는 도시되지 않았으나, 상기 정전 척(105)은 상기 웨이퍼 스테이지(100)에 고정 결합되는 스테이지 지그상에 장착될 수 있다.
상기 웨이퍼 스테이지(100)에는 적어도 하나이상의 지그 마크(110, 115)를 구비할 수 있다. 상기 지그 마크(110, 115)는 상기 웨이퍼 스테이지(110)의 제로 위치(영점)을 확인하기 위한 마크일 수 있다. 상기 지그 마크(110, 115)는 십자가 형상을 가질 수 있으나, 이에 반드시 한정되는 것은 아니다.
본 발명의 실시예에 따른 반도체 제조 장치는 상기 웨이퍼 스테이지(100)의 제로 위치(zero position) (또는 영점) 확인을 위한 제1센서(120)를 더 포함할 수 있다. 상기 제1센서(120)는 레이저 스캐너일 수 있다. 상기 제1센서(120)는 상기 웨이퍼 스테이지(100)의 X축, Y축, 및 Z축의 제로 위치를 확인할 수 있다.
상기 제1센서(120)는 상기 제1지그 마크(110)를 검출하여 상기 웨이퍼 스테이지(100)의 제로 위치를 확인하기 위한 제1레이저 스캐너(121)와 상기 제2지그 마크(115)를 검출하여 상기 웨이퍼 스테이지(100)의 제로 위치를 확인하기 위한 제2레이저 스캐너(122)를 포함할 수 있다.
일 예로, 상기 제1센서(120)가 1쌍의 제1 및 제2레이저 스캐너(121, 122)를 포함하여, 상기 제1 및 제2지그 마크(110, 115)를 동시에 각각 센싱하거나 순차적으로 각각 센싱하도록 구성되는 것을 예시하였다. 다른 예로서, 상기 제1센서(120)가 하나의 레이저 스캐너(121 또는 122)만을 포함하고, 하나의 레이저 스캐너가 웨이퍼 스테이지 표면에 대하여 X-Y 방향으로 이동하여 상기 제1 및 제2지그 마크(110, 115)를 순차적으로 센싱하도록 구성될 수도 있다.
도 2는 본 발명의 실시예에 따른 반도체 제조 장치에 있어서, 상기 베이스 다이(11)를 구비하는 웨이퍼(10)가 안착된 상태의 웨이퍼 스테이지(100)의 평면 구조를 보여주는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 제조 장치는 상기 웨이퍼 스테이지(100)의 홈 위치(home position) 확인을 위한 제2센서(125)를 더 포함할 수 있다. 상기 제2센서(125)는 레이저 스캐너일 수 있다. 상기 제2센서(125)는 상기 웨이퍼 스테이지(100)의 X축, Y축, 및 Z축의 홈 위치를 확인할 수 있다.
구체적으로, 상기 제2센서(125)는 상기 웨이퍼 스테이지(100)의 상기 정전 척(105)상에 안착된 웨이퍼(10)의 적어도 하나의 얼라인먼트 마크(130, 135)를 이용하여 상기 웨이퍼 스테이지(100)의 X축, Y축, 및 Z축의 홈 위치를 확인할 수 있다. 상기 얼라인먼트 마크(130, 135)는 상기 웨이퍼(10)의 베이스 다이(11)상에 형성되거나 또는 다이 커팅 영역인 스크라이브 영역(17 또는 19)에 형성될 수 있다.
예를 들어, 상기 얼라인먼트 마크(130, 135)는 상기 웨이퍼(10)상의 다수의 베이스 다이(11)중 서로 다른 다이에 형성될 수 있다. 상기 얼라인먼트 마크(130, 135)가 형성되는 다이들은 상기 웨이퍼(10)상의 다이(11) 테스트 결과 불량 다이(bad die)로 판정된 다이들일 수 있다. 상기 얼라인먼트 마크(130, 135)는 상기 지그 마크(110, 115)와 마찬가지로 십자가 형상을 가질 수 있으나, 이에 반드시 한정되는 것은 아니다.
상기 제2센서(125)는 상기 제1얼라인먼트 마크(130)를 검출하여 상기 웨이퍼 스테이지(100)의 홈 위치를 확인하기 위한 제1레이저 스캐너(126)와 상기 제2얼라인먼트 마크(135)를 검출하여 상기 웨이퍼 스테이지(100)의 홈 위치를 확인하기 위한 제2레이저 스캐너(127)를 포함할 수 있다.
일 예로, 상기 제2센서(125)가 1쌍의 제1 및 제2레이저 스캐너(126, 127)를 포함하여, 상기 제1 및 제2얼라인먼트 마크(130, 135)를 동시에 각각 센싱하거나 순차적으로 각각 센싱하도록 구성되는 것을 예시하였다. 다른 예로서, 상기 제2센서(125)가 하나의 레이저 스캐너(126 또는 127)만을 포함하고, 하나의 레이저 스캐너가 웨이퍼 스테이지 표면에 대하여 X-Y 방향으로 이동하여 상기 제1 및 제2얼라인먼트 마크(130, 135)를 각각 센싱하도록 구성될 수도 있다.
또 다른 예로서, 상기 제2센서(125)없이 상기 제1센서(120)를 구성하는 제1 및 제2레이저 스캐너(121, 122)가 상기 제1 및 제2지그 마크(110, 115)를 센싱하여 상기 웨이퍼 스테이지(100)의 제로 위치를 확인하고, 상기 제1 및 제2얼라인먼트 마크(130, 135)를 센싱하여 상기 웨이퍼 스테이지(100)의 홈 위치를 확인하도록 구성될 수도 있다.
도 3은 본 발명의 실시예에 따른 웨이퍼(10)의 평면 구조를 도시한 도면으로서, 도 2의 웨이퍼(10)에 대하여 개략적인 구조를 도시한 도면이다.
도 3을 참조하면, 상기 웨이퍼(10)는 다이 부착 공정을 통해 개별 다이인 단위 다이가 부착될 베이스 다이인 복수의 다이(11)가 형성되며, 상기 복수의 베이스다이(11)는 스크라이브 영역(17, 19)에 의해 분리되며, 상기 스크라이브 영역(17, 19)은 상기 웨이퍼(10)에 대한 모든 다이 부착 공정이 완료된 후 단위 다이가 적층된 베이스 다이(11)를 개별 다이로서 다이싱(singulating)하기 위한 절단 영역으로 작용할 수 있다.
상기 웨이퍼(10)상의 복수의 베이스 다이(11)는 다이 테스트 공정이 완료되어 페일되지(fail) 않은 노말 다이(good die) 및 불량 다이(bad die)로 판정된 다이일 수 있다. 이때, 다수의 베이스 다이(11)중 베이스 다이(D11-D13, D21, D31)은 노말 다이로서, 다이 부착 공정시 단위 다이가 적층될 다이라 할 수 있다.
상기 얼라인먼트 마크(130, 135)는 상기 복수의 베이스 다이(11)중 다이 테스트 공정에서 불량 다이로 판정된 다이로서, 서로 다른 불량 베이스 다이에 형성되거나 또는 상기 웨이퍼(10)의 스크라이브 영역(17, 19)에 서로 이격되어 형성될 수 있다.
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 제조 장치의 정렬 유니트의 구성을 도시한 것으로서, 도 4는 본 발명의 실시예에 따른 반도체 제조 장치에 있어서, 정렬 유니트의 개략적인 구조를 도시한 것이고, 도 5는 본 발명의 실시예에 따른 반도체 제조 장치에 있어서, 단위 다이가 칩 헤드에 의해 지지되는 정렬 유니트의 개략적인 구조를 도시한 것이며, 도 6은 본 발명의 실시예에 따른 반도체 제조 장치의 칩 헤드에 지지되는 베이스 다이와 웨이퍼상의 베이스 다이의 정렬 관계를 도시한 것이다.
도 4 내지 도 6을 참조하면, 본 발명의 실시예에 따른 반도체 제조 장치는 상기 웨이퍼 스테이지(100)상에 안착된 웨이퍼(10)의 베이스 다이(11)와 단위 다이간의 정렬을 위한 정렬 유니트(200)를 포함한다.
상기 정렬 유니트(200)는 상기 웨이퍼(10)상의 베이스 다이(11)와 상기 베이스 다이(11)에 적층될 단위 다이(21)를 정렬시켜 주기 위한 유니트로서, 상기 적층될 단위 다이(21)를 보유 지지하기 위한 칩 헤드(210)를 포함할 수 있다. 상기 칩 헤드(210)는 위치 정렬을 위한 헤드 마크(215)를 구비할 수 있다. 또한, 상기 단위 다이(21)는 위치 정렬을 위한 얼라인먼트 마크(25)를 구비할 수 있다.
본 발명의 실시예에 따른 정렬 유니트(200)는 상기 칩 헤드(210)의 헤드 마크(215)의 위치를 검출하여 상기 칩 헤드(210)의 제로 위치를 확인하기 위한 제3센서(220)를 더 구비할 수 있다. 상기 제3센서(220)는 상기 칩 헤드(210)에 단위 다이(21)가 안착되지 않은 상태에서 상기 칩 헤드(210)의 제로 위치를 확인하기 위한 센서로서, 상기 제3센서(220)는 레이저 스캐너를 포함할 수 있다.
일예로 상기 제3센서(220)는 제1센서(120) 및 제2센서(125)와 별개로 구비되어 상기 헤드 마크(215)의 위치를 확인할 수 있다. 다른 예로서, 상기 제3센서(220)는 상기 제1센서(120) 및 제2센서(125)를 구성하는 제1 및 제2레이저 스캐너(121, 122), (126, 127)중 하나일 수 있다. 상기 제3센서(220)는 칩 헤드(210)쪽으로 이동하여 칩 헤드(210)의 제로 위치를 확인한 후, 다시 원래의 위치로 복귀할 수 있다.
본 발명의 실시예에 따른 정렬 유니트(200)는 상기 칩 헤드(210)에 안착되어 지지되는 상기 단위 다이(25)의 얼라인먼트 마크를 검출하여 칩 헤드(210)의 홈 위치를 확인하기 위한 제4센서(223)를 더 구비할 수 있다. 상기 제4센서(223)는 레이저 스캐너를 포함할 수 있다. 상기 제4센서(223)는 칩 헤드(210)쪽으로 이동하여 칩 헤드(210)의 홈 위치를 확인한 후, 다시 원래의 위치로 복귀할 수 있다.
일예로 상기 제4센서(223)는 제3센서(220)와 별개로 구비되어 상기 칩 헤드(210)상의 단위 다이(21)의 얼라인먼트 마크(25)를 확인할 수 있다. 다른 예로서, 상기 제4센서(223)는 상기 제3센서(220)와 통합 구성되어, 상기 칩 헤드(210)의 헤드 마크 (215)를 확인하고 상기 칩 헤드(210)상의 단위 다이(21)의 얼라인먼트 마크(25)를 확인하도록 구성될 수 있다.
본 발명의 실시예에 따른 정렬 유니트(200)는 상기 웨이퍼(10)상의 베이스 다이(11)와 칩 헤드(210)상의 적층될 단위 다이(21)간의 정렬을 위한 제5센서(230)를 더 구비할 수 있다. 상기 제5센서(230)는 상기 칩 헤드(210)의 측부에 배치될 수 있다. 상기 제5센서(230)는 CCD 이미지 센서를 포함할 수 있다.
본 발명의 실시예에서는, 상기 복수의 베이스 다이(11)중 베이스 다이(D11)에 단위 다이(21)를 적층하는 경우, 상기 해당하는 베이스 다이(D11)의 얼라인먼트 마크를 검출하여 베이스 다이(11)와 단위 다이(21)간의 정렬을 수행하는 것이 아니라 상기 해당하는 베이스 다이(D11)의 양측에 인접하여 베이스 다이들중 적어도 하나의 얼라인먼트 마크를 검출하여 베이스 단위(D11)와 단위 다이(21)간의 정렬을 수행할 수 있다.
예를 들어, 상기 해당하는 베이스 다이(D11)에 상기 스크라이브 영역(17)을 따라 인접한 (즉, 수평 방향에서 인접한) 1쌍의 베이스 다이(D12, D13) 또는 상기 스크라이브 영역(19)을 따라 인접한 (즉, 수직한 방향에서 인접한) 1쌍의 베이스 다이(D21,D31)의 얼라인먼트 마크를 검출하여 해당하는 베이스 다이(D11)와 단위 다이(21)간의 정렬을 수행할 수 있다.
본 실시예에서는 상기 해당하는 베이스 다이(D11)에 인접한 베이스 다이쌍(D12, D13) 및 (D21, D31)중 수평 방향에서 인접한 베이스 다이쌍(D12, 13)의 얼라인먼트 마크를 확인하여 다이간 정렬을 수행하는 것으로 설명한다.
따라서, 상기 제5센서(230)는 베이스 다이(D11)에 인접하는 1쌍의 베이스 다이(D12, D13)중 하나의 베이스 다이(D12)의 얼라인먼트 마크를 확인하기 위한, 상기 칩 헤드(210)의 일 측부에 배치되는 제1CCD 이미지 센서(231)와 다른 하나의 베이스 다이(D13)의 얼라인먼트 마크를 확인하기 위한, 상기 칩 헤드(210)의 타 측부에 배치되는 제2CCD 이미지 센서(235)를 구비할 수 있다.
도면상에는 도시되지 않았으나, 상기 제5센서(230)는 상기 제1 및 제2CCD 이미지 센서(231, 235)에 각각 대응하는 렌즈를 더 구비할 수 있다. 상기 렌즈의 배율에 따라 제1 및 제2CCD 이미지 센서(231, 235)의 감도를 향상시켜 줄 수 있다.
본 발명의 실시예에 따른 정렬 유니트(200)는 상기 웨이퍼(10)의 얼라인먼트 마크(15), 구체적으로 상기 웨이퍼(10)상의 베이스 다이(11)의 얼라인먼트 마크(15)를 확인하기 위한 제6센서(225)를 더 구비할 수 있다. 상기 제6센서(225)는 IR(infrared) 카메라를 포함할 수 있다. 상기 제6센서(225)는 상기 웨이퍼 스테이지(100)상의 웨이퍼(10)에 대향하도록 배치되어, 상기 웨이퍼(10)의 배면을 통해 상기 얼라인먼트 마크(15)를 확인하도록 구성될 수 있다.
본 발명의 실시예에 따른 정렬 유니트(200)는 상기 웨이퍼(10)의 베이스 다이(11)로 광을 제공하기 위한 광원(240)을 더 구비할 수 있다. 상기 광원(240)은 상기 제5센서(230)에 대응하여, 상기 칩 헤드(210)의 측부에 배치될 수 있다. 상기 광원(240)은 상기 베이스 다이(11)의 얼라인먼트 검출용 광원일 수 있다.
상기 광원(240)은 상기 제5센서(230)의 제1CCD 이미지 센서(231)에 대응하여, 상기 칩 헤드(210)의 일측부에 배치되는 제1광원(241)과 상기 제5센서(230)의 제2CCD 이미지 센서(235)에 대응하여, 상기 칩 헤드(210)의 타측부에 배치되는 제2광원(245)을 구비할 수 있다.
상기 제5센서(230)의 상기 제1 및 제2CCD 이미지 센서(231, 235)는 상기 이웃하는 베이스 다이(D12, D13)를 거쳐 입력되는 상기 제1 및 제2광원(241, 245)으로부터 광을 센싱하여 상기 이웃하는 베이스 다이(D12, D13)의 얼라인먼트 마크(15)의 위치를 확인할 수 있다.
본 발명의 실시예에 따른 반도체 제조 장치는 상기 반도체 제조 장치의 전반적인 동작을 제어하기 위한 제어부(300)를 더 구비할 수 있다. 상기 제어부(300)는 상기 정렬 유니트(200) 내부에 구비되거나 또는 상기 정렬 유니트(200)와는 별개로 상기 정렬 유니트(200) 외부에 구비될 수 있다.
예를 들어, 상기 제어부(300)는 상기 제1 및 제2센서(120, 125)를 통해 센싱된 지그 마크(110, 115) 및 얼라인먼트 마크(130, 135)의 위치에 대한 데이타를 입력하여 상기 스테이지(100)의 제로 위치 및 홈 위치가 조정되도록 제어할 수 있다.
또한, 상기 제어부(300)는 상기 제3센서(220)를 통해 센싱된 상기 칩 헤드(210)의 제로 위치에 대한 데이타를 입력하여 상기 칩 헤드(210)의 제로 위치가 조정되도록 제어할 수 있다.
상기 제어부(300)는 상기 제4센서(223)를 통해 센싱된 상기 칩 헤드(210)에 의해 지지되는 상기 단위 다이(21)의 얼라인먼트 마크의 위치 데이타를 입력하여 상기 칩 헤드(210)의 홈 위치가 조정되도록 제어할 수 있다.
또한, 상기 제어부(300)는 상기 제5센서(230)를 통해 센싱된 베이스 다이(D11)에 인접한 베이스 다이(D12, D13)의 얼라인먼트 마크(15)의 위치에 대한 데이타와 상기 제6센서(225)를 통해 센싱된 웨이퍼(10) (구체적으로 베이스 다이(D11))의 얼라인먼트 마크(15)의 위치에 대한 데이타를 입력하여, 상기 베이스 다이(D11)와 상기 칩 헤드(210), 구체적으로 상기 단위 다이(25)와의 얼라인을 제어하도록 구성될 수 있다.
예를 들어, 상기 단위 다이(25)와의 미스얼라인이 발생하면, 상기 제어부(300)는 상기 웨이퍼 스테이지(100)을 X-Y 방향으로 이동 및 회전시켜 상기 단위 다이(25)와 얼라인시켜 줄 수 있다. 한편, 상기 단위 다이(25)와 얼라인되면, 상기 칩 헤드(210)를 Z 방향으로 상기 웨이퍼 스테이지(100)를 향해 하향 이동하도여, 상기 베이스 다이(D11)에 상기 단위 다이(25)를 압착시켜 부착되도록 제어할 수 있다.
따라서, 상기 정렬 방법은 상기 웨이퍼(10)상의 다이들(11)의 사이즈가 점점 미세화됨에 따라, 해당 베이스 다이가 아니라 해당 베이스 다이에 인접한 베이스 다이의 얼라인먼트 마크를 확인하여 정렬을 수행함으로써, 얼라인먼트 정도를 향상시켜 줄 수 있을 뿐만 아니라 다이간의 얼라인먼트를 용이하게 수행할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 제조 장치를 이용하여 베이스 다이와 단위 다이를 정렬하는 방법을 설명한다.
도 7은 본 발명의 실시예에 따른 반도체 제조 장치를 이용한 다이 정렬 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 상기 웨이퍼 스테이지(100)에 대한 위치 정렬을 수행한다(S710, S720). 먼저, 상기 제1센서(120)를 이용하여 지그 마크(110, 115)의 위치를 검출하여 상기 웨이퍼 스테이지(100)의 제로 위치를 확인한다(S710). 이어서, 상기 웨이퍼 스테이지(100)에 상기 웨이퍼(10)가 안착된 상태에서, 상기 제2센서(125)를 이용하여 웨이퍼(10)의 얼라인먼트 마크(130, 135)의 위치를 검출하여 상기 웨이퍼 스테이지(100)의 홈 위치를 확인한다(S720).
상기 웨이퍼(10)는 각 다이(베이스 다이)가 노말 다이인지 불량 다이인지 여부에 대한 테스트가 완료된 웨이퍼이다. 상기 웨이퍼(10)는 이후의 다이 부착 공정을 통해 단위 다이가 다층으로 적층될 베이스 다이들을 구비하므로, 상기 웨이퍼(10)는 상기 베이스 다이들중 불량 다이가 최소인 웨이퍼를 사용하는 것이 바람직하다.
다음, 상기 칩 헤드(210)에 대한 위치 정렬을 수행한다(S730, S740). 먼저, 상기 제3센서(220)를 이용하여 칩 헤드(210)의 헤드 마크(215)의 위치를 검출하여 상기 칩 헤드(200)의 제로 위치를 확인한다(S730). 이어서, 상기 칩 헤드(210)에 상기 단위 다이(21)가 안착된 상태에서, 상기 제4센서(223)를 이용하여 단위 다이(21)의 얼라인먼트 마크(25)의 위치를 검출하여 상기 칩 헤드(210)의 홈 위치를 확인한다(S740).
이어서, 상기 웨이퍼(10)상의 베이스 다이(11)에 단위 다이(21)를 정렬시켜 준다음 부착시켜 줄 수 있다(S750). 먼저, 상기 웨이퍼(10)상의 베이스 다이(11), 예를 들어 베이스 다이(D11)에 상기 칩 헤드(210)의 단위 다이(21)를 얼라인시켜 준다. 이때, 상기 베이스 다이(D11)의 얼라인먼트 마크(15)와 상기 단위 다이(21)의 얼라인먼트 마크(25)가 대응하도록 얼라인시켜 줄 수 있다.
종래에는, 얼라인 체크용 카메라가 칩 헤드내에 설치되고, 상기 카메라만을 이용하여 베이스 다이에 단위 다이가 정확하게 얼라인되었는지를 체크하였다. 따라서, 다이들의 사이즈가 점점 미세화됨에 따라 다이간에 정확하게 얼라인되었는지 확인하는 것이 어려웠다.
그러나, 본 실시예에서는, 제6센서(225)의 IR 카메라를 이용하여 상기 베이스 다이(D11)의 얼라인먼트 마크(15)와 상기 단위 다이(21)의 얼라인먼트 마크(25)가 대응하도록 얼라인시켜 줄 수 있다. 이어서, 상기 베이스 다이(D11)와 상기 단위 다이(21)가 정확하게 얼라인되었는가를 체크할 수 있다.
예를 들어, 상기 베이스 다이(D11)의 얼라인먼트 마크(D15)를 확인하는 대신, 상기 제5센서(230)를 구성하는 제1 및 제2CCD 이미지 센서(231, 235)를 이용하여 상기 베이스 다이(D11)에 인접하게 배열되는 베이스 다이(D12, D13)의 얼라인먼트 마크(15)를 검출하여, 상기 단위 다이(D21)의 얼라인먼트 마크(25)에 정확하게 얼라인되었는가를 체크할 수 있다.
상기 베이스 다이(D11)에 상기 단위 다이(21)가 정확하게 얼라인되어 있지 않은 경우에는, 상기 웨이퍼 스테이지(100)를 X-Y 방향으로 좌우 이동 및 회전 이동하여 상기 베이스 다이(D11)에 상기 단위 다이(21)를 다시 얼라인시켜 주고, 상기 제5센서(230)를 이용하여 다이간의 얼라인상태를 다시 체크할 수 있다. 이와 같은 방식으로, 상기 제5센서(230)를 구성하는 CCD 이미지 센서(231, 235)를 이용하여 상기 다이간의 얼라인이 정확하게 이루어질 때까지 수행될 수 있다.
상기 다이간의 얼라인이 정확하게 이루어진 경우에는, 상기 칩 헤드(210)가 Z 방향으로 상기 웨이퍼 스테이지(100)를 향해 하향 이동하여 상기 단위 다이(21)를 상기 베이스 다이(11, D11)에 압착하여 부착시켜 줄 수 있다.
상기 다이 정렬 공정 S710 내지 S750은 상기 베이스 다이에 단위 다이를 부착할 때마다 반복 수행될 수 있으며, 또한 상기 베이스 다이에 원하는 층수의 단위 다이를 부착할 때까지 반복 수행될 수 있다. 이때, 상기 다이 정렬 공정 S710 내지 S750중 웨이퍼 스테이지(100)의 정렬 공정(S710, 720)은 수행되지 않고, 나머지 공정 S730 내지 S750만이 반복 수행될 수도 있다.
상기 웨이퍼(10)의 노말 베이스 다이(11)에 적층되는 노말 단위 다이(21)는 도 3에 도시된 바와 같은 웨이퍼에 대한 테스트가 완료된 후 스크라이브 영역(17, 19)을 따라 절단되어 개별화(singulating)된 노말 다이들일 수 있다. 상기 다이들은 개별화된 후 다이싱 테이프(미도시)상에 부착된 상태로 공급되거나 또는 수납 트레이(미도시)에 수납하여 공급할 수도 있다.
본 실시예에서는, 상기 웨이퍼(10)는 최소한의 불량 베이스 다이를 갖는 웨이퍼로서, 상기 웨이퍼(10)의 노말 베이스상에 노말 단위 다이가 다층으로 적층되므로, 불량 다이수가 최소화되어 제품 수율이 저하되는 것을 방지할 수 있다. 이때, 상기 웨이퍼(10)의 불량 베이스 다이(11)상에는 불량 단위 다이(21)가 적층될 수 있다.
본 실시예에서는, 상기 웨이퍼(10)상의 베이스 다이(11)에 단위 다이(21)가 하나씩 부착 적층되는 것을 예시하였으나, 상기 웨이퍼(100상의 베이스 다이들(11)이 복수의 베이스 다이(11)로 그루핑되고, 상기 베이스 다이 그룹에 대응하여 단위 다이(21)로 복수개씩 절단되어 그룹 단위로 개별화되고, 상기 복수의 베이스 다이(11)에 상기 복수의 단위 다이(21)가 동시에 부착 적층될 수도 있다.
상기 웨이퍼(10)의 베이스 다이(11)상에 단위 다이를 다층으로 적층하는 다이 부착 공정이 완료되면, 통상적인 반도체 후속 공정을 통해 최종 다이로서 개별화되어 제조될 수 있다.
본 발명의 실시예에 따른 다이 정렬 방법은 상기 웨이퍼(10)상의 다이들(11)의 사이즈가 점점 미세화됨에 따라, 해당 베이스 다이가 아니라 해당 베이스 다이에 인접한 베이스 다이의 얼라인먼트 마크를 정확하게 확인하여 정렬을 수행함으로써, 얼라인먼트 정도를 향상시켜 줄 수 있을 뿐만 아니라 다이간의 얼라인먼트를 용이하게 수행할 수 있다. 이에 따라, 고정밀도의 얼라인먼트가 가능하여 다층의 다이 적층에 유리하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 웨이퍼 11, 21, D11-D14, D21, D31: 다이
15, 25, 130, 135: 얼라인먼트 마크
100: 웨이퍼 스테이지 105: 정전 척
110, 115: 지그 마크 120, 125, 220, 225, 230: 센서
121, 122, 126, 127: 레이저 스캐너
200: 정렬 유니트 210: 칩 헤드
231, 235: CCD 이미지 센서
240, 241, 245: 광원 300: 제어부

Claims (13)

  1. 다수의 베이스 다이를 구비하는 웨이퍼가 안착되는 웨이퍼 스테이지;
    상기 웨이퍼상의 베이스 다이 각각에 적층될 다수의 단위 다이; 및
    상기 다수의 단위 다이중 해당하는 단위 다이를 지지하고, 상기 단위 다이와 상기 웨이퍼상의 다수의 베이스 다이중 해당하는 베이스 다이를 정렬시켜 주며, 상기 단위 다이를 상기 베이스 다이에 부착시켜 주기 위한 정렬 유니트를 포함하되,
    상기 정렬 유니트는 상기 단위 다이의 얼라인먼크 마크와 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하여, 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이를 정렬 및 부착시켜 주는 것을 특징으로 하는 반도체 제조 장치.
  2. 제1항에 있어서,
    상기 정렬 유니트는
    상기 해당하는 단위 다이를 지지하기 위한 칩 헤드; 및
    상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하기 위한 제1센서를 포함하는 것을 특징으로 하는 반도체 제조 장치.
  3. 제2항에 있어서,
    상기 제1센서는 상기 칩 헤드의 측부에 배치되어, 상기 베이스 다이의 얼라인먼트 마크를 확인하기 위한 적어도 하나의 CCD 이미지 센서 또는 IR 카메라를 포함하는 것을 특징으로 하는 반도체 제조 장치.
  4. 제3항에 있어서,
    상기 정렬 유니트는 상기 칩 헤드상에 안착된 해당하는 단위 다이의 얼라인먼트를 확인하기 위한 제2센서를 포함하는 것을 특징으로 하는 반도체 제조 장치.
  5. 제4항에 있어서,
    상기 제2센서는 IR 카메라인 것을 특징으로 하는 반도체 제조 장치.
  6. 제1항에 있어서,
    상기 해당하는 단위 다이와 상기 해당하는 베이스 다이간의 정렬을 제어하기 위한 제어부를 더 포함하는 것을 특징으로 하는 반도체 제조 장치.
  7. 다수의 베이스 다이를 구비하는 웨이퍼를 웨이퍼 스테이지에 안착시키는 단계;
    상기 웨이퍼상의 베이스 다이 각각에 적층될 다수의 단위 다이중 해당하는 단위 다이를 칩 헤드에 지지시켜 주는 단계; 및
    상기 해당하는 단위 다이를 상기 웨이퍼상의 다수의 베이스 다이중 해당하는 베이스 다이에 정렬 및 부착시켜 주기 위한 단계를 포함하되,
    상기 정렬 및 부착 단계는 상기 단위 다이의 얼라인먼크 마크와 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하여, 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이를 정렬 및 부착시켜 주는 것을 특징으로 하는 다이 정렬 방법.
  8. 제7항에 있어서,
    상기 웨이퍼 안착 단계는
    상기 웨이퍼 스테이지의 지그 마크를 통해 상기 웨이퍼 스테이지의 제로 위치를 확인하는 단계;
    상기 제로 위치가 확인된 상기 웨이퍼 스테이지에 상기 웨이퍼를 안착시키는 단계; 및
    상기 웨이퍼상의 얼라인먼트 마크를 통해 상기 웨이퍼 스테이지의 홈 위치를 확인하는 단계를 포함하는 것을 특징으로 하는 다이 정렬 방법.
  9. 제7항에 있어서,
    상기 단위 다이 지지 단계는
    상기 칩 헤드의 헤드 마크를 통해 상기 칩 헤드의 제로 위치를 확인하는 단계;
    상기 제로 위치가 확인된 상기 칩 헤드에 상기 단위 다이를 지지시키는 단계; 및
    상기 단위 다이상의 얼라인먼트 마크를 통해 상기 칩 헤드의 홈 위치를 확인하는 단계를 포함하는 것을 특징으로 하는 다이 정렬 방법.
  10. 제7항에 있어서,
    상기 정렬 및 부착 단계는
    상기 단위 다이의 얼라인먼크 마크와 상기 단위 다이가 부착될 상기 베이스 다이의 얼라인먼트 마크를 확인하여 상기 단위 다이를 상기 베이스 다이에 정렬시키는 단계;
    상기 단위 다이가 상기 베이스 다이에 정확하게 얼라인 된 경우, 상기 칩 헤드를 통해 상기 단위 다이를 압착하여 상기 베이스 다이에 부착시키는 단계; 및
    상기 단위 다이가 상기 베이스 다이에 미스얼라인 된 경우, 상기 단위 다이가 부착될 상기 베이스 다이에 인접한 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하여 상기 해당하는 단위 다이와 상기 해당하는 베이스 다이를 재정렬시켜 주는 것을 특징으로 하는 다이 정렬 방법.
  11. 제10항에 있어서,
    상기 재정렬 단계는 상기 칩 헤드의 측부에 배치되는 적어도 하나의 CCD 이미지 센서 또는 IR 카메라를 통해 상기 적어도 하나의 베이스 다이의 얼라인먼트 마크를 확인하는 것을 특징으로 하는 다이 정렬 방법.
  12. 제11항에 있어서,
    상기 정렬 및 부착 단계는 하나의 베이스 다이에 하나의 단위 다이를 정렬 및 부착하거나 또는 2개이상으로 그루핑된 베이스 다이에 2개이상으로 그루핑된 단위 다이를 정렬 부착시키는 것을 특징으로 하는 다이 정렬 방법.
  13. 제7항에 있어서,
    상기 단위 다이 지지 단계 및 정렬 및 부착 단계는 상기 베이스 다이에 대한 단위 다이를 적층할 때마다 반복 수행되는 것을 특징으로 하는 다이 정렬 방법.
KR1020210047591A 2021-04-13 2021-04-13 반도체 제조 장치 및 이를 이용한 다이 정렬 방법 KR102504810B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210047591A KR102504810B1 (ko) 2021-04-13 2021-04-13 반도체 제조 장치 및 이를 이용한 다이 정렬 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210047591A KR102504810B1 (ko) 2021-04-13 2021-04-13 반도체 제조 장치 및 이를 이용한 다이 정렬 방법

Publications (2)

Publication Number Publication Date
KR20220141447A true KR20220141447A (ko) 2022-10-20
KR102504810B1 KR102504810B1 (ko) 2023-02-28

Family

ID=83804820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210047591A KR102504810B1 (ko) 2021-04-13 2021-04-13 반도체 제조 장치 및 이를 이용한 다이 정렬 방법

Country Status (1)

Country Link
KR (1) KR102504810B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192778A (ja) * 2009-02-19 2010-09-02 Sony Corp 半導体装置の製造方法
JP2017135397A (ja) * 2011-03-30 2017-08-03 ボンドテック株式会社 電子部品実装方法および電子部品実装システム
JP2017208411A (ja) * 2016-05-17 2017-11-24 トヨタ自動車株式会社 半導体装置の製造方法
KR20190052136A (ko) * 2016-09-29 2019-05-15 가부시키가이샤 신가와 반도체 장치의 제조 방법, 및 실장 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192778A (ja) * 2009-02-19 2010-09-02 Sony Corp 半導体装置の製造方法
JP2017135397A (ja) * 2011-03-30 2017-08-03 ボンドテック株式会社 電子部品実装方法および電子部品実装システム
JP2017208411A (ja) * 2016-05-17 2017-11-24 トヨタ自動車株式会社 半導体装置の製造方法
KR20190052136A (ko) * 2016-09-29 2019-05-15 가부시키가이샤 신가와 반도체 장치의 제조 방법, 및 실장 장치

Also Published As

Publication number Publication date
KR102504810B1 (ko) 2023-02-28

Similar Documents

Publication Publication Date Title
US7964976B2 (en) Layered chip package and method of manufacturing same
JP5895332B2 (ja) 位置検出装置、重ね合わせ装置、位置検出方法およびデバイスの製造方法
US9153470B2 (en) Wafer handler comprising a vision system
KR102196105B1 (ko) 전자 부품의 실장 장치와 실장 방법, 및 패키지 부품의 제조 방법
CN111742399A (zh) 接触精度保证方法、接触精度保证机构和检查装置
KR101020396B1 (ko) 프로브 장치 및 프로빙 방법
US20140301631A1 (en) Platelike workpiece with alignment mark
JP2018004378A (ja) 自動撮像装置
TW202107657A (zh) 晶片拾取方法
JP4233705B2 (ja) ダイボンディング方法およびダイボンディング設備
KR102504810B1 (ko) 반도체 제조 장치 및 이를 이용한 다이 정렬 방법
CN114688974B (zh) 面板级封装中半导体裸片的贴片后检测方法和系统
US11552043B2 (en) Post bond inspection of devices for panel packaging
JPH0737941A (ja) プローブ装置
JP2003152037A (ja) ウェハ検査方法、検査装置及び検査用赤外線撮像装置
KR20210027101A (ko) 전자 부품의 실장 장치
WO2015072594A1 (ko) 레이저 칩 본딩기의 칩 정렬장치
US20220157633A1 (en) Wafer bonding apparatus
KR102652796B1 (ko) 반도체 소자 본딩 장치 및 반도체 소자 본딩 방법
CN216607621U (zh) 一种电路图形的处理装置
KR20220039362A (ko) 카메라 유닛의 높이를 정렬하는 방법
US20230030072A1 (en) Test apparatus for device having fine pitch
JP2009272388A (ja) 積層半導体素子製造方法および積層半導体素子製造装置
KR20230110478A (ko) 전자 부품의 실장 장치
KR20220039365A (ko) 웨이퍼 정렬 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant