JP2017135397A - 電子部品実装方法および電子部品実装システム - Google Patents

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Abstract

【課題】複数の電子部品を基板上に平面配置して実装することをさらに容易に実現することが可能な実装技術を提供する。【解決手段】基板ＷＡ上に複数のチップＣＰ１が平面配置されて積層される。次に、仮基板ＷＴ２上に形成された樹脂層ＲＳ２に、チップＣＰ１上に実装する第２層の複数のチップＣＰ２がフェイスアップ状態で平面配置され仮固定される。そして、仮基板ＷＴ２の上下を反転して第２層の複数のチップＣＰ２をフェイスダウン状態で仮基板ＷＴ２に保持し、基板ＷＡと仮基板ＷＴ２とを位置合わせしながら、第２層の各チップＣＰ２と基板ＷＡ上の第１層の各チップＣＰ１とが相対的に接近させ、各チップＣＰ１と各チップＣＰ２とが接合する。さらに、各チップＣＰ２が各チップＣＰ１に接合された状態を維持しつつ、第２層の複数のチップＣＰ２から仮基板ＷＴ２が分離される。上記工程を繰り返して積層体を得る。【選択図】図２２

Description

本発明は、半導体チップ（以下単にチップとも称する）などの電子部品を基板上に実装する技術に関する。
半導体チップなどの電子部品を基板上にボンディングする実装技術が存在する。
たとえば、特許文献１においては、次のような技術が記載されている。具体的には、まず、基板上に非導電性接着材（樹脂層）を塗布した後に、半導体チップ（以下単にチップとも称する）が基板上に載置されて仮止めされる。そして、基板とチップとが加熱加圧されて、チップの下面に設けられたハンダバンプ（基板側に設けられたハンダバンプ）が溶融される。これにより、チップが基板上にボンディングされる。
特開２００４−０８８０４１号公報
しかしながら、このような技術を用いて、基板上にチップを１つ配置しては当該チップの接合動作を行う、という動作を繰り返して基板上に複数のチップを接合する場合には、非常に多くの時間を要するという問題が存在する。たとえば、１つのチップの接合に１０秒を要するとすれば、５０００個（５千個）のチップの接合には５００００秒（５万秒）を要する。
そこで、この発明は、複数の電子部品を基板上に平面配置して実装することをさらに効率的に実現することが可能な実装技術を提供することを課題とする。
上記課題を解決するため、本発明の第１の側面は、電子部品実装方法であって、ａ）仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に第ｉの樹脂層を形成するステップと、ｂ）第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で前記第ｉの樹脂層に平面配置して仮固定するステップと、ｃ）所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合するステップと、ｄ）前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップと、を備える電子部品実装方法である。
また、本発明の第２の側面は、電子部品実装システムであって、仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に形成された第ｉの樹脂層に、第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で載置し、第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置して仮固定する第１のボンディング手段と、所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合する第２のボンディング手段と、前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離する分離手段と、を備える電子部品実装システムである。
また、本発明は、電子部品実装方法に用いられる基板にも向けられている。
本発明によれば、複数の電子部品を基板上に平面配置して実装することをさらに効率的に実現することが可能である。
実施形態に係る電子部品実装動作を示すフローチャートである。 第１層のチップの積層動作を示すフローチャートである。 第２層以降の各層のチップの積層動作を示すフローチャートである。 チップ実装システムの構成を示す図である。 チップ供給装置およびＣＯＷボンディング装置を示す図である。 樹脂層形成前の仮基板を示す図である。 樹脂層が形成された仮基板を示す図である。 １つ目のチップが仮基板上に載置される様子を示す図である。 １つ目のチップが仮基板上に載置された状態を示す図である。 ２つ目のチップが仮基板上に載置される様子を示す図である。 ２つ目のチップが仮基板上に載置された状態を示す図である。 複数のチップが仮基板上に載置された状態を示す図である。 チップの厚みばらつきに起因して、チップ上端位置にばらつきが生じている様子を示す図である。 平面部材を用いてチップ上端位置が揃えられる様子を示す図である。 上端位置が揃えられて各チップが載置される様子を示す図である。 仮基板の上下が反転される様子を示す図である。 ＷＯＷボンディング装置において、接合対象の基板と上下反転後の仮基板とが対向配置される様子を示す図である。 ＷＯＷボンディング装置における複数チップの接合動作を示す図である。 デボンド動作を示す図である。 第２の仮基板に樹脂層が形成された状態を示す図である。 第２の仮基板に複数のチップが載置された状態を示す図である。 第２の仮基板の上下が反転される様子を示す図である。 第１層のチップが接合された基板と上下反転後の第２の仮基板とが対向配置される様子を示す図である。 第１層のチップと第２層のチップとの接合動作を示す図である。 第２の仮基板に係るデボンド動作を示す図である。 接合対象の基板上に複数層のチップが積層された状態を示す図である。 チップ位置調整用マークを示す図である。 チップ位置調整用マークを示す図である。 チップ位置調整用マークの相対的な位置ずれを示す図である。 アンダーフィル処理後の状態を示す図である。 可視光によるチップ位置調整動作を示す図である。 可視光による基板位置調整動作を示す図である。 貫通電極を明示する図である。 接合動作を示す図である。 ハンダ接合時の温度プロファイルを示す図である。 貫通電極の上側に銅ポストが設けられたチップ等を示す図である。 貫通電極の下側に銅ポストが設けられたチップ等を示す図である。 貫通電極の上下両側に銅ポストが設けられたチップ等を示す図である。 銅ポストを有しないチップ等を示す図である。 第１および第２層のチップが対向配置される様子を示す図である。 銅ポストを有するチップの積層例を示す図である。 銅ポストを有しないチップの積層例を示す図である。 アルゴンボンバードメントを示す図である。 親水化処理によりＯＨ基が付着したチップ表面を示す図である。 仮接合状態を示す図である。 加熱後の接合状態を示す図である。 基板上の不良位置を示す図である。 第１層の複数のチップ載置後の状態を示す図である。 第１層の複数のチップ載置後の接合不良発生位置を示す図である。 第２層の複数のチップ載置後の接合不良発生位置を示す図である。 チップ層ごとのチップ配置対象位置を示す図である。 銅ポストを有するチップが平面配置されている様子を示す図である。 樹脂層の上に新たな樹脂層が形成されている様子を示す図である。 平坦化後（ＣＭＰ後）の状態を示す図である。 第１層の複数のチップに設けられた電極部分と基板上に設けられたパッド電極とが接合される様子を示す図である。 接合時の加圧動作により銅ポストが押し潰された状態を示す図である。 その表面凹部にパッド電極が設けられた基板等を示す図である。 加圧に伴う接合状態を示す図である。 樹脂封止された第２の仮基板の上下が反転される様子を示す図である。 樹脂封止された第１および第２の基板が対向配置される様子を示す図である。 新たな樹脂が仮基板上に供給される様子を示す図である。 マスク露光によって樹脂層に孔部が形成される様子を示す図である。 銅メッキが施された状態を示す図である。 デボンド後の露出表面に対する平坦化処理を示す図である。 デボンド後の露出表面に対する平坦化処理を示す図である。 各チップのサイズと単位部分のサイズとの関係等を示す図である。 異なるサイズの複数のチップが平面配置される様子を示す図である。 ２種類のチップが仮固定された基板と実装対象の基板とが対向配置される様子を示す図である。 ２種類のチップが同時に実装対象の基板に対して接合される様子を示す図である。 ２種類のチップが順次に実装対象の基板に対して接合される様子を示す図である。 基板の各単位部分において、様々な大きさのチップが積層される様子を示す図である。 従来技術（リフロー）を説明する図である。 別の技術を説明する図である。 従来のＷＯＷ接合技術を示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
＜１．概要＞
図１〜図３は、本実施形態に係る電子部品実装動作を示すフローチャートである。これらの図に示すような各工程が行われることにより、基板ＷＡ上の複数の平面位置において複数層の電子部品（ここでは半導体チップ（単にチップとも称する））が積層される。図２６では、３層の複数のチップが積層される状態が例示されている。なお、ここでは、各チップ（詳細にはシリコン（Ｓｉ）チップ）ＣＰに貫通電極ＶＡが設けられている場合を想定する（図３３参照）。ただし、各図においては、便宜上、貫通電極ＶＡの図示を適宜省略する。また、本発明は、各チップＣＰに貫通電極ＶＡが設けられない場合にも適用可能である。
この実施形態においては、基本的には、第ｉ層（ｉ＝１，２，...（すなわち、ｉは１以上の整数））の各チップＣＰｉを、接合対象の基板ＷＡ（図２６参照）に接合する動作が繰り返し実行されることによって、複数層のチップが基板ＷＡ上に積層される。各層の積層動作は基本的には互いに同様である。ただし、第１層の積層動作（ｉ＝１）においては第１層の各チップＣＰ１が基板ＷＡに対して「直接的に」（チップＣＰ１と基板ＷＡとの間にチップＣＰ１以外のチップを介在させることなく）接合されるのに対して、第２層以降の第ｉ層（ｉは２以上の整数（ｉ≧２））の積層動作においては、第ｉ層の各チップＣＰｉが、基板ＷＡに積層された第（ｉ−１）層の各チップに接合される（謂わば、各チップＣＰｉが「間接的に」基板ＷＡに接合される）点で相違する。なお、この実施形態では、各層のチップ接合動作において、各チップＣＰｉの本来の実装対象である基板ＷＡが用いられるとともに、各チップＣＰｉの仮配置（仮固定）用の仮基板ＷＴｉ（後述）も用いられる。
より具体的には、図１に示すように、まずステップＳ１１〜Ｓ１４が実行されることによって、第１層のチップの積層動作（ステップＳ１０、図２も参照）が行われ、基板ＷＡ上に第１層の複数のチップＣＰ１が接合される（図６〜図１９も参照）。
つぎに、次のステップＳ２１〜Ｓ２４が実行されることによって、第２層以降の各層（第ｉ層）（ｉ≧２）のチップの積層動作（ステップＳ２０、図３も参照）が次のようにして行われる（図２０〜図２５も参照）。
・ステップＳ２１：仮基板である第ｉの基板ＷＴｉ上に第ｉの樹脂層ＲＳｉを形成する。
・ステップＳ２２：第ｉ層の複数のチップＣＰｉがフェイスアップ状態で基板ＷＴｉ上の樹脂層ＲＳｉに平面配置されて仮固定される。
・ステップＳ２３：基板ＷＡに（直接的もしくは間接的に）配置された第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉの基板ＷＴｉに配置された第ｉ層の複数のチップＣＰｉとを対向させた状態で基板ＷＡと第ｉの基板ＷＴｉとを相対的に接近させることによって、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとを相対的に接近させ、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとをそれぞれ（直接的に）接合する。より詳細には、基板ＷＴｉの上下を反転して第ｉ層の複数のチップＣＰｉを基板ＷＴｉにフェイスダウン状態で保持し、フェイスダウン状態の第ｉ層の複数のチップＣＰｉと基板ＷＡ上の第（ｉ−１）層の複数のチップＣＰ（ｉ−１）とを相対的に接近させ、第ｉ層の複数のチップＣＰｉを第（ｉ−１）層の複数のチップＣＰ（ｉ−１）にそれぞれ重ねて載置（接触）させ、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとをそれぞれ接合する。
・ステップＳ２４：第ｉ層の複数のチップＣＰｉが第（ｉ−１）層の複数のチップＣＰ（ｉ−１）にそれぞれ接合された状態を維持しつつ、第ｉ層の複数のチップＣＰｉから基板ＷＴｉを分離する。このステップＳ２４の処理は、デボンド処理とも称される。
以上のようにして、基板ＷＡ上に接合された第（ｉ−１）層の複数のチップＣＰ（ｉ−１）の上に、さらに第ｉ層の複数のチップＣＰｉが積層して接合される。また特に、値ｉをインクリメントして、ステップＳ２１〜Ｓ２４が繰り返し実行されることにより、基板ＷＡ上の複数の平面位置において電子部品が複数層に積層（多層積層）される。
これによれば、複数のチップ（電子部品）を基板上に平面配置して実装（特に積層実装）することをさらに容易に実現することが可能である。
なお、第１層に関するステップＳ１１〜Ｓ１４の各処理は、第２層以降の各層に関するステップＳ２１〜Ｓ２４の対応処理とそれぞれ同様の処理である。ただし、ステップＳ１３，Ｓ１４の各処理は、それぞれ、上述した点でステップＳ２３，Ｓ２４の各処理と相違する。すなわち、ステップＳ２３，Ｓ２４においては、第２層以降の第ｉ層（ｉ≧２）のチップＣＰｉが、既に積層済みの第（ｉ−１）層のチップＣＰ（ｉ−１）に載置等されるのに対して、ステップＳ１３，Ｓ１４では第１層のチップＣＰ１が基板ＷＡ上に直接的に載置等される。
以下では、上述のような動作と、当該動作を実行するチップ実装システム１（１Ａ）とについて、より詳細に説明する。
＜２．システム構成＞
まず、チップ実装システム１の構成について説明する。
図４は、チップ実装システム（電子部品実装システム）１の概略構成を示す上面図である。なお、図４等においては、便宜上、ＸＹＺ直交座標系を用いて方向等を示している。
このチップ実装システム１は、基板（チップ実装対象の基板）の複数の平面位置において多層のチップを積層して実装するシステムである。たとえば、このチップ実装システム１は、対象の基板ＷＡ上に第１層の複数のチップＣＰ１を接合することができる。また、チップ実装システム１は、基板ＷＡ上に配置された第１層の複数のチップＣＰ１上に第２層の複数のチップＣＰ２等をさらに積層して接合することも可能である。
この実施形態においては、基板ＷＡは半導体ウエハであり、各仮基板ＷＴｉ（後述）は、それぞれ、ガラス基板である。ただし、これに限定されず、各基板ＷＡ，ＷＴｉはそれぞれ各種の基板であってもよい。
図４に示すように、チップ実装システム１は、チップ供給装置１０と、ボンディング装置３０（ＣＯＷ（Chip On Wafer）ボンディング装置とも称する）と、ボンディング装置５０（ＷＯＷ（Wafer On Wafer）ボンディング装置とも称する）と、搬送部７０と、搬出入部９０とを備える。また、チップ実装システム１は、スピンコータ８０（不図示）をも備える。
スピンコータ８０は、スピンコーティング技術を用いて、仮基板ＷＴｉ上に樹脂層ＲＳｉを形成する装置である。
チップ供給装置１０は、ダイシングされたウエハから各チップＣＰを取り出し、ＣＯＷボンディング装置３０に各チップＣＰ（ＣＰｉ）を供給する装置である。チップ供給装置１０は、突上部１１およびチップ移載装置１３等を備える（図５参照）。
ＣＯＷボンディング装置３０は、仮基板ＷＴｉ上に形成された樹脂層ＲＳｉに、複数のチップ（電子部品）ＣＰｉをその接合面が上側を向いた状態（フェイスアップ状態）で平面的に配置（平面配置）し、複数のチップを樹脂層ＲＳｉに仮固定する装置である。樹脂層ＲＳｉとしては例えば熱可塑性樹脂が採用される。
ＣＯＷボンディング装置３０は、図５にも示すように、ステージ３１、ボンディング部３３、撮像部３５、位置認識部３６（不図示）、および回転式のチップ搬送部３９とを備える。
撮像部３５（詳細には３５ａ，３５ｂ）は、マークＭＣ１，ＭＣ２（後述）に関する光像を画像データとして取得する。位置認識部３６は、撮像部３５による撮影画像に基づいて、各チップＣＰの仮基板ＷＴｉ上での位置を認識する。詳細には、位置認識部３６は、マークＭＣ１，ＭＣ２とを用いて、仮基板ＷＴｉの基板平面に平行な方向における各チップの位置（基板ＷＴｉに平行な面内における各チップの位置）を認識する。
ボンディング部３３は、チップを基板ＷＴｉ上に載置する部材であり、チップマウンタとも称される。ボンディング部３３は、ヘッド部３３Ｈを有している。ヘッド部３３Ｈは、チップを吸着して保持することが可能であり、チップ保持部材（電子部品保持部材）とも表現される。
ヘッド部３３ＨはＺ方向駆動機構によりＺ方向に移動可能である。また、ステージ３１は、ＸＹθ方向駆動機構により、Ｘ方向、Ｙ方向およびθ方向に移動可能である。これにより、ボンディング部３３とステージ３１との相対位置関係を変更することが可能であり、ひいては仮基板ＷＴｉ上における各チップＣＰｉの位置を調整することが可能である。
搬送部７０は、搬送ロボット７１を用いて、搬出入部９０とＣＯＷボンディング装置３０とＷＯＷボンディング装置５０との相互間で基板（基板ＷＡおよび仮基板ＷＴｉ）を搬送する。また、搬送部７０の搬送ロボット７１は、基板（特に仮基板ＷＴｉ）の上下を反転する動作をも実行する。
ＷＯＷボンディング装置５０は、図１７に示すように、下ステージ５１、上ステージ５３、撮像部５５（詳細には５５ａ，５５ｂ）、および位置認識部５６（不図示）等を備える。撮像部５５は、マークＭＷ１，ＭＷ２（後述）に関する光像を画像データとして取得する。また、位置認識部５６は、撮像部５５による撮影画像に基づいて、下ステージ５１に保持された基板ＷＡと、上ステージ５３に保持された仮基板ＷＴｉとの相対位置関係を認識する。詳細には、位置認識部５６は、マークＭＷ１，ＭＷ２とを用いて、仮基板ＷＴｉの基板平面に平行な方向における基板ＷＡと仮基板ＷＴｉとの相対位置関係を求める。
上ステージ５３はＺ方向駆動機構によりＺ方向に移動可能である。また、下ステージ５１は、そのＸＹθ方向駆動機構により、Ｘ方向、Ｙ方向およびθ方向に移動可能である。これにより、上ステージ５３と下ステージ５１との相対位置関係を変更することが可能であり、ひいては、仮基板ＷＴｉと基板ＷＡとの位置関係を調整すること、さらには第ｉ層の複数のチップＣＰｉと第（ｉ−１）層の複数のチップＣＰ（ｉ−１）との位置関係を調整することが可能である。
ＷＯＷボンディング装置５０は、基板ＷＡと仮基板ＷＴｉとのボンディング動作を実行する装置である。具体的には、ＷＯＷボンディング装置５０は、基板ＷＡを下ステージ５１で保持し、仮基板ＷＴｉを上ステージ５３で保持する。ＷＯＷボンディング装置５０においては、基板ＷＡはその接合面が上側を向いた状態（フェイスアップ状態）で配置される。なお、仮基板ＷＴｉは、ＣＯＷボンディング装置３０ではフェイスアップ状態でステージ３１上に保持されているが、ＷＯＷボンディング装置５０ではフェイスダウン状態（その接合面が下側を向いた状態）で上ステージ５３に保持される。具体的には、仮基板ＷＴｉは、搬送ロボット７１によってＣＯＷボンディング装置３０から取り出された後に、搬送ロボット７１によって上下反転されてＷＯＷボンディング装置５０へと搬送され、フェイスダウン状態で上ステージ５３に保持される。
ＷＯＷボンディング装置５０は、基板ＷＡと上下反転後の仮基板ＷＴｉとの両者を対向させた状態で当該両者ＷＡ，ＷＴｉを相対的に接近させる。これにより、上下反転後の仮基板ＷＴｉにフェイスダウン状態で保持されている第ｉ層の複数のチップＣＰｉが基板ＷＡ側に向けて接近する。そして、第ｉ層の複数のチップＣＰｉが基板ＷＡ側に接合される。
なお、ＷＯＷボンディング装置５０は、第ｉ層の複数のチップＣＰｉと第（ｉ−１）層の複数のチップＣＰ（ｉ−１）とを一括的に接合（ボンディング）する装置であることから、一括接合装置（ギャングボンダ）とも称される。
また、ＷＯＷボンディング装置５０においては、第ｉ層の複数のチップＣＰｉから仮基板ＷＴｉを分離する分離処理も実行される。この分離処理は、基板ＷＡ側に対して第ｉ層の複数のチップＣＰｉが接合された状態を維持しつつ実行される。この分離処理は、例えば、樹脂層への紫外線照射後、仮基板ＷＴｉを保持する上ステージ５３に内蔵されたヒータ（加熱処理部）で仮基板ＷＴｉの樹脂層ＲＳｉを加熱することによって実行される。
また、ＷＯＷボンディング装置５０は、被接合物である基板ＷＡ，ＷＴｉ（より詳細には各層のチップＣＰ）の処理空間である真空チャンバ５９（不図示）を備えて構成される。ＷＯＷボンディング装置５０は、真空チャンバ５９内に、上述の下ステージ５１、上ステージ５３（図１７参照）等を備える。ＷＯＷボンディング装置５０は、真空チャンバ５９内において、チップの実装処理（基板ＷＡ，ＷＴｉ等に関する接合処理とも表現される）等を実行することが可能である。
＜３．チップ位置調整用マークＭＣ＞
後述するように、この実施形態（ステップＳ１２，Ｓ２２参照）では、アライメントマークＭＣ１，ＭＣ２（図８等参照）を用いて、各チップＣＰ（ＣＰｉ）が水平方向において位置決めされて仮基板ＷＴｉ上に載置される。
アライメントマークＭＣ１，ＭＣ２は、チップＣＰ（電子部品）の位置を調整するためのマークであり、チップ位置調整用マーク（あるいは部品位置調整用マーク）とも称される。ここでは、１つのチップＣＰにつき、２つのマークＭＣ１ａ，ＭＣ１ｂがマークＭＣ１として設けられる。同様に、１つのチップＣＰにつき２つのマークＭＣ２ａ，ＭＣ２ｂがマークＭＣ２として設けられる。
この２種類のマークＭＣ１，ＭＣ２は、互いに異なる形状（より詳細には、互いに重複しない形状）を有している。たとえば、図２７に示すように、マークＭＣ１（詳細にはマークＭＣ１ａ，ＭＣ１ｂ）としては、比較的小さな径を有する円形状のものが用いられる。一方、図２８に示すように、マークＭＣ２（詳細にはマークＭＣ２ａ，ＭＣ２ｂ）としては、比較的大きな径を有する円形状のものが用いられる。
マークＭＣ１ａは、各チップＣＰにおける第１の基準位置（平面位置）（図２７では左方手前側）に設けられ、マークＭＣ１ｂは、各チップＣＰにおける第２の基準位置（平面位置）（図２７では右方奥側）に設けられる。また、マークＭＣ２ａは、仮基板ＷＴｉにおいて、各チップＣＰの第１の基準位置に対応する正規の位置（平面位置）に設けられ、マークＭＣ２ｂは、仮基板ＷＴｉにおいて各チップＣＰの第２の基準位置に対応する正規の位置（平面位置）に設けられる。端的に言えば、マークＭＣ２ａはマークＭＣ１ａの対応位置に設けられ、マークＭＣ２ｂはマークＭＣ１ｂの対応位置に設けられる。なお、各チップＣＰと仮基板ＷＴｉとの相対角度を良好に調整するため、マークＭＣ１ａ，ＭＣ１ｂは、各チップＣＰにおいて、互いに離間した位置（たとえば、チップＣＰの両端部付近）に設けられることが好ましい。マークＭＣ２ａ，ＭＣ２ｂも同様である。
また、マークＭＣ１ａ，ＭＣ１ｂは、それぞれ、フェイスアップ状態のチップＣＰ１の上側の面（仮基板ＷＴ１側の面とは反対側の面）上に設けられている。ただし、これに限定されず、マークＭＣ１ａ，ＭＣ１ｂは、それぞれ、フェイスアップ状態のチップＣＰ１の下側の面（仮基板ＷＴ１側の面）上に設けられても良く、あるいは、チップＣＰ１の内部に埋め込まれて設けられても良い。
なお、この実施形態では、第ｉ層（ｉ＝１，２，...）の各チップＣＰｉは、当該各チップＣＰｉ内における同様の各基準位置（すなわち各チップ内における同じ位置）に同一のマークＭＣ１（ＭＣ１ａ，ＭＣ１ｂ）を有している（図８、図１２および図２１等参照）。また、複数の仮基板ＷＴｉは、第ｉ層の各チップＣＰｉに対応する各マークＭＣ２（ＭＣ２ａ，ＭＣ２ｂ）を互いに同一の各基準位置に有している（図６および図２０等参照）。すなわち、複数の仮基板ＷＴｉは、それぞれ、同一の複数のマークＭＣ２が同一の複数の位置に付された基板である。また、ここでは、各仮基板ＷＴｉは、物理的には互いに異なる基板である場合を例示するが、これに限定されず、各仮基板ＷＴｉは、物理的にも同一の基板であってもよい。換言すれば、１枚の基板を各仮基板ＷＴｉとして用いるようにしてもよい。
＜４．基板位置調整用マークＭＷ＞
また、後述するように、この実施形態（ステップＳ１３，Ｓ２３参照）では、アライメントマークＭＷ１，ＭＷ２を用いて、両基板ＷＡ，ＷＴｉが水平方向において位置決めされる。アライメントマークＭＷ１，ＭＷ２は、基板ＷＡ，ＷＴｉの相対位置を調整するためのマークであり、基板位置調整用マークとも称される。
基板位置調整用マークＭＷ１，ＭＷ２は、上述のチップ位置調整用マークＭＣ１，ＭＣ２と同様に、互いに異なる形状（より詳細には、互いに重複しない形状）を有している。たとえば、マークＭＷ１（詳細にはマークＭＷ１ａ，ＭＷ１ｂ）としては、比較的大きな径を有する円形状のものが用いられ、マークＭＷ２（詳細にはマークＭＷ２ａ，ＭＷ２ｂ）としては、比較的小さな径を有する円形状のものが用いられる。
マークＭＷ１ａは、基板ＷＡにおける第１の基準位置（平面位置）（図１７では基板ＷＴｉの左端側）に設けられ、マークＭＷ１ｂは、基板ＷＡにおける第２の基準位置（平面位置）（図１７では基板ＷＴｉの右端側）に設けられる。
マークＭＷ２ａは、仮基板ＷＴｉにおいて、基板ＷＡの第１の基準位置に対応する正規の位置（平面位置）（図１７では基板ＷＴｉの左端側）に設けられる。マークＭＷ２ｂは、仮基板ＷＴｉにおいて、基板ＷＡにおける第２の基準位置に対応する正規の位置（平面位置）（図１７では基板ＷＴｉの右端側）に設けられる。端的に言えば、マークＭＷ２ａはマークＭＷ１ａの対応位置に設けられ、マークＭＷ２ｂはマークＭＷ１ｂの対応位置に設けられる。なお、両基板ＷＡ，ＷＴｉの相対角度を良好に調整するため、マークＭＷ１ａ，ＭＷ１ｂは、基板ＷＡにおいて互いに離間した位置（たとえば、基板ＷＡの両端部付近）に設けられることが好ましい。マークＭＷ２ａ，ＭＷ２ｂも同様である。
また、マークＭＷ１ａ，ＭＷ１ｂは、それぞれ、フェイスアップ状態の基板ＷＡの上側の面（各チップが固定される側の面）上に設けられている。マークＭＷ２ａ，ＭＷ２ｂは、それぞれ、フェイスダウン状態の仮基板ＷＴｉの下側の面（各チップが仮固定される側の面）上に設けられている。ただし、これに限定されず、各マーク（ＭＣ１ａ，ＭＣ１ｂ），（ＭＷ１ａ，ＭＷ１ｂ）は、それぞれ、逆側の面に設けられても良く、あるいは、各基板ＷＡ，ＷＴｉの内部に埋め込まれて設けられても良い。
また、この実施形態においては、複数の仮基板ＷＴｉは、互いに、各マークＭＷ２（ＭＷ２ａ，ＭＷ２ｂ）を同一の各基準位置に有している。すなわち、複数の仮基板ＷＴｉは、同一のマークＭＷ２が同一の位置に付されているという意味においても、互いに同一の基板である。
＜５．動作詳細＞
次に、図１〜図３のフローチャート等を参照しつつ、この実施形態におけるチップ実装動作（電子部品実装動作）について詳細に説明する。ここでは、複数のチップが３層に積層される場合を例示する。なお、これに限定されず、２層に積層されるようにしてもよく、あるいは４層以上に積層されるようにしてもよい。あるいは、基板ＷＡ上に１層のチップ層のみが設けられるようにしてもよい。
＜５−１．第１層のチップの積層工程＞
最初に、第１層のチップの積層動作（ステップＳ１０）（図１および図２参照）が次のようにして行われる。
＜ステップＳ１１：準備工程＞
詳細には、まずステップＳ１１（図２）において、仮基板である基板ＷＴ１（図６）上に樹脂層ＲＳ１が形成される（図７）。なお、仮基板ＷＴ１には、マークＭＣ２，ＭＷ２が樹脂層ＲＳ１の形成前に予め付されている。この樹脂層ＲＳｉは、光（赤外光等）を透過する。
詳細には、たとえば、液状の熱可塑性樹脂（熱可塑性接着剤等）がスピンコータ８０によって基板ＷＴ１上に塗布されることによって、基板ＷＴ１上に樹脂層ＲＳ１が形成される。スピンコーティング手法を用いて樹脂層を形成することによれば、非常に容易に樹脂層を形成することができる。なお、これに限定されず、基板ＷＴ１上に樹脂シートを貼付することによって、基板ＷＴ１上に樹脂層ＲＳ１が形成されるようにしてもよい。これによっても、非常に容易に樹脂層を形成することができる。
樹脂層ＲＳ１が形成された仮基板ＷＴ１は、搬送ロボット７１によって、ＣＯＷボンディング装置３０へと搬送される。当該仮基板ＷＴ１は、ＣＯＷボンディング装置３０内のステージ３１上に載置され、当該ステージ３１に保持される（図４および図５参照）。
＜ステップＳ１２：ＣＯＷ工程＞
次に、ステップＳ１２において、第１層の複数のチップＣＰ１がフェイスアップ状態で樹脂層ＲＳ１に平面配置されて仮固定される（図８〜図１２等参照）。ここで、各チップＣＰの「フェイスアップ状態」は、当該各チップＣＰの接合面（例えば、ハンダバンプＢＵが付された側の面）が上側を向いた状態である。
詳細には、まず、チップ供給装置１０（図５）内においてダイシング処理が行われて複数のチップＣＰが生成される。具体的には、複数の電子回路を有する基板ＷＣが縦方向および横方向に切削されチップ化される。そして、切り出された各チップＣＰは、チップ供給装置１０の突上部１１（図５）によって、１個ずつ上方に突き上げられ、チップ移載装置１３に位置ＰＧ１で受け渡される。チップ移載装置１３は、その先端部（下端部）でチップＣＰを吸着し、さらに上方に移動した後に、今度は、ＣＯＷボンディング装置３０のチップ搬送部３９側へ向けて移動する。チップ搬送部３９は、チップ移載装置１３からチップＣＰを位置ＰＧ３で受け取ると、中心軸ＡＸ周りの回転動作によって当該チップＣＰをボンディング部３３のヘッド部３３Ｈの直下位置ＰＧ５にまで搬送する。
ヘッド部３３Ｈは、チップＣＰの載置位置ＰＧ５付近にまで若干量下降し、チップ搬送部３９からチップＣＰを受け取り、ヘッド部３３Ｈの先端部（下端部）で当該チップＣＰを吸着する。その後、ヘッド部３３Ｈとの干渉回避のためにチップ搬送部３９が所定角度回転し、ヘッド部３３Ｈとチップ搬送部３９とが干渉しない状態でヘッド部３３Ｈが下降し、ヘッド部３３Ｈに吸着保持されたチップＣＰが位置ＰＧ７にまで下降される。これにより、ヘッド部３３Ｈの先端部で吸着されていたチップＣＰが、ステージ３１上の仮基板ＷＴ１の所定の平面位置に載置される。
このとき、アライメントマークＭＣ１，ＭＣ２（図８参照）を用いて、チップＣＰ（ＣＰ１）は、次述するように位置決めされて仮基板ＷＴ１上に載置される。
ＣＯＷボンディング装置３０は、上述のように、位置認識部（位置計測部とも称される）３６を備えている。位置認識部３６は、水平方向におけるチップＣＰと基板ＷＴｉとの相対位置（詳細にはＸ，Ｙ，θ）を認識する処理部である。
各チップＣＰと仮基板ＷＴｉとの位置合わせ動作（アライメント動作）は、位置認識部３６により、各チップＣＰと仮基板ＷＴｉとに付された２組のマーク（ＭＣ１ａ，ＭＣ２ａ），（ＭＣ１ｂ，ＭＣ２ｂ）の位置を認識することによって実行される。
図８に示すように、位置認識部３６は、ヘッド部３３Ｈによって保持された各チップＣＰ（ＣＰ１）が仮基板ＷＴ１に対向する状態において、同軸照明系を有する撮像部３５ａ，３５ｂの光源（出射部とも称される）から出射された照明光（ここでは赤外光）の反射光に関する画像データを用いて、基板ＷＴ１におけるチップＣＰの位置を認識する。
具体的には、撮像部３５ａの光源から出射された光は、ステージ３１の中空部、ガラス製の仮基板ＷＴｉ、樹脂層ＲＳｉおよびチップのシリコン（Ｓｉ）部分等を透過する。一方、当該光は、マークＭＣ１ａ，ＭＣ２ａで反射され、当該反射光は撮像部３５ａの撮像素子で受光される。これにより、各チップと基板ＷＴｉとに関する光像（各マーク部分の赤外光（反射光）による光像）を含む画像が画像データＧａとして取得される。すなわち、２種類のマークＭＣ１ａ，ＭＣ２ａを同時に読み取った撮影画像Ｇａが取得される。位置認識部３６は、当該撮影画像Ｇａに基づいて各チップと基板ＷＴｉとに付された或る１組のマーク（ＭＣ１ａ，ＭＣ２ａ）の位置を認識するとともに、当該１組のマークＭＣ１ａ，ＭＣ２ａの相互間の位置ずれ量（Δｘａ，Δｙａ）を求める（図２９参照）。
同様に、撮像部３５ｂの光源から出射された光は、ステージ３１の中空部、ガラス製の仮基板ＷＴｉ、樹脂層ＲＳｉおよびチップのシリコン（Ｓｉ）部分等を透過する。一方、当該光は、マークＭＣ１ｂ，ＭＣ２ｂで反射され、当該反射光は撮像部３５ｂの撮像素子で受光される。これにより、各チップと基板ＷＴｉとに関する光像（各マーク部分の赤外光（反射光）による光像）を含む画像が画像データＧｂとして取得される。すなわち、２種類のマークＭＣ１ｂ，ＭＣ２ｂを同時に読み取った撮影画像Ｇｂが取得される。位置認識部３６は、当該撮影画像Ｇｂに基づいて各チップと基板ＷＴｉとに付された或る１組のマーク（ＭＣ１ｂ，ＭＣ２ｂ）の位置を認識するとともに、当該１組のマークＭＣ１ｂａ，ＭＣ２ｂの相互間の位置ずれ量（Δｘｂ，Δｙｂ）を求める。
なお、撮像部３５ａ，３５ｂは、それぞれ、Ｘ方向、Ｙ方向、Ｚ方向に移動可能であり、撮影範囲を変更して調整することが可能である。
その後、位置認識部３６は、これら２組のマークの位置ずれ量（Δｘａ，Δｙａ），（Δｘｂ，Δｙｂ）に基づいて、水平方向（Ｘ方向、Ｙ方向およびθ方向）における各チップＣＰと仮基板ＷＴｉとの相対的位置ずれ量（Δｘ，Δｙ，Δθ）を算出する。
そして、位置認識部３６により認識された当該相対的ずれ量が低減されるように、ステージ３１が２つの並進方向（Ｘ方向およびＹ方向）と回転方向（θ方向）とに適宜に駆動される。これにより、仮基板ＷＴｉ上とチップＣＰとが相対的に移動され、上記の位置ずれ量が補正される。
このようにして、（Ｘ方向、Ｙ方向およびθ方向に関する）チップＣＰ１のアライメント動作が実行される。
その後、第１層の１つのチップＣＰ１を保持したヘッド部３３Ｈがさらに下降し、当該チップＣＰ１が仮基板ＷＴ１の樹脂層ＲＳの所定の水平位置に載置される（図９参照）。
なお、上述のような位置認識動作（位置ずれ計測動作）と位置合わせ用の駆動動作（位置ずれの補正動作）とは、チップＣＰを樹脂層ＲＳに押し付けて載置した後にも、少なくとも１回再び実行されることが好ましい。これによれば、さらに正確なアライメント動作が実行される。
さらに、第１層の２つ目以降のチップの載置動作も同様にして実行される（図１０および図１１）。これにより、図１２に示すように、第１層の複数のチップＣＰ１が仮基板ＷＴｉ上の所定の平面位置に位置決めされて配置される。このように、２種類のマークＭＣ１，ＭＣ２を用いることによって、第１層の複数のチップＣＰ１のそれぞれが仮基板ＷＴ１の基板平面（主平面）に平行な方向（Ｘ，Ｙ，θ）において位置決めされ、第１層の複数のチップＣＰ１のそれぞれが仮基板ＷＴ１上の樹脂層ＲＳ１に載置される。
ここにおいて、樹脂層ＲＳとして、熱可塑性樹脂が用いられる場合には、たとえば、完全に流動化する温度Ｔ１（例えば２００℃）よりも低い温度Ｔ２（例えば１５０℃）にまで当該熱可塑性樹脂を加熱し、当該樹脂が軟化（半硬化）した状態で各チップが載置される。温度Ｔ２は、各チップのハンダバンプが溶融しないように、ハンダの融点よりも低いことが好ましい。その後、樹脂層ＲＳ１が冷却（加熱中断をも含む）されることによって、樹脂層ＲＳ１が硬化される。これにより、各チップが樹脂層ＲＳ１に仮固定される。
なお、後述するように、このステップＳ１２では、複数のチップの鉛直方向の高さを揃える処理（レベリング処理）が実行されることが好ましい。
＜ステップＳ１３：ＷＯＷ工程＞
その後、ステップＳ１３の処理が実行される。
ステップＳ１３においては、まず、基板ＷＴ１が搬送ロボット７１によって保持される。搬送ロボット７１は、基板ＷＴ１の上下を反転し、当該基板ＷＴ１をＷＯＷボンディング装置５０へと搬送する（図１６参照）。そして、上下反転後の基板ＷＴ１が、ＷＯＷボンディング装置５０の上ステージ５３に保持される（図１７参照）。このとき、基板ＷＴ１に仮固定された複数のチップＣＰ１は、フェイスダウン状態で保持される。
一方、ＷＯＷボンディング装置５０の下ステージ５１には、搬送ロボット７１によって搬送されてきた基板ＷＡが予め保持されている。
ＷＯＷボンディング装置５０において、両基板ＷＡ，ＷＴ１は、その接合面が互いに対向する状態で保持される。
つぎに、アライメントマークＭＷ１，ＭＷ２を用いて、両基板ＷＡ，ＷＴ１が、次述するようにして位置決めされる。
ＷＯＷボンディング装置５０は、上述のように、位置認識部（位置計測部とも称される）５６を備えている。位置認識部５６は、水平方向における基板ＷＡと基板ＷＴｉとの相対位置（詳細にはＸ，Ｙ，θ）を認識する処理部である。
基板ＷＡと仮基板ＷＴｉ（ここではＷＴ１）との位置合わせ動作（アライメント動作）は、位置認識部５６により、基板ＷＡと仮基板ＷＴｉとに付された２組のマーク（ＭＷ１ａ，ＭＷ２ａ），（ＭＷ１ｂ，ＭＷ２ｂ）の位置を認識することによって実行される。
図１７に示すように、位置認識部５６は、下ステージ５１によって保持された基板ＷＡと上ステージ５３によって保持された基板ＷＴ１とが対向する状態において、同軸照明系を有する撮像部５５ａ，５５ｂの光源（出射部とも称される）から出射された照明光（ここでは赤外光）の反射光に関する画像データを用いて、基板ＷＡ，ＷＴｉの位置を認識する。
具体的には、撮像部５５ａの光源から出射された光（赤外光）は、下ステージ５１の中空部、シリコン基板ＷＡ、および樹脂層ＲＳ等を透過する。一方、当該光は、マークＭＷ１ａ，ＭＷ２ａで反射され、当該反射光は撮像部５５ａの撮像素子で受光される。これにより、両基板ＷＡ，ＷＴｉにおける各マーク（ＭＷ１ａ，ＭＷ２ａ）部分に関する光像（赤外光（反射光）による光像）を含む画像が画像データＧｃとして取得される。すなわち、２種類のマークＭＷ１ａ，ＭＷ２ａを同時に読み取った撮影画像Ｇｃが取得される。位置認識部５６は、当該撮影画像Ｇｃに基づいて両基板ＷＡ，ＷＴｉに付された或る１組のマーク（ＭＷ１ａ，ＭＷ２ａ）の位置を認識するとともに、当該１組のマークＭＷ１ａ，ＭＷ２ａの相互間の位置ずれ量（Δｘｃ，Δｙｃ）を求める。
同様に、撮像部５５ａの光源から出射された光（赤外光）は、下ステージ５１の中空部、シリコン基板ＷＡ、および樹脂層ＲＳ等を透過する。一方、当該光は、マークＭＷ１ｂ，ＭＷ２ｂで反射され、当該反射光は撮像部５５ｂの撮像素子で受光される。これにより、両基板ＷＡ，ＷＴｉにおける各マーク（ＭＷ１ｂ，ＭＷ２ｂ）部分に関する光像（赤外光（反射光）による光像）を含む画像が画像データＧｄとして取得される。すなわち、２種類のマークＭＷ１ｂ，ＭＷ２ｂを同時に読み取った撮影画像Ｇｄが取得される。位置認識部５６は、当該撮影画像Ｇｄに基づいて両基板ＷＡ，ＷＴｉに付された或る１組のマーク（ＭＷ１ｂ，ＭＷ２ｂ）の位置を認識するとともに、当該１組のマークＭＷ１ｂ，ＭＷ２ｂの相互間の位置ずれ量（Δｘｄ，Δｙｄ）を求める。
なお、撮像部５５ａ，５５ｂは、それぞれ、Ｘ方向、Ｙ方向、Ｚ方向に移動可能であり、撮影範囲を変更して調整することが可能である。
その後、位置認識部５６は、これら２組のマークの位置ずれ量（Δｘｃ，Δｙｃ），（Δｘｄ，Δｙｄ）に基づいて、水平方向（Ｘ方向、Ｙ方向およびθ方向）における基板ＷＡと仮基板ＷＴｉとの相対的位置ずれ量（Δｘ，Δｙ，Δθ）を算出する。
そして、位置認識部５６により認識された当該相対的ずれ量が低減されるように、下ステージ５１が２つの並進方向（Ｘ方向およびＹ方向）と回転方向（θ方向）とに適宜に駆動される。これにより、基板ＷＡと仮基板ＷＴｉとの両者が相対的に移動され、当該両者間の相対的位置ずれ量が補正される。
このようにして、（Ｘ方向、Ｙ方向およびθ方向に関する）基板ＷＡ，ＷＴｉのアライメント動作が実行される。
その後、上ステージ５３がさらに下降し、基板ＷＡと基板ＷＴｉとが相対的に接近し、仮基板ＷＴｉにフェイスダウン状態で保持された複数のチップＣＰｉ（ここではＣＰ１）と基板ＷＡとが相対的に接近する。この接近動作に応じて、フェイスダウン状態の複数のチップＣＰｉが基板ＷＡの所定の水平位置にそれぞれ載置される（図１８参照）。なお、チップＣＰｉの「フェイスダウン状態」は、当該各チップＣＰｉが仮固定されている仮基板ＷＴｉの接合面（例えば、チップＣＰｉが仮固定された側の面）が下側を向いた状態であり、仮基板ＷＴｉのフェイスダウン状態であるとも表現される。
このとき、仮基板ＷＴｉに仮固定された複数のチップＣＰｉを基板ＷＡ上に確実に接触させるため、チップＣＰｉと基板ＷＡとの両者間に所定の圧力を作用させる処理（加圧処理）を伴うことが好ましい。
その後、下ステージ５１に内蔵されたヒータによって基板ＷＡを加熱するとともに、上ステージ５３に内蔵されたヒータによって基板ＷＴｉを加熱する。これにより、各チップＣＰ１のハンダバンプＢＵが溶融され、基板ＷＡ上に複数のチップＣＰｉが接合される。
ここにおいて、上述のように、マークＭＣ１，ＭＣ２を用いてチップＣＰｉが基板ＷＴｉ上に正確に位置決めされている（ステップＳ１２）とともに、マークＭＷ１，ＭＷ２を用いて基板ＷＡと基板ＷＴｉとが正確に位置決めされている（ステップＳ１３）。そのため、フェイスダウン状態の複数のチップＣＰｉは、基板ＷＡの所定の水平位置にそれぞれ正確に位置決めされて接合される。
以上のようにして、基板ＷＡと基板ＷＴ１に配置された第１層の複数のチップＣＰ１とが対向した状態で基板ＷＡと基板ＷＴ１とが相対的に接近されることによって、基板ＷＡと各チップＣＰ１とが相対的に接近し、第１層の各チップＣＰ１が基板ＷＡ上の所定の位置にそれぞれ載置され、基板ＷＡと第１層の複数のチップＣＰ１とが（直接的に）接合される。
＜ステップＳ１４：デボンド工程＞
つぎに、ステップＳ１４において、「デボンド処理」が実行される。具体的には、複数のチップＣＰ１が基板ＷＡの所定位置にそれぞれ載置（接合）された状態を維持しつつ、複数のチップＣＰ１から基板ＷＴ１が分離される。
より詳細には、上ステージ５３に内蔵されたヒータによって、樹脂層ＲＳ１を所定温度Ｔ４に加熱する。そして、このような加熱状態において、仮基板ＷＴ１を保持したまま上ステージ５３を上昇させることによって、樹脂層ＲＳ１を有する仮基板ＷＴ１が複数のチップＣＰ１から剥離する（図１９参照）。図１９においては、仮基板ＷＴ１がチップＣＰ１から剥離する様子が模式的に示されている。
なお、樹脂層ＲＳ１の熱可塑性樹脂の滴下を防止するため、温度Ｔ４は、樹脂層ＲＳ１が完全に流動化する程の高温ではなく樹脂層ＲＳ１が半硬化する程度の温度（例えば、１８０℃）であることが好ましい。また、基板ＷＡに接合された各チップＣＰ１のハンダバンプが再溶融することを防ぐため、温度Ｔ４はハンダの融点よりも低いことが好ましい。
以上のようにして、基板ＷＡ上に第１層の複数のチップＣＰ１が平面配置された状態で基板ＷＡの所定の位置に接合される（ステップＳ１０）。
＜５−２．第２層のチップの積層工程＞
つぎに、第２層のチップの積層動作（ステップＳ２０）（図１および図３参照）が次のようにして行われる。上述したように、第２層に関するステップＳ２１〜Ｓ２４の対応処理は、第１層に関するステップＳ１１〜Ｓ１４の各処理とそれぞれ同様の処理である。ただし、ステップＳ１３，Ｓ１４では第１層のチップＣＰｉが基板ＷＡ上に直接的に載置等されるのに対して、第ｉ層（ここではｉ＝２）に関するステップＳ２３，Ｓ２４においては既に積層済みの第（ｉ−１）層のチップＣＰ（ｉ−１）に対して第ｉ層のチップＣＰｉが載置等される。
まず、ステップＳ２１において、仮基板である基板ＷＴ２上に樹脂層ＲＳ２が形成される（図２０参照）。詳細には、スピンコータ８０等を用いて、仮基板ＷＴ２上に樹脂層ＲＳ２が形成される。樹脂層ＲＳ２が形成された仮基板ＷＴ２は、搬送ロボット７１によって、ＣＯＷボンディング装置３０内のステージ３１上に載置され、当該ステージ３１に保持される（図４および図５参照）。
次のステップＳ２２において、第２層の複数のチップＣＰ２がフェイスアップ状態で基板ＷＴ２上の樹脂層ＲＳ２に平面配置されて仮固定される（図２１参照）。
詳細には、チップ供給装置１０（図５）によって基板ＷＣから切り出された各チップＣＰｉ（ここではＣＰ２）は、チップ供給装置１０の突上部１１およびチップ移載装置１３等によって、ＣＯＷボンディング装置３０のチップ搬送部３９に引き渡される。チップ搬送部３９は、位置ＰＧ３で受け取ったチップＣＰをボンディング部３３のヘッド部３３Ｈの直下位置ＰＧ５にまで搬送する。ヘッド部３３Ｈとチップ搬送部３９とが干渉しない状態において、ヘッド部３３Ｈが下降し、ヘッド部３３Ｈに吸着保持されたチップＣＰが位置ＰＧ５から位置ＰＧ７にまで下降される。これにより、ヘッド部３３Ｈの先端部で吸着されていたチップＣＰが、ステージ３１上の仮基板ＷＴ１の所定の平面位置に載置される。
ステップＳ２２においても、ステップＳ１２と同様にして、各チップＣＰ（ＣＰ２）は、チップＣＰごとに設けられたアライメントマークＭＣ１，ＭＣ２を用いて、位置決めされて仮基板ＷＴ２上に載置される。なお、ステップＳ２２においても、複数のチップのＺ方向（鉛直方向）の高さを揃える処理（レベリング処理）が実行されることが好ましい。
さらに、ステップＳ２３においては、まず、仮基板ＷＴ２が搬送ロボット７１によって保持される。搬送ロボット７１は、仮基板ＷＴ２の上下を反転し、当該仮基板ＷＴ２をＷＯＷボンディング装置５０へと搬送する（図２２参照）。そして、上下反転後の仮基板ＷＴ２が、ＷＯＷボンディング装置５０の上ステージ５３に保持される（図２３参照）。このとき、仮基板ＷＴ２に仮固定された複数のチップＣＰ２は、フェイスダウン状態で保持される。
一方、ＷＯＷボンディング装置５０の下ステージ５１には、ステップＳ１０の処理が施された基板ＷＡが保持されている。
ステップＳ２３においても、ステップＳ１３と同様にして、まず仮基板ＷＴ２と基板ＷＡとが対向した状態で、アライメントマークＭＷ１，ＭＷ２を用いて両基板ＷＡ，ＷＴ２の水平方向における相対位置が調整される。
その後、上ステージ５３がさらに下降し、互いに対向する仮基板ＷＴ２と基板ＷＡとを相対的に接近させることによって、フェイスダウン状態の第２層の複数のチップＣＰ２と基板ＷＡ（詳細には基板ＷＡ上の第１層の複数のチップＣＰ１）とを相対的に接近させる（図２３参照）。そして、フェイスダウン状態の第ｉ層の複数のチップＣＰｉ（ＣＰ２）が、基板ＷＡ（詳細には基板ＷＡに既に積層済みの第（ｉ−１）層のチップＣＰｉ（ＣＰ１））の所定の位置に載置されて接合される（図２４参照）。
このようにして、基板ＷＡにおける基板位置調整用マークＭＷ１と仮基板ＷＴ２における基板位置調整用マークＭＷ２とを用いて、基板ＷＡと仮基板ＷＴ２とが水平方向において位置決めされる。また、その結果、基板ＷＡに保持された第１層の複数のチップＣＰ１のそれぞれと基板ＷＴ２に保持された第２層の複数のチップＣＰ２のそれぞれとの位置関係が調整されて、各チップＣＰ１と対応する各チップＣＰ２とがそれぞれ接合される。
ここにおいて、マークＭＣ１，ＭＣ２を用いて第２層の各チップＣＰ２が基板ＷＴ２上に正確に位置決めされる（ステップＳ２２）とともに、マークＭＷ１，ＭＷ２を用いて基板ＷＡと基板ＷＴ２とが正確に位置決めされる（ステップＳ２３）。そのため、フェイスダウン状態の第２層の各チップＣＰ２は、基板ＷＡ上の所定の水平位置（詳細には基板ＷＡの第１層の各チップＣＰ１上）にそれぞれ正確に位置決めされて接合される。
その後、ステップＳ２４において、第２層の複数のチップＣＰ２が基板ＷＡ（詳細には、基板ＷＡ上に載置された第１層の複数のチップＣＰ１）にそれぞれ接合された状態を維持しつつ、第２層の複数のチップＣＰ２から基板ＷＴ２が分離される。より詳細には、樹脂層ＲＳ２を上述の温度Ｔ４に加熱した状態で、仮基板ＷＴ２を保持したまま上ステージ５３を上昇させることによって、樹脂層ＲＳ２を有する仮基板ＷＴ２が複数のチップＣＰ２から剥離する（図２５参照）。なお、図２５においては、仮基板ＷＴ２がチップＣＰ２から剥離する様子が模式的に示されている。
以上のようにして、基板ＷＡ上に接合された第１層の複数のチップＣＰ１の上に、さらに第２層の複数のチップＣＰ２が積層して接合される。
ステップＳ３０（図１）で未だ処理が終了していないと判定される場合には、再びステップＳ２０に戻る。そして、第２層の積層動作と同様にして、第３層以降のチップの積層動作が実行される。最終層のチップの積層動作が終了したと判定される（ステップＳ３０でＹＥＳ）と、本処理が終了する。
なお、たとえば、第３層のチップＣＰ３の積層動作は、次のようにして実行される。
まず、ステップＳ２１において、仮基板ＷＴ３上に樹脂層ＲＳ３が形成され、ステップＳ２２において、第３層の複数のチップＣＰ３がフェイスアップ状態で樹脂層ＲＳ３に平面配置して仮固定される。
つぎに、ステップＳ２３において、仮基板ＷＴ３の上下が反転され第３層の複数のチップＣＰ３がフェイスダウン状態で仮基板ＷＴ３に保持され、互いに対向する基板ＷＡと仮基板ＷＴ３とが相対的に接近する。これに応じて、フェイスダウン状態の第３層の複数のチップＣＰ３と基板ＷＡ上の第２層の複数のチップＣＰ２とが相対的に接近し、第２層の複数のチップＣＰ２と第３層の複数のチップＣＰ３とがそれぞれ接合される。
そして、ステップＳ２４において、第３層の複数のチップＣＰ３が第２層の複数のチップＣＰ２にそれぞれ接合された状態を維持しつつ、第３層の複数のチップＣＰ３から仮基板ＷＴ３が分離される。
このようにして、第３層の複数のチップＣＰ３が、基板ＷＡ上に積層された第１層の複数のチップＣＰ１および第２層の複数のチップＣＰ２の上に更に積層される。
＜６．実施形態の効果等＞
ところで、上述のような従来技術（先行技術文献１）を利用することによれば、基板（ウエハ）上に単一層の複数の半導体チップ（以下単にチップとも称する）を平面的に配置してボンディングする技術（単層ＣＯＷ（Chip On Wafer）実装技術とも称する）として、次のような技術が考えられる。
具体的には、まず、基板（ウエハ）を非導電性樹脂でコーティングして基板上に樹脂層が形成された後に、複数のチップが当該樹脂層上に平面的に載置され、当該複数のチップが当該樹脂層に仮止めされる。そして、基板と複数のチップとが上下方向から一括的に加熱加圧されて、各チップの下面に設けられたハンダバンプ（詳細には、基板側に設けられたハンダバンプ）が溶融され、複数のチップが基板上にボンディングされる。なお、基板上の樹脂層は、たとえば、スピンコーティング技術によって樹脂材料が基板に塗布されることによって形成される。あるいは、当該樹脂層は、基板上に樹脂シートを貼付することによって形成されてもよい。
ただし、この実装技術（単層ＣＯＷ実装技術）は、複数のチップが平面的に配置された単一層のチップ層を基板（ウエハ）上に実装する技術である。
一方、近年、更なる高集積化が求められており、複数のチップ層をさらに鉛直方向に積層して実装する実装技術（多層ＣＯＷ実装技術とも称する）が求められている。
しかしながら、複数のチップ層をさらに鉛直方向に積層して実装することは容易ではない。
たとえば、上述の単層ＣＯＷ実装技術をそのまま多層ＣＯＷ実装技術に適用すると、第２層のチップを第１層のチップに積層する際に、第１層のチップ上に樹脂層を形成することが求められる。
ところが、第２層のチップを第１層のチップに積層する際に第１層チップ上に樹脂層を形成することは必ずしも容易ではない。たとえば、基板上に第１層のチップが既に接合されている状態では、基板表面に第１層のチップによる凹凸が生じているため、スピンコーティング技術を用いて基板上に樹脂を塗布して均一な樹脂層を形成することは困難である。また、樹脂シートを第１層の複数のチップ上にそれぞれ貼付することも考えられるが、その場合には、基板表面に設けられた第１層の複数のチップにそれぞれ個別にシートを貼付することが求められ、非常に煩雑な作業が生じる。
一方、上述のような態様によれば、まず、基板ＷＡとは別の仮基板ＷＴｉ上に形成された樹脂層ＲＳｉに、第ｉ層の複数のチップＣＰｉがフェイスアップ状態で平面配置して仮固定される。そして、仮基板ＷＴｉの上下が反転されて、第ｉ層の複数のチップＣＰｉがフェイスダウン状態で仮基板ＷＴｉに対向保持される。つぎに、当該仮基板ＷＴｉと第（ｉ−１）層のチップＣＰ（ｉ−１）が平面配置された基板ＷＡとが相対的に接近され、第ｉ層の複数のチップＣＰｉと第（ｉ−１）層のチップＣＰ（ｉ−１）とがそれぞれ接合される。その後、第ｉ層の複数のチップＣＰｉから仮基板ＷＴｉが分離される。
これによれば、第ｉ層のチップを第（ｉ−１）層のチップに積層する際に、第（ｉ−１）層のチップ上に樹脂層を形成することを要しない。
したがって、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）に第ｉ層の複数のチップＣＰｉを容易に重ねることが可能である。すなわち、複数のチップを積層して基板上に実装することをさらに容易に実現することが可能である。
また、上記実施形態によれば、ステップＳ１２，Ｓ２２において、第ｉ層の複数のチップＣＰｉのそれぞれにおける部品位置調整用マークＭＣ１と第ｉ層の複数のチップＣＰｉのそれぞれに対応して仮基板ＷＴｉに設けられた部品位置調整用マークＭＣ２とを用いて、第ｉ層の複数のチップＣＰｉのそれぞれが仮基板ＷＴｉの基板平面に平行な方向において位置決めされ、仮基板ＷＴｉ上の樹脂層ＲＳｉに載置される。このとき、仮基板ＷＴｉ上においては、１つの層（第ｉ層）の各チップＣＰｉの位置合わせのみが行われればよい。換言すれば、仮基板ＷＴｉ上における複数層のチップの位置合わせは不要である。したがって、仮基板ＷＴｉ上において各チップＣＰｉの正確な位置決め動作を容易に行うことが可能である。
仮に、基板ＷＡ上に複数層のチップＣＰｉ（ｉ＝１，２，...）をフェイスダウン状態で順次に積層して載置し、上下層のチップで同一位置および同一形状のマークＭＣ１を利用して、基板ＷＡ上に複数層のチップを積層した状態で位置合わせを行う技術（比較例に係る技術とも称する）を想定する。
この場合には、上下に積層された同一形状の複数のマークＭＣ１のいずれかの位置ずれが検出されても、いずれの層のチップ（何層目のチップ）に位置ずれが発生しているかを特定することは困難である。なお、撮像系の合焦位置を意図的にずらすことによって特定層のチップに付されたマークの光像を撮影画像に鮮明に映し出す手法も考えられる。ただし、チップの厚みおよびチップ相互間の間隔が非常に小さい（たとえば１０マイクロイメートル程度）場合には、フォーカスの調整精度にも依存するが、このような手法を利用できないこともある。
一方、上記実施形態によれば、複数層のチップが積層された状態（図２６参照）において、異なる層の複数のチップＣＰが互いに同一のマークＭＣ１（ＭＣ１ａ，ＭＣ１ｂ）を同一の各基準位置（水平方向位置）に有している場合にも、複数層のチップのマークＭＣ１を利用して基板ＷＡ上で当該複数層のチップの位置合わせを行うことを要しない。基板ＷＡとは別の仮基板ＷＴｉ上において１つの層（第ｉ層）の各チップＣＰｉの位置合わせが行われればよい。したがって、各チップを正確に且つ容易に位置決めすることができる。
また、その後、仮基板ＷＴｉは上下反転され、ステップＳ１３，Ｓ２３において、基板ＷＡにおける基板位置調整用マークＭＷ１と仮基板ＷＴｉにおける基板位置調整用マークＭＷ２とを用いて基板ＷＡと仮基板ＷＴｉとが仮基板ＷＴｉの基板平面に平行な方向において位置決めされることによって、基板ＷＡと仮基板ＷＴｉとの位置関係が調整される。これによれば、第１層の複数のチップＣＰ１はそれぞれ基板ＷＡ上の所定の位置に正確に位置決めされて載置され得る。同様に、仮基板ＷＴｉに保持された第ｉ層の各チップＣＰｉは、基板ＷＡに保持された第（ｉ−１）層の対応チップＣＰ（ｉ−１）に対して、正確に位置決めされて載置され得る。
特に、ステップＳ１３，Ｓ２３において、第ｉ層の複数のチップＣＰｉが一括的に第（ｉ−１）層の対応チップＣＰ（ｉ−１）に接合される。したがって、効率的な積層動作が実現される。特に、第ｉ層の複数のチップＣＰｉが１枚ずつ第（ｉ−１）層の対応チップＣＰ（ｉ−１）に接合される場合に比べて、接合時間を短縮することができる。また、基板ＷＡ上での加熱時間を短縮することによって、基板ＷＡ上でのハンダの酸化を抑制することが可能である。
また、上記実施形態によれば、ステップＳ１３（、Ｓ２３）のハンダ接合は、ハンダバンプＢＵが樹脂に浸漬されていない状態で行われる。そのため、ハンダバンプを樹脂に浸漬して行う場合（特に、フラックスなどの活性剤を樹脂に添加して、ハンダ接合を行う場合）に比べて、信頼性の高い接合を実現することができる。
また、上記実施形態によれば、ステップＳ１２の処理（チップ仮固定処理）とステップＳ１３の処理（本接合処理）とを分離することによって、高速化と信頼性との両立を図ることが可能である。従来の方式では１チップずつ接合を行うと１チップあたり１０ｓ（秒）程度かかる（例えば５０００個では５００００秒を要する）。一方、本方式ではウエハ上にチップを１ｓ（秒）程度で仮固定した後、ウエハ上に例えば５０００個載せた状態で、一括接合させれば１時間強の時間をかけて真空引きや非酸化雰囲気(窒素やAｒガスなど)形成処理や還元雰囲気（水素ガスやギ酸ガスなど）形成処理、表面活性化処理（後に詳述）なども可能となり、より信頼性が高い接合が生産性の高いところで可能となる。さらに、ＣＯＷボンディング装置３０では、チップ１個につき１ｓ（秒）の載置時間で５０００個のチップを載せると５０００秒を要し、ＷＯＷボンディング装置５０では、１時間強の時間をかけて真空引き等を行って一括接合が行われる。したがって、ＣＯＷボンディング装置３０での処理時間とＷＯＷボンディング装置５０での処理時間とが近い値（理想的には同一）になり、両工程間（ＣＯＷ工程とＷＯＷ工程との間）での良好なバランス（すなわち、良好なラインバランス）を実現することができる。すなわち、より信頼性が高い接合が、ラインバランスが取れた生産性の高いところで可能となる。
たとえば、ＣＯＷボンディング装置３０におけるＳ１２，Ｓ２２の処理で高速にチップを仮基板に仮固定（仮止め）するとともに、数千個搭載した後にＷＯＷボンディング装置５０におけるステップＳ１３，Ｓ２３の処理を窒素雰囲気中で行うことにより、さらに高い信頼性を有する接合を容易に実現することが可能である。
より具体的には、次のようなハンダ接合が実現されることが好ましい。以下では、ステップＳ２３におけるハンダ接合動作等についてさらに詳細に説明するが、ステップＳ１３に関しても同様である。
ステップＳ２３（図３）において、各基板ＷＴｉが真空チャンバ５９（不図示）内に搬送されると、真空チャンバ５９の内部空間が減圧され真空状態にされた後、真空チャンバ５９の内部空間に窒素が供給される。なお、真空チャンバ５９の内部空間における減圧開始から窒素充填完了までには、相応の期間（たとえば、１時間程度）を要する。その後、上述のように、両基板ＷＡ，ＷＴｉに関する位置決め動作および接合動作等が実行される。なお、当該位置決め動作は、減圧後ではなく、減圧前に実行されるようにしてもよい。
このようにして、基板ＷＡ上の第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と仮基板ＷＴｉ上の第ｉ層の複数のチップＣＰｉとが収容される処理空間内（真空チャンバ５９内）において、所定期間にわたる減圧処理および窒素供給処理を伴って、複数のチップＣＰｉのハンダバンプＢＵと複数のチップＣＰ（ｉ−１）の電極部分（上層のハンダバンプＢＵに対向する電極部分（不図示））とをそれぞれ接合するハンダ接合処理が実行される（図２３，図２４参照）。窒素雰囲気中で上述のようなＷＯＷボンディング処理を実行することによれば、ハンダの酸化を防止しつつ良好なハンダ接合を実現することが可能であり、フラックスレスでの接合も可能となる。また、還元雰囲気（水素ガスやギ酸ガスなど）中であればより好ましい。
ここにおいて、近年、半導体製造技術の微細化に伴い、電子部品（チップ等）の厚さも小さく（薄く）なってきている。これは、チップ等の積層化技術にてチップ等に貫通電極を設けるにあたって、当該貫通電極の直径がさらに微小化され、微小化された直径の「浅い孔」を製作することが、微小化された直径の「深い孔」を製作することよりも比較的容易であること等の事情に起因する。
ところが、従来の手法（具体的には、ウエハ上に載置されたチップを加熱してハンダ接合する手法（Ｃ４工法（リフロー手法）とも称される））を比較的薄いチップ等に対してそのまま適用する場合には、加熱時の熱の影響でチップが反ってしまうという問題が発生する。なお、この従来の手法（いわゆるリフロー手法）では、各チップは上下方向に加圧されない状態で炉内にて加熱される（図７２参照）。図７２は、このような従来の手法におけるチップの加熱状態を示す図である。図７２に示すように、当該従来手法においては、その表面上に１層のチップが配置された基板が加熱炉内にて加熱され、チップと基板とのハンダ接合が行われる。このとき、図７２の破線で示すように、薄いチップ（ＣＰ）は、加熱によって反ってしまう。
一方、このような「反り」の問題を回避するためには、たとえば、１枚のチップ(基板)の上に別のチップを重ねて加圧しながら加熱し加圧状態で冷却して接合する手法が考えられる（図７３参照）。図７３に示す技術においては、所定枚数（図７３では５枚）のチップが上下方向に積層される。そして、積層されたチップ（積層チップ）が下側のヒートステージＨＳと上側のヒートツールＨＴとの間に挟まれてその積層方向（上下方向）において加圧された状態で、加熱されその後に冷却されることによって、積層チップにおける層間接合（ハンダ接合）が行われる。このように、当該手法は、チップ積層数に応じて上下方向に積層された所定枚数（たとえば５枚）のチップごとに、加圧加熱および冷却（加圧状態での冷却）を行う技術である。
ただし、この手法においては、（上下方向にはチップが積層されるが、）平面的には１つの積層チップ（積層された１組のチップ）ごとに加圧加熱等が行われる。そのため、多数の積層チップを作成するためには、膨大な時間を要する。たとえば、１チップあたり（詳細には１組の積層チップあたり）１０秒程度の加熱冷却時間を要するときには、５０００個の積層チップを作成するためには５００００秒を要する。また、１０秒といえどもハンダ接合の信頼性を高めるには十分な時間ではなく、参加雰囲気である大気中接合という課題も有する。
これに対して、ステップＳ２３等に関する上記態様によれば、チップごと（チップ単位）ではなく基板単位で集積されたチップの集合体を纏めて接合するため、時間の増大を抑制することができる。
たとえば、上述のように仮に５０００個のチップの加工時にチップ１個につき１時間のプロセスをそれぞれ余分に行う場合には、５０００時間をさらに要する。一方、上記態様において、５０００個のチップに対して纏めて上述の処理を施すことによれば、処理の増大時間は全体で１時間程度で済む。なお、その場合、当該１時間の窒素雰囲気形成処理（真空引き処理と窒素供給時間との合計時間）におけるチップ１個あたりの所要時間（処理時間の増大量）は、１秒弱（０．７２秒（＝１＊３６００／５０００））である、とも表現される。
このように、複数の電子部品を基板上に平面配置して実装することをさらに効率的に実現することが可能である。すなわち、高い生産性を得ることができる。
また、図７３に示す手法においては、大気中でハンダ接合が行われる。当該手法においては、ハンダの酸化を防ぐためにフラックスが利用される。
しかしながら、フラックスの残渣は接合不良のもととなり、かつ、フラックスの洗浄は手間を要するものであるという問題が存在する。また、加工の微細化に伴って、微細な空隙に入り込んだフラックスを除去することが困難であるという問題も存在する。そのため、ハンダの大気中接合の信頼性は高くない。
一方、上記態様によれば、大気中ではなく窒素雰囲気中等で接合が行われるため、酸化防止用のフラックスを用いずに済む。そのため、フラックスレス化を図ることによって、高い信頼性を有する良好なハンダ接合を得ることも可能である。
このように、上記態様によれば、高い信頼性のハンダ接合を得つつ、高い生産性をも得ることが可能である。
＜７．レベリング工程＞
上述したように、ステップＳ１２，Ｓ２２においては、次のようなレベリング工程が実行されることが好ましい。
第ｉ層の複数のチップＣＰｉ（例えば、複数のチップＣＰ１）の厚みには、ばらつきが存在することがある。このようなばらつきが存在する場合、ステップＳ１２，２２で各チップＣＰ１を樹脂層ＲＳの表面位置基準（樹脂層ＲＳの上面位置基準）で当該表面に載置すると、図１３に示すように、複数のチップＣＰ１の相互間において、各チップＣＰ１の上端位置に相違（上端位置のバラツキ）が生じる。
当該上端位置のバラツキは、ステップＳ１３（，Ｓ２３）で仮基板ＷＴ１を上下反転させて基板ＷＡに対向させると、上側に配置されたチップＣＰ１の下端位置のバラツキとして現れる。そして、そのまま基板ＷＡに向けて各チップＣＰ１を押しつけると、或るチップＣＰ１は基板ＷＡに当接している一方で、他のチップＣＰ１は基板ＷＡに当接せず基板ＷＡから浮いてしまうことがある。
このような事態を回避するためには、ステップＳ１２，Ｓ２２において、フェイスアップ状態で樹脂層ＲＳに仮置きされた第ｉ層の複数のチップＣＰｉの上端位置の高さを揃えるレベリング工程を設けることが好ましい。これによれば、複数のチップＣＰｉの厚さのばらつきを吸収することが可能である。
たとえば、ステップＳ１２，Ｓ２２において、図１４に示すように、基板ＷＴｉ上の樹脂層ＲＳにフェイスアップ状態で仮置きされた第ｉ層の複数のチップの上端側に、基板ＷＴｉに対して平行に保持された平面部材ＰＬを押し当てることによって、第ｉ層の複数のチップＣＰｉの上端位置の高さを揃えればよい。このとき、樹脂層ＲＳは、半硬化状態を実現する温度Ｔ２にまで加熱されていることが好ましい。そして、平面部材ＰＬを押し当てて第ｉ層の複数のチップＣＰｉの上端位置が揃えられた後に、樹脂層ＲＳが冷却されて固化されることによって、各チップＣＰｉが所定の位置（所定の水平方向位置および所定の鉛直方向位置）に仮固定される。このようにして、平面部材ＰＬを用いて複数のチップの上端側の鉛直方向位置（Ｚ方向位置）を一括的に揃える処理（レベリング処理）が行われればよい。
あるいは、ステップＳ１２において、チップ毎にレベリング処理を行うようにしてもよい。
具体的には、図１５に示すように、第ｉ層の各チップＣＰｉをフェイスアップ状態で保持したヘッド部３３Ｈ（図５参照）が下降して、各チップＣＰｉを樹脂層ＲＳｉ上に載置する。より詳細には、ヘッド部３３Ｈの先端部が所定の位置Ｚ０にまで下降するように、ヘッド部３３ＨのＺ方向位置が調整される。この位置Ｚ０は、各チップＣＰｉの上端位置（Ｚ方向位置）であるとも表現される。また、この位置Ｚ０は、複数のチップＣＰｉ相互間で共通の（同一の）位置である。このとき、フェイスアップ状態の各チップＣＰｉは、その下面（上側の接合面とは反対の面）側が樹脂層ＲＳｉに埋没した状態で、当該樹脂層ＲＳｉに載置される。
この樹脂層ＲＳｉは、チップ厚さのばらつきを吸収できる程度の厚さ（例えば数十マイクロメートル〜数百マイクロメートル以上）を有している。また、樹脂層ＲＳｉは、熱可塑性樹脂で形成されており、チップ載置時点にて半硬化状態を有している。たとえば、ヘッド部３３Ｈが所定温度にまで加熱され、各チップＣＰｉを経由して樹脂層ＲＳｉが温度Ｔ２にまで加熱されることによって当該樹脂層ＲＳｉが軟化されればよい。
複数のチップＣＰｉが上述のようにして上端位置が揃えられて樹脂層ＲＳｉに載置された後、半硬化状態の樹脂層ＲＳｉが冷却されて固化される。これによって、第ｉ層の複数のチップＣＰｉの上端位置の高さが互いに揃えられた状態で、各チップＣＰｉが樹脂層ＲＳｉに仮固定される。
このようなレベリング処理によれば、複数のチップＣＰｉの厚さのばらつきを吸収することが可能である。なお、上記のようなレベリング処理は、ＣＯＷボンディング装置３０において行われてもよく、ＷＯＷボンディング装置５０において行われても良い。
また、このようなレベリング処理は、加熱処理に伴ってステージの平坦度合が損なわれている場合（特に、ＷＯＷボンディング装置５０等によってレベリング処理が行われる場合）にも有用である。たとえば、加熱処理に伴ってステージ（詳細には上ステージ５３あるいは下ステージ５１）の中央部分が周縁部分よりも微小量突出した状況において上記のようなレベリング処理を施すことによれば、ステージの表面の平坦度合の低下状態においても、当該表面上に載置された複数のチップＣＰｉの上端位置を揃えることができる。なお、図１４に示すような平面部材ＰＬを複数のチップＣＰｉに押し当てる態様において、当該平面部材ＰＬは、完全に平坦な表面を有するものに限定されず、非常に僅かに湾曲した表面（たとえば凸曲面あるいは凹曲面）を有するものであってもよい。そして、非常に僅かに湾曲した表面を有する当該平面部材を複数のチップＣＰｉに押し当てることによって、複数のチップＣＰｉの上端位置を揃えるようにしてもよい。このとき、同様の湾曲形状を有する接合対象物との接合を行うことによって、対向する接合部分同士の隙間の大きさを、（水平方向に配列された）複数の接合部分に関して揃えることができる。また、平面部材ＰＬはこれから接合する被接合物（他の被接合物）でも良い。接合部同志をアライメントした状態で融点以下の固相である状態でレベリングすることで、対向する接合部分同士を非常に良好に接合することができる。この場合、融点以下でレベリングし、樹脂を硬化させた後、続けて接合温度に上昇させて接合することで容易に信頼性の高い接合が可能となる。また、レベリング時の微小な位置ずれを再度アライメント後接合することで位置精度も上がるため好ましい。
８インチウエハサイズで考慮すると、チップでのばらつきが数μｍ程度であるのに対し、８インチウエハサイズのステージの２５０℃程度での熱膨張によるばらつき（平坦度）は数１０μｍレベルになる。固相での接合であればステージのうねりは圧力差として現れ接合不良とまではならない場合も多いが、特にハンダ接合のような液相での接合の場合は、ステージの平坦度はそのまま接合される高さの差となって現れてしまい、高さが小さくなる部分ではバンプの潰れが生じ隣接バンプ相互間のショートが発生することがある。そのため、従来方式ではウエハレベルでのハンダ接合は難しかった。本方式によればハンダ融点前近傍温度でハンダが固相である状態でレベリングすることでハンダ接合温度においてもステージのうねりを吸収してハンダ溶融接合を行うことが可能である。レベリング処理はＷＯＷボンディング装置５０によって行われることが好ましいが、その熱膨張状態が（ＷＯＷボンディング装置５０の熱膨張状態と）類似する同様の構成の別装置（レベリング専用装置等）を用いてレベリング処理が行われるようにしてもよい。
＜８．変形例等＞
また、この発明は上述の内容に限定されるものではなく、様々な改変が可能である。
＜８−１．樹脂層＞
たとえば、上記実施形態等においては、樹脂層ＲＳが熱可塑性樹脂で形成される場合を例示したが、これに限定されず、樹脂層ＲＳが光硬化性樹脂（紫外線硬化樹脂等）で形成されるようにしてもよい。
樹脂層ＲＳが光硬化性樹脂（紫外線硬化樹脂等）で構成される場合には、ステップＳ１２，Ｓ２２においては、光照射（紫外線照射等）によって樹脂を硬化ないし半硬化することによって、各チップを仮基板ＷＴｉに仮固定するようにすればよい。また、ステップＳ１４，Ｓ２４においては、後述するようなレーザアブレーション技術を用いて、各チップを仮基板ＷＴｉから分離するようにしてもよい。
また、樹脂層ＲＳが光硬化性樹脂（紫外線硬化樹脂等）で構成される場合には、ステップＳ１２，Ｓ２２において、次のようにしてチップ毎にレベリング処理が行われるようにしてもよい。
チップ載置の直前時点においては、未だ樹脂層ＲＳｉには光（紫外線）が照射されておらず、樹脂層ＲＳｉは半硬化状態を有しているものとする。
図１５に示すように、第ｉ層の各チップＣＰｉをフェイスアップ状態で保持したヘッド部３３Ｈが下降して、各チップＣＰｉを樹脂層ＲＳｉ上に載置する。このとき、ヘッド部３３Ｈの先端部が所定の位置Ｚ０にまで下降するように、ヘッド部３３ＨのＺ方向位置が調整される。上述したように、この位置（各チップＣＰｉの上端位置）Ｚ０は、複数のチップＣＰｉ相互間で共通の（同一の）位置である。
そして、半硬化状態の樹脂層ＲＳｉにおける載置直後のチップＣＰｉの載置領域ＲＧに絞って光（紫外線）を照射することによって樹脂層ＲＳｉのうち当該載置領域（一部領域）ＲＧが硬化される。これによって、チップＣＰｉが樹脂層ＲＳｉに仮固定される。
同様の動作が複数のチップＣＰｉについて繰り返し実行される。詳細には、複数のチップＣＰｉのそれぞれの上端位置が揃えられて樹脂層ＲＳｉに載置される毎に、半硬化状態の樹脂層ＲＳｉにおける各チップの載置領域に絞って光（紫外線）を部分照射することによって、樹脂層ＲＳｉのうち当該載置領域（一部領域）が硬化される。これにより、第ｉ層の複数のチップＣＰｉの上端位置の高さが互いに揃えられた状態で、各チップＣＰｉが樹脂層ＲＳｉに仮固定される。
また、樹脂層ＲＳは、熱硬化性樹脂で形成されてもよい。
樹脂層ＲＳが熱硬化性樹脂で構成される場合には、ステップＳ１２，Ｓ２２においては、未硬化の樹脂を加熱して硬化することによって、各チップを仮基板ＷＴｉに仮固定するようにすればよい。また、ステップＳ１４，Ｓ２４においては、レーザアブレーション技術（レーザ光を照射して樹脂層に気泡を発生させる技術）を用いて、各チップを仮基板ＷＴｉから分離するようにしてもよい。
また、単に接着強度（接着剤としての熱硬化樹脂の接着強度）をコントロールすることで、接合時に耐えるだけの強度は確保し、かつ、接合後に剥離できる中間の強度を持たせるようにしてもよい。
なお、ステップＳ１２，Ｓ２２においては、次のようにしてチップ毎にレベリング処理が行われるようにしてもよい。具体的には、まず、各チップの上端位置が鉛直方向において所定の位置Ｚ０に配置される。その後、ヘッド部３３Ｈの先端部が所定温度に加熱され、各チップを経由して樹脂層ＲＳｉが加熱されることによって樹脂層ＲＳｉが硬化され、各チップが樹脂層ＲＳｉに仮固定されればよい。
＜８−２．デボンド処理＞
また、上記実施形態等においては、ステップＳ２４（Ｓ１４）のデボンド処理として、樹脂層ＲＳを温度Ｔ４に加熱して溶融させ、仮基板ＷＴｉをチップＣＰから剥離する技術を例示したがこれに限定されない。
たとえば、熱可塑性樹脂で形成された樹脂層ＲＳに対して紫外線を照射することによって、樹脂層ＲＳの内部構造を変化させ、その後、温度Ｔ５（例えば１６０℃程度）（上述の温度Ｔ４よりも低い温度）（Ｔ５＜Ｔ４）による低温加熱で、仮基板ＷＴｉをチップＣＰから剥離するようにしてもよい。なお、紫外線は、ガラスで形成された仮基板（ガラス基板）ＷＴｉを透過させて樹脂層に照射されればよい。
より詳細には、まず、ステップＳ１１（，Ｓ２１）において、仮基板ＷＴｉ上に熱可塑性接着材をコーティングして、１８０℃程度でプリべークして溶剤成分を揮発させて仮基板ＷＴｉ上に硬化した樹脂層ＲＳｉを形成する。
その後、ステップＳ１２（，Ｓ２２）において、ヘッド部３３Ｈおよび／またはステージ３１を低温加熱して、その表面が粘着性を有する樹脂層ＲＳｉに第ｉ層の複数のチップＣＰｉを載置する。さらに、温度Ｔ１２（例えば２００℃）で１０分間程度にわたり樹脂層ＲＳｉを加熱して、樹脂層ＲＳｉを半硬化状態に遷移させた後、平面部材ＰＬを利用してレベリング処理を実行する。その後、樹脂層ＲＳｉを冷却して、各チップＣＰｉを仮基板ＷＴｉに仮固定する。なお、この改変例では、各チップＣＰｉには、高温ハンダ（例えば融点２８０℃）によるハンダバンプが設けられることが好ましい。２００℃１０分の加熱反応により樹脂は変質し、ハンダ接合時の３００℃の加熱においても緩むことなく耐えられるようになる。
つぎに、ステップＳ１３（，Ｓ２３）において、ＷＯＷボンディング装置５０の上ステージ５３および／または下ステージ５１を加熱して、各チップＣＰｉのハンダバンプを溶融させて、第ｉ層の各チップＣＰｉを基板ＷＡに（あるいは第（ｉ−１）層の各チップＣＰ（ｉ−１）に）接合する。
そして、ステップＳ１４（，Ｓ２４）において、樹脂層ＲＳｉが比較的低温Ｔ５に加熱された後、紫外線が仮基板（ガラス基板）ＷＴｉを透過して樹脂層ＲＳｉに照射される。紫外線照射により樹脂層ＲＳｉの内部構造が変化し、樹脂層ＲＳｉが各チップＣＰｉから例えば１６０℃程度の低温加熱により容易に剥離される。
以上のようなデボンド処理が行われるようにしてもよい。
あるいは、樹脂層ＲＳを紫外線硬化性樹脂（ＵＶ硬化樹脂）で形成する場合においては、紫外線照射によって硬化された樹脂層に、レーザ光を照射して当該樹脂層に気泡を発生させる技術（いわゆるレーザアブレーション技術）によって、仮基板ＷＴｉをチップＣＰから剥離するようにしてもよい。なお、レーザ光は、紫外線と同様に、ガラスで形成された仮基板（ガラス基板）ＷＴｉを透過させて樹脂層に照射されればよい。
＜８−３．ＷＯＷボンディング装置５０による接合時の加熱処理＞
上記実施形態等においては、ステップＳ１３，Ｓ２３において、下ステージ５１側のヒータにより基板ＷＡが加熱され且つ上ステージ５３側のヒータにより仮基板ＷＴｉが加熱されることによって、各チップＣＰｉのハンダバンプＢＵが溶融され、基板ＷＡ上に複数のチップＣＰｉが接合される場合が例示されているが、これに限定されない。
たとえば、ＷＯＷボンディング装置５０等において、基板ＷＡを保持する部材（下ステージ５１）を加熱することなく、チップを保持する部材（上ステージ５３）のみを加熱することによって、鉛直方向に積層された複数層のチップのうち、比較的下側の層のチップＣＰ（ｉ−１）の温度上昇を抑制するようにしてもよい。これによれば、既に接合された比較的下層の各チップＣＰ（ｉ−１）のハンダバンプの再溶融が防止される。ひいては、一旦完了した各層のチップの接合が更に上側の層のチップの接合時の加熱で外れてしまうことを、より確実に防止することが可能である。
また、上記実施形態等においては、各層のチップＣＰｉのハンダとして、同一の材料のものが用いられる場合が例示されているが、これに限定されない。たとえば、比較的上側の層のチップＣＰｉのハンダとして、比較的低い融点のものを利用するようにしてもよい。たとえば、第２層のチップＣＰ２のハンダバンプとして、第１層のチップＣＰ１のハンダバンプの融点よりも低い融点を有するものを利用するようにしてもよい。これによれば、既に接合された比較的下層の各チップＣＰ（ｉ−１）のハンダバンプの再溶融等が防止される。あるいは、一旦加熱溶融され合金化された後の再加熱時には（合金化前の加熱時よりも）その溶融温度が上昇するようなハンダ材料が用いられるようにしてもよい。
＜８−４．デボンド処理後のアンダーフィル工程＞
また、上記実施形態等においては、ステップＳ１４の後にそのままステップＳ２１が実行される場合が例示されているが、これに限定されない。たとえば、第１層に関するステップＳ１４と第２層に関するステップＳ２１との間（あるいは、第ｉ層に関するステップＳ２４とその次の第（ｉ＋１）層に関するステップＳ２１との間）にアンダーフィル工程が設けられるようにしてもよい。すなわち、デボンド処理後にアンダーフィル工程を設けるようにしてもよい。
このアンダーフィル工程では、アンダーフィル樹脂ＲＵとして非導電性樹脂（ＮＣＰ：Non conductive Paste）がディスペンサーによって基板ＷＡとチップＣＰ１の下面との間の隙間（あるいは下側チップＣＰ（ｉ−１）の上面と上側チップＣＰｉの下面との間の隙間）に充填される（図３０参照）。充填されたアンダーフィル樹脂ＲＵは、加熱等によって硬化される。これによれば、一旦完了した各層のチップの接合が更に上側の層のチップの接合時の加熱で外れてしまうことを、より確実に防止することが可能である。
また、ステップＳ１４とステップＳ２１との間（上記のアンダーフィル工程が設けられる場合には当該アンダーフィル工程の前など）に、残渣の洗浄工程を付加するようにしてもよい。当該洗浄工程は、例えば、ハンダ接合時にフラックスを併用する際に生じ得る残渣やデボンド後の樹脂の残渣を洗浄することにも有効である。
＜８−５．可視光による位置調整＞
また、上記実施形態等においては、赤外光を用いて位置認識用の画像が取得される場合が例示されているが、これに限定されない。たとえば、可視光を用いて位置認識用の画像が取得されるようにしてもよい。
具体的には、図３１に示すように、可視光を透過する透光性のガラス基板が仮基板ＷＴｉとして用いられるとともに、各マークＭＣ１（ＭＣ１ａ，ＭＣ１ｂ）が、フェイスアップ状態の各チップＣＰｉの仮基板ＷＴｉ側の面ＦＴに設けられる。そして、当該ガラス基板ＷＴｉと可視光を透過する透光性の樹脂層ＲＳｉとを透過して得られるマークＭＣ１，ＭＣ２に関する光像を同時に撮影した画像が位置認識用画像として取得されるようにすればよい。
同様に、図３２に示すように、（基板ＷＡ側ではなく）仮基板ＷＴｉ側に撮像部５５ａ，５５ｂを配置し、ガラス基板ＷＴｉおよび樹脂層ＲＳｉを透過して得られるマークＭＷ１，ＭＷ２に関する光像を同時に撮影した画像が位置認識用画像として取得されるようにしてもよい。
なお、樹脂層ＲＳｉとしては、赤外光と可視光との双方を透過する透光性を有するものが採用されればよい。
＜８−６．ハンダ接合における改変例＞
また、上記実施形態等におけるハンダ接合（ステップＳ１３，Ｓ２３）は、次のようにして実現されるようにしてもよい。なお、ここでは、上記実施形態と同様に、各チップＣＰには貫通電極（例えば銅（Ｃｕ）などで構成される）ＶＡが設けられ、且つ、当該貫通電極ＶＡの表面にハンダバンプＢＵが設けられる場合を想定する（図３３参照）。また、ここでは、ハンダバンプＢＵが貫通電極ＶＡの上側表面にのみ設けられる場合を例示するが、これに限定されず、ハンダバンプＢＵが貫通電極ＶＡの下側表面にも（すなわち上下両側に）設けられるようにしてもよい。あるいは、ハンダバンプＢＵが貫通電極ＶＡの下側表面にのみ設けられるようにしてもよい。
この改変例では、ＷＯＷボンディング装置５０を用いた接合動作は、窒素雰囲気中において、ハンダ接合時の温度プロファイル（図３５参照）の管理を伴って実行される場合を例示する。ハンダ接合時の温度変化（温度の経時変化）を管理することによれば、ハンダの酸化を防止しつつ更に良好なハンダ接合を実現することが可能である。
より詳細には、ステップＳ２３において、各基板ＷＴｉが真空チャンバ５９内に搬送されると、真空チャンバ５９の内部空間が減圧され真空状態にされた後に真空チャンバ５９内部に窒素が供給される。
その後、上述のように、両基板ＷＡ，ＷＴｉは、その接合面が互いに対向する状態で保持され、位置決め動作等が実行される。
そして、互いに対向する仮基板ＷＴ２と基板ＷＡとが相対的に接近され、第ｉ層の複数のチップＣＰｉ（詳細には、そのハンダバンプＢＵ）と基板ＷＡ上の第（ｉ−１）層の複数のチップＣＰ（ｉ−１）（詳細には、その電極部分（貫通電極ＶＡ））とが相対的に接近し、その後接触して加圧され、接合動作（ハンダ接合動作）が開始される（図３４参照）。
この改変例では、上述したように、接合動作は、ハンダ接合時の温度プロファイルの管理を伴って実行される（図３５参照）。具体的には、まず、上ステージ５３側のヒータおよび／または下ステージ５１側のヒータを用いて各基板等が加熱され、昇温期間ＴＭａ（たとえば２０分）において温度が温度ＴＥ１（たとえば室温）から所定の温度ＴＥ２（例えば２８０℃）にまで上昇される。そして、定温期間ＴＭｂ（たとえば１０分）が経過した後に、降温期間ＴＭｃ（たとえば４０分）において温度が温度ＴＥ２から温度ＴＥ１にまで下降される。
このように、ステップＳ２３においては、基板ＷＡに対する第ｉ層の複数のチップＣＰｉの接合がハンダ接合処理を伴って行われる（詳細には、基板ＷＡ上の第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとの少なくとも一方の接合面に設けられたハンダを用いたハンダ接合処理が行われる）とともに、当該ハンダ接合処理が所定の温度プロファイルで実行される。このような温度プロファイルにおいては、相応の時間（ここでは合計７０分）を要する。
なお、ここでは、ステップＳ２３について主に説明したが、ステップＳ１３に関しても同様である。
このような改変例によれば、温度プロファイルを制御したハンダ接合動作が行われるので、非常に良好なハンダ接合を得ることが可能である。
また、特に、上述のように、チップごとではなく基板単位で集積されたチップの集合体を纏めて接合するため、時間の増大を抑制することができる。
たとえば、５０００個のチップの加工時にチップ１個につき更に７０分のプロセスをそれぞれ利用すると仮定すれば、約５８００時間をさらに要する。一方、５０００個のチップに対して纏めて同様の処理を施すことによれば、増大時間は全体で７０分で済む。なお、その場合、当該７０分の温度プロファイル管理時間に関するチップ１個あたりの所要時間は、１秒弱程度（＝７０＊６０／５０００）である、とも表現される。
したがって、高い信頼性のハンダ接合を得つつ、高い生産性をも得ることが可能である。
また、この改変例においては、たとえば、ＣＯＷボンディング装置３０によるＣＯＷ工程では、チップ１個につき１ｓ（秒）の載置時間で５０００個のチップを載せると５０００秒を要し、ＷＯＷボンディング装置５０によるＷＯＷ工程では、１時間強（ここでは７０分＋α）の時間をかけて温度プロファイル（昇温プロセスおよび降温プロセス等）を管理して一括接合が行われる。したがって、ＣＯＷボンディング装置３０での処理時間とＷＯＷボンディング装置５０での処理時間とが近い値（理想的には同一）になり、両工程間（ＣＯＷ工程とＷＯＷ工程との間）での良好なバランス（すなわち、良好なラインバランス）を実現することができ、より信頼性が高い接合が１秒／チップという生産性の高いところで可能となる。
また、ここでは、窒素雰囲気中でハンダ接合が実行される場合が例示されているが、これに限定されない。たとえば、アルゴン（Ａｒ）ガス雰囲気などの他の非酸化雰囲気でハンダ接合等が実行されるようにしてもよい。あるいは、窒素供給を行わずに真空引きのみを行って（すなわち、真空中で）ハンダ接合動作が実行されるようにしてもよい。あるいは、還元雰囲気でハンダ接合動作が実行されるようにしてもよい。詳細には、ＷＯＷボンディング装置５０は、真空チャンバ５９に関する真空引きを行った後に、真空チャンバ５９に水素ガス（および／またはギ酸ガス等）を供給して還元雰囲気を形成し、還元雰囲気中でハンダ接合動作を実行するようにしてもよい。
また、ここでは、貫通電極ＶＡ上に直接ハンダバンプＢＵが設けられている場合が例示されているが、これに限定されない。たとえば、貫通電極ＶＡ上に形成された銅ポスト（銅製の柱）の上にハンダバンプＢＵが設けられるようにしてもよい。
＜８−７．表面活性化処理（ビーム照射等）＞
上記実施形態等においては、ハンダ接合を例示したが、これに限定されず、その他の接合にも本発明を適用することが可能である。たとえば、ハンダ（ハンダバンプ）を介さずに、電極材料（例えば銅（Ｃｕ））同士を直接的に接合（直接接合）する場合にも本発明を適用することもできる。ここでは、各チップＣＰには貫通電極（例えば銅（Ｃｕ）などで構成される）ＶＡが設けられ、当該貫通電極ＶＡの表面に銅（Ｃｕ）ポストＰＳがさらに突出して設けられる場合を例示する（図３６参照）。
また、特に、電極材料（例えば銅（Ｃｕ））同士の直接接合時においては、次述するように、電極材料の接合面（接合表面）に対して表面活性化処理を施した後に、当該電極材料同士を接合（固相接合）することが好ましい。換言すれば、基板ＷＡに対する第ｉ層の複数のチップＣＰｉの接合時における接合面に設けられた電極材料に対して表面活性化処理を施すことが好ましい。以下では、このような改変例について説明する。
なお、従来は配線としての銅ポストの上に設けられたバンプ（ハンダバンプ）によって層間の接合が行われることが一般的に考えられているが、ここで例示するように、表面活性化処理を施すことによれば、バンプを用いずに銅ポスト同士を直接的に接合して層間接合を実現することも可能である。すなわち、電極同士の直接接合による層間接合を行うことも可能である。なお、ハンダバンプおよび銅ポストは、突起電極として総称される。
この改変例においては、ＷＯＷボンディング装置５０は、減圧下のチャンバ（真空チャンバ）内で、基板ＷＡ上に載置された各チップ（電子部品）の接合表面と仮基板ＷＴｉ上に載置された各チップ（電子部品）の接合表面とを原子ビーム等で活性化させ、両接合表面を互いに接合することが可能である。このような構成により、両接合表面に対して表面活性化処理を施し、当該両被接合表面を固相接合することが可能である。
具体的には、改変例に係るＷＯＷボンディング装置５０は、ビーム照射部ＢＭ（不図示）等をさらに備える。そして、接合処理（ステップＳ１３，Ｓ２３）において、ビーム照射部ＢＭ等を用いて次のような動作が実行される。以下では、ステップＳ２３について主に説明するが、ステップＳ１３についても同様である。
この改変例では、ステップＳ２３において、基板ＷＴｉが搬入された後に、ＷＯＷボンディング装置５０の真空チャンバ５９の内部空間にて真空状態が形成される。
その後、ビーム照射部ＢＭ等を用いて、各チップの電極材料の表面に対して特定物質（ここではアルゴン（Ａｒ））の原子ビームが照射され、アルゴンボンバードメント処理（表面活性化処理）が実行される（図４３参照）。なお、真空引き処理およびアルゴンボンバードメント処理には、それぞれ、相応の時間（たとえば、３０分および５分）を要する。
ここで、図４３に示すように、ビーム照射部ＢＭは、イオン化された特定物質（アルゴン等）を電界で加速し被接合物（電極材料である銅（Ｃｕ）等）の接合表面に向けて当該特定物質を放出することにより、被接合物の接合表面を活性化する。換言すれば、ビーム照射部ＢＭは、エネルギー波を照射（放出）することによって被接合物の接合表面を活性化する、表面活性化処理を実行する。
図４３に示すように、この表面活性化処理においては、特定物質（アルゴン等）を被接合物の接合表面（ここではＣｕの接合表面）に衝突させることによって、接合表面の付着物９９が除去され、被接合物の表面原子の未結合手であるダングリングボンド（図４３では短い線分で示す）が露出した状態が形成される。このような表面活性化処理が２つのチップ（被接合物）ＣＰｉ，ＣＰ（ｉ−１）の少なくとも一方（ここでは双方）の接合表面に施されることにより、ダングリングボンドが２つのチップＣＰｉ，ＣＰ（ｉ−１）の接合表面に多数形成される。その後、これらの被接合物の接合表面を互いに接触させることによって、ダングリングボンド同士を接合させる。これにより、２つの被接合物が原子レベルで接合される。これによれば、非常に強固な接合状態を実現することができる。
詳細には、電極材料（ここではＣｕ）等の接合表面、たとえば、第ｉ層のチップＣＰｉの銅ポストＰＳの接合表面と第（ｉ−１）層のチップＣＰ（ｉ−１）の貫通電極ＶＡ（ここでは銅製）の接合表面とに対して特定物質（ここではアルゴン（Ａｒ））の原子ビームが照射され、表面活性化処理が実行される。
その後、上述のように、両基板ＷＡ，ＷＴｉに関する位置決め動作および接合動作等が実行される（図４０参照）。
さらに、接合動作時においては、両基板ＷＡ，ＷＴｉが加圧された状態で加熱処理も施される。たとえば、１５０℃程度にまで昇温する加熱処理が実行される。なお、この加熱処理にも、相応の時間（たとえば、３０分）を要する。
このように、ステップＳ２３においては、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとの少なくとも一方（ここでは双方）の接合面に設けられた電極材料（詳細にはその接合表面）に対して、表面活性化処理が施される。その後、基板ＷＡに配置された第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と基板ＷＴｉに配置された第ｉ層の複数のチップＣＰｉとを対向させた状態で基板ＷＡと基板ＴＷｉとが相対的に接近する。そして、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとが相対的に接近され、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとがそれぞれ接合される。
このような表面活性化処理を伴う接合処理によれば、非常に良好な接合を得ることが可能である。詳細には、表面活性化処理を施すことによれば、比較的低温での接合が実現できる。より詳細には、真空中においては、室温（２５℃）程度〜１５０℃程度、での接合が可能であり、窒素雰囲気では、２００℃程度〜２５０℃程度での比較的低温での接合が可能である。なお、表面活性化処理を伴わない場合には、比較的高温（たとえば、銅同士の接合では４００℃程度、ハンダ同士の接合では３００℃程度）にまで加熱することを要する。これに対して、表面活性化処理を伴うことによれば、比較的低温での接合が実現できるので、熱膨張を抑制して高精度の接合を実現することが可能である。さらに、異種材料間での接合が行われる場合には、比較的低温での接合を実現することにより、両材料（異種材料）間での熱膨張係数の相違に起因する熱膨張量の相違を抑制することも可能である。
また、特に、上述のように、チップごとではなく基板単位で集積されたチップの集合体を纏めて接合するため、時間の増大を抑制することができる。
たとえば、５０００個のチップの加工時にチップ１個につき、更に６５分（３０分＋５分＋３０分）の表面活性化処理等のプロセスをそれぞれ利用すると仮定すれば、約５４００時間をさらに要する。一方、５０００個のチップに対して纏めて同様の処理を施すことによれば、増大時間は全体で６５分で済む。なお、その場合、当該１時間の表面活性化処理等に関するチップ１個あたりの所要時間は、０．８秒程度（＝６５＊６０／５０００）である、とも表現される。
したがって、表面活性化処理によって非常に良好な電極材料同士の直接接合を得つつ、高い生産性をも得ることが可能である。換言すれば、電子部品実装処理（チップ接合処理）に関して、高い信頼性を得つつ処理時間の増大を抑制することが可能である。
なお、ここでは、真空中において１５０℃程度にまで昇温する加熱処理が実行される場合が例示されているが、加熱処理を行わないようにしてもよい。
また、ここでは、真空中において表面活性化処理が実行される場合が例示されているが、これに限定されず、窒素雰囲気中で表面活性化処理が実行されるようにしてもよい。この場合には、接合後の加熱工程において、２００℃〜２５０℃程度にまで昇温して加熱することが好ましい。
また、ここでは、銅ポストＰＳが貫通電極ＶＡの上側表面にのみ設けられる場合が例示されているが、これに限定されず、銅ポストＰＳが貫通電極ＶＡの下側表面にも（すなわち上下両側に）設けられるようにしてもよい（図３８参照）。このような場合において、上述のような処理を繰り返すことによれば、図４１に示すような多層化チップ（図４１では５層チップ）を得ることが可能である。
あるいは、銅ポストＰＳが貫通電極ＶＡの下側表面にのみ設けられるようにしてもよい（図３７参照）。
さらには、銅ポストＰＳが設けられることなく、貫通電極ＶＡ同士が直接接合されるようにしてもよい（図３９参照）。なお、この場合には、電極部分（貫通電極ＶＡ）に対してのみならずさらにシリコン（Ｓｉ）部分に対しても、表面活性化処理が接合前に施されることが好ましい。これによれば、電極部分同士のみならずシリコン部分同士も良好に接合され得る。そして、上述のような処理を繰り返すことによれば、図４２に示すような多層化チップ（図４２では５層チップ）を得ることが可能である。図４２では、上下に隣接する隣接チップ層の電極部分同士のみならず当該隣接チップ層のシリコン（Ｓｉ）部分同士も良好に接合された多層チップが生成されている。また、電極部分のみならずシリコン部分でも接合されているので、隣接チップ間の接合強度を向上させることが可能である。
また、ここでは、表面活性化処理としてビーム照射処理を例示すると共に、当該ビーム照射処理として原子ビーム照射処理を例示している。ただし、本発明はこれに限定されない。
具体的には、ビーム照射処理としては、イオンビーム照射処理等が採用されてもよい。
ここで、原子ビーム照射処理においては、イオン化された特定物質（アルゴン等）が電界で加速された後に、ビーム照射部内で供給された電荷と直ちに結合して、その電気特性が中和される。そして、電気的に中和された特定物質が高速で被接合物へと向かう。
一方、イオンビーム照射においては、イオン化された特定物質（アルゴン等）が電界で加速された後にイオン化されたまま放出される。そして、当該特定物質はイオン状態のまま被接合物へと向かう。なお、イオン状態のアルゴン等は、被接合物の表面に到達するまでに電荷と結合して電気的に中和される。
このように、イオンビームと原子ビームとでは、その電気的中和のタイミングが異なっているが、イオン化された特定物質（アルゴン等）が電界で加速される点で共通する。そして、加速された特定物質が高速で接合表面に衝突することによって、図４３に示すような表面活性化処理が実行される点でも共通する。
また、上記においては、特定物質としてアルゴンが主に例示されているが、これに限定されない。たとえば、その他の不活性ガス（クリプトン（Ｋｒ）あるいはキセノン（Ｘｅ）等）が、エネルギー波の照射における特定物質として用いられても良い。
また、上記においては、基板ＷＡにも貫通電極ＶＡが設けられる場合が例示されている。この場合、基板ＷＴ１上の各チップの貫通電極ＶＡと基板ＷＡ上の対応する貫通電極ＶＡとの接合も、上記と同様にして表面活性化処理を伴って行われることが好ましい。なお、基板ＷＡには貫通電極ではない電極（パッド等）が設けられても良い（図５５参照）。その場合、基板ＷＴ１上の各チップの貫通電極ＶＡと基板ＷＡ上の対応する電極（パッド等）との接合も、上記と同様にして表面活性化処理を伴って行われることが好ましい。
＜８−８．表面活性化処理（親水化処理等）＞
また、上記においては、ビーム照射（アルゴンボンバードメント等）による表面活性化処理を伴って接合処理が行われる場合を例示したが、これに限定されない。たとえば、親水化処理による表面活性化処理を伴って接合処理が行われる場合にも本発明を適用することができる。以下では、このような改変例について説明する。
なお、ここでは、各チップＣＰの貫通電極に銅ポストＰＳが設けられることなく、上下層のチップの貫通電極ＶＡ同士が直接接合される場合を例示する。ただし、本発明は、これに限定されない。たとえば、銅ポストＰＳが貫通電極ＶＡの上側表面と下側表面との少なくとも一方に設けられる場合に本発明を適用するようにしてもよい。
この改変例においては、ＷＯＷボンディング装置５０は、減圧下のチャンバ（真空チャンバ）内で、基板ＷＡ上に載置された各チップ（電子部品）の接合表面と仮基板ＷＴｉ上に載置された各チップ（電子部品）の接合表面とにプラズマ処理を施して、各接合表面を活性化させ、両接合表面を互いに接合する。
具体的には、改変例に係るＷＯＷボンディング装置５０は、プラズマ処理部ＰＭ（不図示）等をさらに備える。そして、接合処理（ステップＳ１３，Ｓ２３）において、プラズマ処理部ＰＭ等を用いて次のような動作が実行される。以下では、ステップＳ２３について主に説明するが、ステップＳ１３についても同様である。
ステップＳ２３において、基板ＷＴｉが搬入された後に、ＷＯＷボンディング装置５０の真空チャンバ５９の内部空間にて真空状態が形成される。
その後、プラズマ処理部ＰＭ等を用いて、各チップの表面（貫通電極の露出表面部分とシリコン部分との双方）に対して酸素プラズマが照射され、親水化処理（表面活性化処理）が実行される。親水化処理においては、水分が含まれる環境に暴露されることでＯＨ基が生成される。単にプラズマ処理後の低真空下に暴露されるだけでも、雰囲気内に含まれる水分でＯＨ基を生成することも可能ではある。なお、ここでは、酸素プラズマ処理が例示されているが、他のプラズマ処理（例えば窒素プラズマ処理等）が行われるようにしてもよい。
その後、上述のように、両基板ＷＡ，ＷＴｉに関する位置決め動作および接合動作等が実行される。
さらに、接合動作時においては、両基板ＷＡ，ＷＴｉが加圧された状態で加熱処理が施される。たとえば、１５０℃程度にまで昇温する加熱処理が実行される。なお、この加熱処理には、相応の時間（たとえば、１時間）を要する。
図４４〜図４６は、プラズマによる表面活性化処理（親水化処理）を伴う接合原理について説明する図である。ここにおいて、プラズマによる「表面活性化処理」は、プラズマ中の活性なイオン等によって被接合物の接合面の表面層を化学反応処理し、被接合物の接合面を活性化状態にして被接合物どうしが接合しやすくする処理、を含むものである。
図４４に示すように、酸素プラズマによる親水化処理（表面活性化処理）により、Ｓｉ表面およびＣｕ表面にＯＨ基（水酸基）がそれぞれ付着される。詳細には、酸素プラズマ中の酸素イオン等を接合表面に向かって比較的強い衝突力で衝突させることにより、接合表面に付着していた酸素イオンと入れ替わってＯＨ基が接合表面に付着しやすい状態に当該接合表面の状態を変化させる。この状態で、雰囲気中の水分（Ｈ２Ｏ）、あるいは真空チャンバ５９内に追加供給された水ガスに含まれる水分に基づくＯＨ基が、接合表面に付着し、親水化処理が行われる。
次に、図４５に示すように、両被接合物（チップＣＰｉおよびチップＣＰ（ｉ−１））を接触させ、水素結合により仮接合する。
その後、図４６に示すように、加熱によりＨ２Ｏ（水）を放出させる。これにより、Ｓｉ−Ｏ−Ｓｉ、およびＣｕ−Ｏ−Ｃｕの強固な結合が得られる。
このように、ステップＳ２３においては、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）の接合表面と第ｉ層の複数のチップＣＰｉの接合表面とに対して、酸素プラズマを用いた表面活性化処理（親水化処理）が施される。その後、基板ＷＡに配置された第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と基板ＷＴｉに配置された第ｉ層の複数のチップＣＰｉとを対向させた状態で基板ＷＡと基板ＴＷｉとが相対的に接近する。そして、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとが相対的に接近され、第（ｉ−１）層の複数のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとがそれぞれ接合される。
このような親水化処理（表面活性化処理）を伴う接合処理によれば、非常に良好な接合を得ることが可能である。
また、特に、上述のように、チップごとではなく基板単位で集積されたチップの集合体を纏めて接合するため、時間の増大を抑制することができる。
したがって、表面活性化処理（親水化処理）によって非常に良好な電極材料同士の直接接合を得つつ、高い生産性をも得ることが可能である。換言すれば、電子部品実装処理（チップ接合処理）に関して、高い信頼性を得つつ処理時間の増大を抑制することが可能である。
なお、ここでは、親水化処理を伴う表面活性化処理がプラズマを利用して施される場合（ドライプロセスによる親水化処理（表面活性化処理））が例示されているが、これに限定されない。プラズマを利用せずにウェットプロセスによる親水化処理（表面活性化処理）が施されるようにしてもよい。たとえば、フッ化水素（フッ酸）（ＨＦ）溶液に基板ＷＡ，ＷＴｉを浸漬した後に、純水で洗浄して親水化処理を施すようにしてもよい。
また、プラズマ照射による表面活性化処理は、エネルギー波照射による表面活性化処理であるとも表現される。
＜８−９．良品チップおよび接合状態検査＞
また、上記において、チップ供給装置１０からＣＯＷボンディング装置３０へと供給される各チップＣＰは、良品であることが予め確認されることが好ましい。具体的には、チップ供給装置１０において複数のチップＣＰのそれぞれについて良品チップであるか不良品チップであるかが判定され（良否判定がなされ）、良品であると判定されたチップ（すなわち良品チップ）のみがＣＯＷボンディング装置３０へと供給されることが好ましい。
ところで、良品チップのみを用いてＣＯＷボンディングを実行するとしても、各層の接合時における接合不良の発生等に起因して、多層チップの良品率が非常に小さくなることがある。たとえば、仮に、各層の接合不良率が２０％（換言すれば、接合良品率が８０％）であるとすると、３層積層チップの合格率（良品率）は、約５０％（＝０．８＊０．８＊０．８）にまで低減されてしまう。このような積層動作は非効率的である。これは、従来のWOWプロセスの課題であった。
そこで、次述するように、各層ごとに複数のチップＣＰを配置し且つそれぞれの位置で多層に積層するにあたっては、各層の複数のチップＣＰの配置が完了するごとに、上下チップ相互間の接合状態検査（上下層間の導通状態に関する良否検査）を実行し、その検査結果に基づいて、次の層の配置場所を調整することが好ましい。
具体的には、基板ＷＡ上の第ｉ層の複数のチップＣＰｉが平面的に配置された後に、基板ＷＡ上に配置された状態での第ｉ層の複数のチップＣＰｉのそれぞれに関する接合状態検査（上下層間の電気的な接続状態の検査（導通検査）等）が実行される。この接合状態検査は、第１層から第ｉ層までの接合状態（あるいは、基板ＷＡと第１層との接合状態を含めて基板ＷＡから第ｉ層までの接合状態）を検査することにより行われることが好ましい。なお、接合状態検査は、プローブを各対象電極に当接させて、各対象電極間での導通を検査することなどによって行われればよい。
そして、第ｉ層の次の第（ｉ＋１）層の複数のチップＣＰ（ｉ＋１）の平面配置時においては、第ｉ層の複数のチップＣＰｉのそれぞれに関する接合状態検査にて不良であると判定されたチップ（接合不良チップ）に対応する位置が配置対象位置から除外される。また、第（ｉ−１）層までの接合状態検査で検出された不良チップ位置も配置対象位置から除外される。これにより、第（ｉ＋１）層の複数のチップは、第ｉ層までの接合不良チップに対応する位置を除外して、平面的に配置される。なお、第ｉ層の次の第（ｉ＋１）層は、値ｉをインクリメントした後の新たな第ｉ層であるとも表現される。
これによれば、接続良好であると判定されるチップ（接続良好チップ）上にのみ、次の層の新たなチップが重ねて配置（積層配置）される。そのため、ＣＯＷボンディング装置３０において、効率的なチップの配置動作（積層動作）を実現することができる。たとえば、接合不良チップ上に新たなチップを配置しなくても済むため、無用なチップ配置動作を行わずに済む。また、接合不良チップ位置に新たなチップ（特に良品チップ）を配置することにより生じるチップの無駄も排除できる。
また、基板ＷＡに貫通電極等が存在する場合には、基板ＷＡの上側と下側との間での導通を検査して、同様の動作が実行されるようにしてもよい。
以下では、このような改変例について、図４７〜図５１を参照しながら説明する。以下では、上記実施形態との相違点を中心に説明する。なお、図４８〜図５１においては、それぞれ、各チップと基板ＷＡとの対応位置関係を示すため、仮基板ＷＴｉの各チップが上下反転されて基板ＷＡ上に配置された状態が示されている。
まず、ステップＳ１１（図２参照）よりも前の時点において、基板ＷＡの導通検査が実行される。この導通検査は、各貫通電極による基板ＷＡの上側と下側との間での導通を検査するものである。この導通検査において、不良の貫通電極が検出されると、当該不良の貫通電極に対応するチップ載置位置は、基板ＷＡ上の不良位置として判定される。図４７は、基板ＷＡ上の不良位置を示す図である。図４７においては、基板ＷＡ上の複数のチップ配置位置（破線で囲まれた各菱形部分の位置）のうち、不良位置と判定された位置（ここでは３つの位置）ＰＮ１，ＰＮ２，ＰＮ３にハッチングが付されて示されている。
この判定結果は、ステップＳ１２で利用される。具体的には、ステップＳ１２において、第１層の複数のチップＣＰ１は、基板ＷＡ自体に関する導通検査にて不良位置と判定された位置をチップ配置対象から除外して、仮基板ＷＴ１上（詳細には樹脂層ＲＳ１上）に平面配置される。図４８は、第１層の複数のチップＣＰ１載置後の状態を示す図である。図４８では、ハッチング位置ＰＮ１，ＰＮ２，ＰＮ３以外の位置（ハッチング無しの実線菱形で示されるチップ位置）に第１層の複数のチップＣＰ１が配置された状態が示されている。
また、基板ＷＡ上に第１層の複数のチップＣＰ１が平面的に配置された後、（詳細には、ステップＳ１４の後（且つ、ステップＳ２２よりも前））において、基板ＷＡ上に配置された状態での第１層の複数のチップＣＰ１のそれぞれに関する接合状態検査が行われる。
この接合状態検査においては、たとえば、基板ＷＡの貫通電極の下側と第１層のチップにおける貫通電極の上側との間での導通等が検査される。この接合状態検査において、接続不良（接合不良）が検出されると、当該不良接合に対応するチップ載置位置は、第１層チップに関する不良位置として判定される。図４９は、第１層の複数のチップＣＰ１載置後の接合不良発生位置を示す図である。図４９においては、基板ＷＡ上の複数のチップ（破線で囲まれた各菱形部分）の位置のうち、不良位置と判定された位置（ここでは３つの位置）ＰＮ４，ＰＮ５，ＰＮ６にハッチングが付されて示されている。
この判定結果は、第２層のチップ配置に関するステップＳ２２で利用される。具体的には、ステップＳ２２において、第２層の複数のチップＣＰ２は、第１層チップに関する接合状態検査において不良位置と判定された位置ＰＮ４，ＰＮ５，ＰＮ６をチップ配置対象から除外して、仮基板ＷＴ２上（詳細には樹脂層ＲＳ２上）に平面配置される。また、第２層の複数のチップＣＰ２は、基板ＷＡ自体に関する導通検査にて不良位置と判定された位置ＰＮ１，ＰＮ２，ＰＮ３をもチップ配置対象から除外して、仮基板ＷＴ２上（詳細には樹脂層ＲＳ２上）に平面配置される。
さらに、基板ＷＡ上に第２層の複数のチップＣＰ２が平面的に配置された後、詳細には、第２層チップに関するステップＳ２４の後（且つ、第３層チップに関するステップＳ２２よりも前）において、基板ＷＡ上に配置された状態での第２層の複数のチップのそれぞれに関する接合状態検査が行われる。
この接合状態検査においては、たとえば、基板ＷＡの下側と第２層のチップＣＰ２における貫通電極の上側との間での導通等が検査される。詳細には、基板ＷＡの下側と第２層のチップにおける貫通電極の上側との間での第１層チップ経由での導通が正常であるか否か等が検査される。この接合状態検査において、不良接合が検出されると、当該不良接合に対応するチップ載置位置は、第２層チップＣＰ２に関する不良位置として判定される。図５０は、第２層の複数のチップＣＰ２載置後の接合不良発生位置を示す図である。図５０においては、基板ＷＡ上の複数のチップ（破線で囲まれた各菱形部分）の位置のうち、不良位置と判定された位置（ここでは３つの位置）ＰＮ７，ＰＮ８にハッチングが付されて示されている。
この判定結果は、次の第３層のチップ配置に関するステップＳ２２で利用される。具体的には、当該ステップＳ２２において、第３層の複数のチップＣＰ３は、第２層チップＣＰ２に関する接合状態検査において不良位置と判定された位置ＰＮ７，ＰＮ８をチップ配置対象から除外して、仮基板ＷＴ３上（詳細には樹脂層ＲＳ３上）に平面配置される。また、基板ＷＡ自体に関する導通検査にて不良位置と判定された位置ＰＮ１，ＰＮ２，ＰＮ３、および第１層チップＣＰ１に関する接合状態検査において不良位置と判定された位置ＰＮ４，ＰＮ５，ＰＮ６も、チップ配置対象から除外される。すなわち、第３の複数のチップＣＰ３は、これまでの累積的な不良位置ＰＮ１〜ＰＮ８を全てチップ配置対象から除外して、仮基板ＷＴ３上（詳細には樹脂層ＲＳ３上）に平面配置される。
なお、図５１は、チップ層ごとのチップ配置対象位置を併せて示す図である。下から順に、第１層のチップＣＰ１、第２層のチップＣＰ２、第３層のチップＣＰ３に関する各チップ配置対象位置がそれぞれ示されている。ハッチングが付されていない菱形形状位置に各層のチップが配置される。
以後、同様の動作が繰り返し実行されることによって、接合不良が発生しなかった複数の平面位置において、チップが積層されて多層チップが形成される。
なお、この態様においても、各層に配置される複数のチップＣＰは、それぞれ、「良品チップ」（良品であることが予め確認されたチップ（良品判定済みのチップ））であることが好ましい。
＜８−１０．新たな樹脂層およびＣＭＰ処理＞
また、上記実施形態等においては、鉛直方向（上下方向）におけるチップ位置を調整することなどによるレベリング処理（ステップＳ１２，Ｓ２２）を例示したが、これに限定されない。たとえば、各層のチップから電極部分が突出して設けられる場合には、次のような手法を用いて、複数のチップの相互間において、各電極部分の先端部の上下方向の位置を揃えるようにしてもよい。ここでは、各チップＣＰの上側表面に銅（Ｃｕ）ポストＰＳがさらに突出して設けられる場合を例示する（図５２参照）。また、図５２においては、チップ相互間においてチップの厚みのバラツキおよびバンプ高さのバラツキが存在する状況が示されている。なお、銅ポストＰＳは、チップＣＰに設けられた貫通電極の上側に配置されてもよく、あるいは、貫通電極以外の部分の上側に配置されてもよい。
以下では、このような改変例について、図５３〜図５６を参照しながら説明する。また、以下では、上記実施形態との相違点を中心に説明する。
この改変例においては、ステップＳ１２において、まず上記実施形態と同様に第１層の複数のチップＣＰ１がそれぞれ位置決めされて基板ＷＴ１上に平面配置される（図５２参照）。図５２においては、複数のチップＣＰ１が所定位置に配置されている様子が示されている。各チップＣＰ１には、その上側表面に電極部分（銅ポストＰＳ）が突出して設けられている。
つぎに、スピンコータ８０（樹脂塗布装置）等を用いて、基板ＷＴ１上の第１層の複数のチップＣＰ１の上部側に樹脂が供給される。この樹脂は、樹脂層ＲＳ１の上に平面配置された第１層の複数のチップＣＰ１の上部側表面を覆うように、複数のチップＣＰ１の上部側表面よりも上側の位置にまで供給（堆積）され、樹脂層ＲＳ１２を形成する（図５３）。樹脂層ＲＳ１２の材料は、樹脂層ＲＳ１の材料と同じであってもよく樹脂層ＲＳ１の材料とは異なるものであっても良い。図５３は、樹脂層ＲＳ１の上に新たな樹脂層ＲＳ１２が形成されている様子を示す図である。なお、図５３では、樹脂層ＲＳ１２等の断面が示されているが、平面視（上面視）においては、第１層の複数のチップＣＰ１の上側表面に突出して設けられた電極部分は、樹脂層ＲＳ１２において（平面的に）点在している。
そして、樹脂ＲＳ１２が硬化した後に、第１層の複数のチップＣＰ１の上部側表面の樹脂部分（樹脂層ＲＳ１２）に対して、平坦化研磨処理（具体的には、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing)処理等）が施される。平坦化研磨処理は、スピンコータ８０内あるいはスピンコータ８０とは別個の装置内等で実行されればよい。なお、「平坦化研磨処理」は、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing)処理に限定されず、非化学的な機械研磨処理等であってもよい。
この研磨処理により、樹脂層ＲＳ１２の表面が若干量削り取られるとともに、当該表面が平坦化される。特に、全ての銅ポストＰＳが樹脂層ＲＳ１２の表面に露出する程度にまで、当該樹脂層ＲＳ１２の表面が削り取られること（研削されること）が好ましい。図５４は、平坦化後（研磨後）の状態を示す図である。これによれば、図５２〜図５４に示すように、チップの厚みのバラツキおよび／またはバンプ高さのバラツキが存在する場合においても、当該チップの厚みのバラツキおよび／またはバンプ高さのバラツキを吸収して、複数のチップＣＰ１の相互間において、銅ポストＰＳ（電極部分）の上端位置を揃えることができる。すなわち、複数のチップＣＰ１の電極部分の上端位置のバラツキを抑制し、良好な接合を実現することが可能である。
以上のように、この改変例では、ステップＳ１２において、仮基板ＷＴ１上に平面配置された第１層の複数のチップＣＰ１の上部側表面を覆うまで樹脂が供給される。そして、当該樹脂の硬化後に、第１層の複数のチップＣＰ１の上部側表面の樹脂部分であって第１層の複数のチップＣＰ１の上側表面に突出して設けられた電極部分が平面的に点在する樹脂部分に対して、平坦化研磨処理（ＣＭＰ処理等）が施される。
また、その後のステップＳ１３において、第１層の複数のチップＣＰ１に設けられた電極部分と基板ＷＡの対応部分（基板ＷＡ上に設けられたパッド電極、あるいは基板ＷＡに設けられた貫通電極表面等）とが接合される。
図５５においては、第１層の複数のチップＣＰ１に設けられた電極部分と基板ＷＡ上に設けられたパッド電極ＰＤとが接合される様子が示されている。
このような接合においては、チップＣＰ１の銅ポストＰＳと基板ＷＡ上のパッド電極ＰＤとが良好に接続される。詳細には、図５６に示すように、当該接合時の加圧動作に伴い、銅ポストＰＳが押し潰された状態でパッド電極ＰＤに良好に接触する。また、このとき、銅ポストＰＳの変形に応じて銅ポストＰＳの周囲の樹脂が適宜に変形する。そのため、樹脂材料で電極材料を良好に封止する状態が維持され、良好な樹脂封止を実現することが可能である。特に、アンダーフィル工程とレベリング工程とを別途に設けることなく、複数のチップに関する封止効果と複数のチップ相互間の上下方向位置のバラツキ抑制効果との双方を得ることができる。
なお、ここでは、パッド電極ＰＤが基板ＷＡ上に突出して配置される場合を例示したが、これに限定されない。
たとえば、図５７に示すように、基板ＷＡの表面上に設けられた凹部にパッド電極ＰＤが設けられるようにしてもよい。この場合にも、図５８に示すように、樹脂の変形（詳細には樹脂が押し広げられること）によって、チップＣＰ１の銅ポストＰＳと基板ＷＡのパッド電極ＰＤとが良好に接合される。
あるいは、パッド電極ＰＤの上端が基板ＷＡの上側表面と同じ位置（上下方向位置）に存在する場合に、上記と同様の処理を施すようにしてもよい。
また、上記においては、ステップＳ１２，Ｓ１３について説明したが、ステップＳ２２，Ｓ２３についても同様である。
具体的には、ステップＳ２２において、第ｉの仮基板ＷＴｉ（例えばＷＴ２）の樹脂層の上に平面配置された第ｉ層の複数のチップＣＰｉ（ＣＰ２等）の上部側表面を覆うまで樹脂が供給される。そして、当該樹脂の硬化後に、第ｉ層の複数のチップＣＰｉの上部側表面の樹脂部分であって第ｉ層の複数のチップＣＰｉの上側表面に突出して設けられた電極部分が平面的に点在する樹脂部分に対して、平坦化研磨処理（ＣＭＰ処理等）が施される。
その後、ステップＳ２３において、第ｉ層の複数のチップＣＰｉに設けられた電極部分と第（ｉ−１）層の複数のチップＣＰ（ｉ−１）の対応部分（貫通電極表面あるいはパッド電極等）とが接合される。具体的には、図５９に示すように、仮基板ＷＴ２（ＷＴｉ）が上下反転されて、図６０に示すように、仮基板ＷＴ２（ＷＴｉ）に配置された各チップＣＰ２（ＣＰｉ）と基板ＷＡに配置された各チップＣＰ１（ＣＰ（ｉ−１））とが対向配置される。そして、対向配置されたチップ同士が接合される。
なお、ステップＳ２３に先立ち、その直前のステップＳ１４（あるいはステップＳ２４）でのデボンド時においては、基板ＷＴ１のチップＣＰ１からの分離に伴って、樹脂層ＲＳ１は除去される。樹脂層ＲＳ１は、ステップＳ１１において好ましくは非常に薄く（例えば厚さ＝１マイクロメートル程度）形成される。その場合は、樹脂層ＲＳ１除去後において、樹脂層ＲＳ１２の露出表面とチップＣＰ１の表面（新たな接合表面）との段差は殆ど発生しない（図５９参照）。また、当該段差部分が発生する場合においても、ステップＳ２３での接合処理にて、基板ＷＴ２に設けられた樹脂層ＲＳ２２が、基板ＷＡ上の樹脂層ＲＳ１２とチップＣＰ１とに対して接触する際に、上下から加圧されるとともに平面的にも拡がって当該段差部分（隙間部分）を埋めることができる。したがって、良好な樹脂封止を実現することが可能である。
また、基板ＷＴｉが第ｉ層のチップＣＰｉから分離された後（すなわちデボンド後）において、基板ＷＡに平面配置されているチップＣＰｉの露出面（新たな接合面、換言すれば、基板ＷＴｉが分離された側の面（分離面））に対して、平坦化研磨処理（ＣＭＰ処理等）が施されるようにしてもよい。たとえば、図６４に示すように、基板ＷＡ上チップＣＰ１の新たな接合面（図６４の上側の面）に対して、平坦化研磨処理が施されるようにしてもよい。これによれば、樹脂層ＲＳ１２の露出表面とチップＣＰ１の表面（新たな接合表面）との段差やチップの厚みバラツキをより確実に解消することができる。
また、デボンド後における基板ＷＡ上のチップＣＰｉに対する平坦化は、樹脂層ＲＳ１２が設けられない場合にも適用できる。たとえば、図６５に示すように樹脂層ＲＳ１２が設けられない場合（図１９参照）において、基板ＷＡ上に配置されたチップＣＰｉの上側露出表面（換言すれば、基板ＷＡ上の新たな接合面（新たなチップ載置面））に対して、平坦化研磨処理（ＣＭＰ処理等）が施されるようにしてもよい。これによれば、各チップＣＰｉの高さのバラツキを吸収して、基板への配置後のチップの上端位置を揃えることができる。なお、この場合には、図６５の状態の基板ＷＡ等に対してアンダーフィル処理を施して基板ＷＡとチップＣＰｉとの間等に樹脂を予め充填して、例えば図６４と同様の状態を形成した後に、平坦化研磨処理が施されることが好ましい。
また、このように、デボンド後のチップの新たな接合表面に対して平坦化研磨処理を行うことによれば、チップを予め薄く削っておくことを要さず、当該デボンド後にチップの厚さを調整すること（詳細には薄くすること）が可能である。一般的に薄いチップのハンドリングは比較的困難であるところ、このような態様によれば、デボンド前までは比較的厚いチップをハンドリングすれば済むため、チップの取扱容易性を向上させることができる。
また、上記の改変例では、ステップＳ１２にて、その表面に銅ポスト形成済みのチップが基板上に平面配置される場合を例示したが、これに限定されない。たとえば、複数のチップが基板上に平面配置された後に、銅ポストＰＳがチップ表面に形成されるようにしてもよい。以下では、このような態様について図６１〜図６３等を参照しながら説明する。
具体的には、ステップＳ１２において、まず上記実施形態と同様にして第１層の複数のチップＣＰ１がそれぞれ位置決めされて基板ＷＴ１上に平面配置される。ただし、このとき、各チップＣＰは、その上側表面に銅ポストＰＳを未だ有していない。
つぎに、樹脂層ＲＳ１の上に平面配置された第１層の複数のチップＣＰ１の上部側表面を覆うまで、樹脂が供給される。図６１は、樹脂層ＲＳ１の上にさらに樹脂が供給され、新たな樹脂層ＲＳ１２が形成された様子を示している。ここでは、樹脂層ＲＳ１２が光硬化性樹脂で形成される場合を想定する。
さらに、第１層の複数のチップＣＰ１の上部側表面の樹脂部分においてマスク露光処理等が行われ、図６２に示すように、第１層の複数のチップＣＰ１の上部側表面の樹脂部分において、電極形成用の孔部ＨＬが平面内の各位置に設けられる。詳細には、第１層の複数のチップＣＰ１の上部側表面の樹脂層ＲＳ１２において、孔部ＨＬに対応する部分以外の部分にのみ光が選択的に照射される。孔部ＨＬに対応する部分には光が照射されず、孔部ＨＬに対応する部分は硬化しない。そして、樹脂層ＲＳ１２のうち非硬化部分の樹脂材料が除去されることによって、図６２のような孔部ＨＬが形成される。
つぎに、樹脂層ＲＳ１２の表面に電極材料が供給される。これにより、各孔部ＨＬにも電極材料が供給されて、第１層の複数のチップＣＰ１の上部側表面に電極部分が形成される。たとえば、樹脂層ＲＳ１２の表面に銅メッキ処理が施されることによって各孔部ＨＬにも銅（Ｃｕ）が供給され、第１層の複数のチップＣＰ１の上部側に銅のメッキ層ＭＬが形成されるとともに第１層の複数のチップＣＰ１の上部側表面に銅ポストＰＳが形成される（図６３参照）。
その後、第１層の複数のチップＣＰ１の上部側表面の樹脂層ＲＳ１２に対して、平坦化研磨処理（ＣＭＰ処理等）が施される。この研磨処理によって、第１層の複数のチップＣＰ１の上部側の銅のメッキ層が削り取られ、全ての銅ポストＰＳが上部側において露出する。これにより、図５４と同様の状態を有する各チップＣＰ１が得られる。以後、上記と同様の処理が施される。
これによれば、図６１〜図６３および図５４に示すように、チップの厚みのバラツキが存在する場合においても、当該チップの厚みのバラツキを吸収して、複数のチップＣＰ１の相互間において、銅ポストＰＳ（電極部分）の上端位置を揃えることができる。すなわち、複数のチップＣＰ１の電極部分の上端位置のバラツキを抑制し、良好な接合を実現することが可能である。
ステップＳ２２に関しても同様である。特に、このような手法によれば、各層ごとにチップの厚みのバラツキ等が吸収されるとともに、複数のチップＣＰｉが樹脂封止された均一厚さの樹脂層（ＲＳ１２等）が形成される。そのため、チップが多層に積層される際においても、下層のチップ層の影響を受けることなく、上層のチップ層にてチップの厚みのバラツキ等を良好に吸収することが可能である。
また、デボンド後の平坦化も上記と同様に行われることが好ましい。すなわち、第２層以降のチップの積層後の露出面（新たなチップ載置面）に対して、同様の平坦化研磨処理等が行われることが好ましい。
＜８−１１．チップサイズ＞
また、上記実施形態においては、最終的なチップサイズＳＺ（基板からの切り出し後の完成品チップのサイズ（次述））とは異なるサイズ（平面サイズ）のチップＣＰｉが、基板ＷＡ上に配置されている。詳細には、最終的なチップサイズＳＺよりも小さなサイズ（平面サイズ）のチップＣＰｉが載置されている。
従来、単に基板同士を接合するＷＯＷ技術においては、下層基板ＷＡ１と上層基板ＷＡ２とが重ねられた状態でダイシングされて、下層基板ＷＡ１と上層基板ＷＡ２とが重畳された状態でその一部（単位部分ＵＴとも称する）がダイシングにより切り出されて最終的なチップＣＰＺが形成される（図７４参照）。このとき、下層基板ＷＡ１の単位部分ＵＴと上層基板ＷＡ２の単位部分ＵＴとは、互いに同じサイズを有する。すなわち、両基板ＷＡ１，ＷＡ２から切り出される単位部分ＵＴのサイズは、上層と下層とで同じある。換言すれば、下層基板ＷＡ１の或る単位部分に対しては、同じサイズの（上層側の）単位部分しか載置できない。なお、このように基板ＷＡから最終的に切り出されて生成されるチップ（電子部品）のサイズ（切り出し後のサイズ）を「最終的なサイズ」ＳＺとも称するものとする。
一方、上記実施形態によれば、基板ＷＡ上に配置されるチップのサイズは、上記の最終的なサイズＳＺと同一であることを要さない。すなわち、各層のチップのサイズは、基板ＷＡからダイシングにより切り出される単位部分（完成品チップのそれぞれに対応する部分）ＵＴのサイズＳＺと異なるサイズであっても良い。なお、基板ＷＡの単位部分ＵＴは、最終的なチップ（完成品チップ）の構成単位である、とも表現される。
より詳細には、たとえば、図６６に示すように、最終的なチップサイズ（単位部分ＵＴのサイズ）ＳＺよりも小さなサイズＳＳ１（＜ＳＺ）のチップＣＰ１が、ＣＯＷ工程（ステップＳ１２，Ｓ２２）等により、所定ピッチｐ１（ここでは、単位部分ＵＴの配置ピッチｐ０と同一のピッチ）で基板ＷＴ１に載置される。そして、ＷＯＷ工程（ステップＳ１３，Ｓ２３）およびデボンド工程（Ｓ１４，Ｓ２４）が実行されることによって、当該基板ＷＴ１上の複数のチップＣＰｉが基板ＷＡに配置（接合）される。
このようにして、基板ＷＡからの切り出し後の最終的なチップサイズＳＺとは異なるサイズＳＳ１の複数のチップＣＰｉのそれぞれが、基板ＷＡの各単位部分ＵＴに配置される。各単位部分ＵＴに配置されるチップＣＰｉのサイズは、単位部分ＵＴのサイズと同一のサイズに限定されないので、様々なサイズのチップを配置することができる。すなわち、上記の思想は、非常に広い適用範囲を有する。
特に異種材料からなるチップを実装する時、例えばメモリチップや演算素子を基板としたウエハ上に光素子やＲＦデバイスを実装する場合、光素子やＲＦデバイスはＳi以外の異種材料で製作され、コスト面からウエハの大きさも小さく異なる。これを従来のWOW方式で実装することは不可能であったが、上述の本方式（ＣＯＷ後のＷＯＷ方式）を採用することで可能となる。すなわち、異種材料チップ間での接合も可能となる。
また、本発明はこれに限定されず、基板ＷＡから最終的に切り出される各チップ（単位部分ＵＴ）において、それぞれ複数のチップが平面配置されるようにしてもよい。さらには、各チップに平面配置される複数のチップのサイズは互いに異なっていても良い（図６７参照）。換言すれば、互いに異なるサイズを有する複数のチップが、各チップ（単位部分ＵＴ）に対して平面配置されるようにしてもよい。
たとえば、図６７に示すように、切り出し後の各チップ（各単位部分ＵＴ）において、第１の種類のチップＣＰ１１と第２の種類のチップＣＰ１２との双方が配置されるようにしてもよい。詳細には、チップＣＰ１１とチップＣＰ１２とが互いに平面的に重ならないように、互いにその平面位置をずらして基板ＷＡ上の異なる平面位置に配置されるようにしてもよい。ここで、第２の種類のチップＣＰ１２のサイズは、第１の種類のチップＣＰ１１のサイズよりも小さい。また、第２の種類のチップＣＰ１２のサイズと第１の種類のチップＣＰ１１のサイズとは、いずれも、最終的なチップサイズＳＺよりも小さい。
このように、複数の種類の異なるサイズのチップが同一のチップ層（第ｉ層）において混在して平面配置されるようにしてもよい。このような態様によれば、多様なサイズのチップで構成されるチップ（完成品チップ）を効率的に作成することが可能である。
また、このような複数の種類のチップの平面配置動作は、次のようにして行われればよい。
具体的には、上記のＣＯＷ工程（ステップＳ１２，Ｓ２２）等により第１の種類のチップＣＰ１１と第２の種類のチップＣＰ１２とを予め基板ＷＴ１に載置した状態で、上記のＷＯＷ工程（ステップＳ１３，Ｓ２３）を実行すればよい（図６８参照）。
より詳細には、ステップＳ１２において、仮基板ＷＴ１上に、第１の種類のチップＣＰ１１が所定のピッチｐ１で平面配置されるととともに、第２の種類のチップＣＰ１２も所定のピッチｐ１で平面配置される（図６７参照）。また、チップＣＰ１１とチップＣＰ１２とは、それぞれ、基板ＷＴ１に仮固定される。その後、ステップＳ１３において、図６８に示すように、仮基板ＷＴ１と実装対象の基板ＷＡとが対向配置される。詳細には、基板ＷＡの各単位部分ＵＴに対して、チップＣＰ１１とチップＣＰ１２とがそれぞれ対向配置される。そして、基板ＷＡと基板ＷＴ１とが接近することによって、基板ＷＡの各単位部分ＵＴに対して、チップＣＰ１１とチップＣＰ１２とがそれぞれ接合される（図６９参照）。このように、複数の種類のチップが同時に実装対象の基板に対して接合されるようにすればよい。
あるいは、一旦、上記と同様の手法（ステップＳ１１〜Ｓ１４、あるいはＳ２１〜Ｓ２４等）により、第ｉ層における第１の種類の複数のチップを平面配置した後に、さらに同様の手法により基板ＷＡの所定位置（第１の種類のチップの載置位置とは異なる位置）に、同一層（第ｉ層）における第２の種類の複数のチップを平面配置するようにしてもよい（図７０参照）。すなわち、複数の種類のチップが逐次に（順次に）実装対象の基板に対して接合されるようにしてもよい。
図７０においては、上記と同様の手法（ステップＳ１１〜Ｓ１４、あるいはＳ２１〜Ｓ２４等）によって第１層の第１の種類の複数のチップＣＰ１１のみが基板ＷＡ上に既に平面配置されており、さらに同様の手法（ステップＳ１１〜Ｓ１４、あるいはＳ２１〜Ｓ２４等）によって、同一層（第１層）における第２の種類の複数のチップＣＰ１２が平面配置されつつある状態（ステップＳ１３）が示されている。このように、上記の手法（ステップＳ１１〜Ｓ１４、あるいはＳ２１〜Ｓ２４等）をチップ種類ごとに繰り返し実行することによって、同一層（第ｉ層）内の複数の種類のチップを基板ＷＡ上に平面配置し接合するようにしてもよい。
さらに、第２層以上のチップ層についても同様である。最終的なチップサイズＳＺとは異なる大きさの（詳細には、最終的なチップサイズＳＺよりも小さな）第ｉ層のチップＣＰｉが、同様の手法で平面配置されるようにしてもよい。このとき、第ｉ層の各チップＣＰｉのサイズは、ステップＳ２３で対向する第（ｉ−１）層の各チップＣＰ（ｉ−１）のサイズと同じであってもよく或いは異なっていても良い。
図７１では、基板ＷＡ上の各単位部分ＵＴにおいて、第１層のチップＣＰ１１，ＣＰ１２に対して、仮基板ＷＡＴ２を用いて第２層のチップＣＰ２１，ＣＰ２２が積層されつつある様子が示されている。この後、第２層のチップＣＰ２１は第１層のチップＣＰ１１に対して積層され、第２層のチップＣＰ２２は第１層のチップＣＰ１２に対して積層される。ここで、第２層のチップＣＰ２１のサイズは、第１層のチップＣＰ１１のサイズよりも小さい。このように、第２層以上の第ｉチップ層における各チップのサイズは、第（ｉ−１）チップ層の各チップのサイズとは異なっていてもよい。これによれば、多様なサイズのチップを積層することができる。一方、第２層のチップＣＰ２２のサイズは、第１層のチップＣＰ１２のサイズと同一である。このように、第２層以上の第ｉチップ層における各チップのサイズは、第（ｉ−１）チップ層の各チップのサイズと同じであってもよい。
＜８−１２．その他＞
また、上記実施形態等においては、電極材料として、銅（Ｃｕ）が主に例示されているが、これに限定されず、電極材料として、その他の金属材料（金（Ａｕ）、銀（Ａｇ）等）が用いられてもよい。
また、上記実施形態等においては、第１層のチップの積層動作も第２層以降の各層のチップの積層動作と同様にして実行される場合が例示されているが、これに限定されず、その他の手法を用いて第１層の複数のチップが基板ＷＡ上に平面配置されるようにしてもよい。
また、上記実施形態等においては、アライメントマークによる反射光を用いて位置認識用の画像が取得される場合が例示されているが、これに限定されない。たとえば、アライメントマークを挟んで一方側に照明系を配置し他方側に撮像部を配置するとともに、アライメントマークに関する透過光を用いて位置認識用の画像が取得されるようにしてもよい。
また、上記実施形態等においては、２つの撮像部３５ａ，３５ｂが設けられ、異なる２つの基準位置での２つの撮影画像Ｇａ，Ｇｂが同時に撮影される場合が例示されているが、これに限定されない。たとえば、単一の撮像部３５ａを設け、当該撮像部３５ａを順次にＸＹ平面に沿って移動させることによって、２つの基準位置での２つの撮影画像Ｇａ，Ｇｂが順次に撮影されるようにしてもよい。また、当該単一もしくは２つの撮像部は、テーブル３１の下側（仮基板ＷＴｉの下側）ではなく、ヘッド部Ｈ３３側（テーブル３１の上側（仮基板ＷＴｉの上側））に設けられても良い。また、双方に用いても良い。撮像方法は赤外透過方式を用いればチップや基板の接合面とは反対側から認識することも可能である。
また、２つの撮像部５５ａ，５５ｂについても同様である。たとえば、単一の撮像部５５ａを設け、当該撮像部５５ａを順次にＸＹ平面に沿って移動させることによって、２つの基準位置での２つの撮影画像Ｇｃ，Ｇｄが順次に撮影されるようにしてもよい。また、当該単一もしくは２つの撮像部は、下テーブル５１の下側（基板ＷＡの下側）ではなく、上ステージ５３の上側（仮基板ＷＴｉの上側））に設けられても良い。
また、上記実施形態等では、チップ供給装置１０において、フェイスアップ状態の各チップＣＰを有する基板ＷＣから当該各チップが切り出され、各チップがそのままフェイスアップ状態で仮基板ＷＴｉ上に供給される場合が例示されているが、これに限定されない。たとえば、「フェイスダウン状態」の各チップＣＰを有する基板ＷＣから当該各チップＣＰが切り出されて供給されるようにしてもよい。この場合には、チップ供給装置１０において、フェイスダウン状態で切り出された各チップＣＰの上下を反転させる反転機構を設け、当該反転機構によって上下反転された各チップがフェイスアップ状態で仮基板ＷＴｉ上に供給されるようにすればよい。
また、上記実施形態等においては、仮基板ＷＴｉの上下が反転されて、基板ＷＡの接合面側（例えば基板ＷＡに配置された第（ｉ−１）層の複数のチップＣＰ（ｉ−１））と仮基板ＷＴｉに配置された第ｉ層の複数のチップＣＰｉとが対向した状態で、基板ＷＡと仮基板ＷＴｉとが相対的に接近される場合が例示されている。換言すれば、フェイスアップ状態の基板ＷＡが下側に配置され且つフェイスダウン状態の仮基板ＷＴｉが上側に配置された（両基板ＷＡ，ＷＴｉの）対向状態において、基板ＷＡと仮基板ＷＴｉとが相対的に接近される場合が例示されている。しかしながら、本発明は、これに限定されない。たとえば、逆に、基板ＷＡと仮基板ＷＴｉとのうち基板ＷＡの上下が反転されて、基板ＷＡの接合面側（例えば基板ＷＡに配置された第（ｉ−１）層の複数のチップＣＰ（ｉ−１））と仮基板ＷＴｉに配置された第ｉ層の複数のチップＣＰｉとが対向した状態で、基板ＷＡと仮基板ＷＴｉとが相対的に接近されるようにしてもよい。換言すれば、フェイスダウン状態の基板ＷＡが上側に配置され且つフェイスアップ状態の仮基板ＷＴｉが下側に配置された（両基板ＷＡ，ＷＴｉの）対向状態において、基板ＷＡと仮基板ＷＴｉとが相対的に接近されるようにしてもよい。
また、上記実施形態等においては、両マークＭＣ１，ＭＣ２が互いに異なる形状のマークを有している場合が例示されているが、これに限定されない。たとえば、両マークＭＣ１，ＭＣ２は同一形状であってもよい。ただし、この場合には、アライメント時に両ＭＣ１、ＭＣ２が互いに完全に重複してしまうことを避けるために、両マークＭＣ１、ＭＣ２は、互いに異なる基準位置（水平基準位置）に配置されることが好ましい。より詳細には、マークＭＣ２は、マークＭＣ１の基準位置から所定量オフセットされた基準位置に配置されればよい。マークＭＣ１の基準位置とマークＭＣ２の基準位置との両者間の所定のオフセット量に基づく位置関係（予め設定された位置関係）（詳細には、マークＭＣ１ａ，ＭＣ１ｂ，ＭＣ２ａ，ＭＣ２ｂの相互間の位置関係）を用いることによって、マークＭＣ１，ＭＣ２を用いた精密な位置合わせを行うことが可能である。また、チップと基板を個別の撮像部で撮像する場合は、同じマークが同じ位置で重ねて配置されても良い。赤外透過機能を有する撮像部によれば、チップや基板の接合面とは反対側から認識することも可能である。
また、マークＭＷ１，ＭＷ２についても同様である。たとえば、両マークＭＷ１，ＭＷ２は同一形状であってもよい。ただし、この場合には、アライメント時に両ＭＷ１、ＭＷ２が互いに完全に重複してしまうことを避けるために、両マークＭＷ１、ＭＷ２は、互いに異なる基準位置（水平基準位置）に配置されることが好ましい。より詳細には、マークＭＷ２は、マークＭＷ１の基準位置から所定量オフセットされた基準位置に配置されればよい。マークＭＷ１の基準位置とマークＭＷ２の基準位置との両者間の所定のオフセット量に基づく位置関係（予め設定された位置関係）（詳細には、マークＭＷ１ａ，ＭＷ１ｂ，ＭＷ２ａ，ＭＷ２ｂの相互間の位置関係）を用いることによって、マークＭＷ１，ＭＷ２を用いた精密な位置合わせを行うことが可能である。また、上側基板と下側基板とをそれぞれ個別の撮像部で撮像する場合は、同じマークが同じ位置で重ねて配置されても良い。赤外透過機能を有する撮像部によれば、チップや基板の接合面とは反対側から認識することも可能である。
また、個々の基板マークは１つであっても良い。ウエハ（基板）全体で回転方向が規定できる２つ以上からなるマークがあれば、θ方向は算出できるので個々の基板位置においては１つのマークであっても良い。
また、上記実施形態等では、ステップＳ１３（図２）のＷＯＷ接合工程（図１７および図１８参照）において、基板ＷＡと第１層の複数のチップＣＰ１とが対向した後、加熱前にのみアライメント動作が行われる態様が例示されているが、これに限定されない。
たとえば、基板ＷＡと第１層の複数のチップＣＰ１との両者が対向した後において、当該両者の接触前且つ加熱中にアライメント動作がさらに行われて当該両者が接合されるようにしてもよい。詳細には、まず、上記と同様にして基板ＷＡと第１層の複数のチップＣＰ１とを対向させて加熱前のアライメント動作が行われる。ただし、この時点では未だ基板ＷＡと第１層の複数のチップＣＰ１とは接触していない。次に、基板ＷＡと第１層の複数のチップＣＰ１とが加熱され、各チップＣＰ１のハンダバンプＢＵが溶融される。そして、このハンダバンプＢＵの溶融状態において、水平方向（Ｘ方向，Ｙ方向，θ方向）におけるアライメント動作が実行される。このアライメント動作によって複数のチップＣＰ１のそれぞれが基板ＷＴ１の基板平面に平行な方向において位置決めされる。そして、基板ＷＡと第１層の複数のチップＣＰ１との水平方向における位置ずれが許容範囲内に収まると、今度は基板ＷＡと第１層の複数のチップＣＰ１とが互いに接近して接触し接合される。このように、加熱中且つ接触前にも再びアライメントが行われるようにしてもよい。これによれば、熱膨張による位置ずれを修正することが可能である。
また、基板ＷＡと第１層の複数のチップＣＰ１とが加熱され互いに接触した状態においてアライメント動作が行われるようにしてもよい。詳細には、上記のような加熱前のアライメント動作と加熱中且つ接触前のアライメント動作とが行われる。このとき、基板ＷＡと第１層の複数のチップＣＰ１とが加熱され、各チップＣＰ１のハンダバンプＢＵが溶融している。そして、このハンダバンプＢＵの溶融状態において、基板ＷＡと第１層の複数のチップＣＰ１との両者が互いに接近して接触する。さらに、当該両者の接触状態且つバンプの溶融状態を継続したまま、水平方向（Ｘ方向，Ｙ方向，θ方向）におけるアライメント動作が実行される。このアライメント動作によって複数のチップＣＰ１のそれぞれが基板ＷＴ１の基板平面に平行な方向において位置決めされる。そして、このアライメント動作によって基板ＷＡと第１層の複数のチップＣＰ１の位置ずれが許容範囲内に収まった後に、基板ＷＡと第１層の複数のチップＣＰ１とが冷却されて接合される。このようにハンダバンプの加熱溶融中且つ接触中にもアライメントが行われるようにしてもよい。これによれば、熱膨張による位置ずれ、ならびに基板ＷＡと第１層の複数のチップＣＰ１との物理的接触に伴って新たに生じる位置ずれをも補正することができるので、非常に高精度のアライメントを行うことが可能である。
ステップＳ２３（図３）のＷＯＷ接合工程（図２３および図２４参照）に関しても同様である。詳細には、第（ｉ−１）層のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰ１との両者が対向した後において、当該両者の接触前且つ加熱中にアライメント動作がさらに行われて当該両者が接合されるようにしてもよい。また、第（ｉ−１）層のチップＣＰ（ｉ−１）と第ｉ層の複数のチップＣＰｉとが加熱され互いに接触した状態（チップＣＰｉの溶融状態且つ接触状態）においてアライメント動作が行われるようにしてもよい。
１ チップ実装システム
１０ チップ供給装置
３０ ボンディング装置
３１ ステージ
３３ ボンディング部
３３Ｈ ヘッド部
３５，３５ａ，３５ｂ，５５，５５ａ，５５ｂ 撮像部
３６，５６ 位置認識部
３９ チップ搬送部
５０ ボンディング装置
５１ 下ステージ
５３ 上ステージ
７０ 搬送部
７１ 搬送ロボット
９０ 搬出入部
ＣＰｉ チップ
ＭＣ１，ＭＣ２ チップ位置調整用マーク（部品位置調整用マーク）
ＭＷ１，ＭＷ２ 基板位置調整用マーク
ＰＬ 平面部材
ＲＳｉ 樹脂層
ＲＵ アンダーフィル樹脂
ＷＡ 基板
ＷＴｉ 仮基板
上記課題を解決するため、本発明の第１の側面は、電子部品実装方法であって、ａ）仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に第ｉの樹脂層を形成するステップと、ｂ）第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で前記第ｉの樹脂層に平面配置して仮固定するステップと、ｃ）所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合するステップと、ｄ）前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップと、を備え、前記ステップｂ）は、ｂ−１）均一厚さに形成された前記第ｉの樹脂層にフェイスアップ状態で仮置きされた前記第ｉ層の複数の電子部品の上端位置の高さを揃えるステップ、を有し、前記ステップｂ−１）は、ｂ−１−１）フェイスアップ状態で前記第ｉの樹脂層に仮置きされた前記第ｉ層の複数の電子部品の上端側に平面部材を押し当てることによって、その厚さにばらつきを有する前記第ｉ層の複数の電子部品の上端位置の高さを揃えるステップ、を有することを特徴とする。
本発明の第２の側面は、電子部品実装方法であって、ａ）仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に第ｉの樹脂層を形成するステップと、ｂ）第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で前記第ｉの樹脂層に平面配置して仮固定するステップと、ｃ）所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合するステップと、ｄ）前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップと、を備え、前記ステップｂ）は、ｂ−１）均一厚さに形成された前記第ｉの樹脂層にフェイスアップ状態で仮置きされた前記第ｉ層の複数の電子部品の上端位置の高さを揃えるステップ、を有し、前記ステップｂ−１）は、ｂ−１−２）前記第ｉ層の複数の電子部品を構成する各電子部品を電子部品保持部材を用いてフェイスアップ状態で保持し、前記電子部品保持部材の鉛直方向における位置を調整することによって、前記各電子部品の上端位置が鉛直方向において所定の位置に存在する状態で、前記各電子部品を前記第ｉの樹脂層に仮固定することにより、その厚さにばらつきを有する前記第ｉ層の複数の電子部品の上端位置の高さを揃えるステップ、を有することを特徴とする。
本発明の第３の側面は、電子部品実装方法であって、ａ）仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に第ｉの樹脂層を形成するステップと、ｂ）第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で前記第ｉの樹脂層に平面配置して仮固定するステップと、ｃ）所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合するステップと、ｄ）前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップと、を備え、前記ステップｃ）は、前記所定の基板に対する前記第ｉ層の複数の電子部品の接合時における接合面に設けられた電極材料であって前記第ｉの基板上に仮固定された前記第ｉ層の複数の電子部品の電極材料に対して、纏めて表面活性化処理を施すステップと、前記所定の基板と前記第ｉの基板に仮固定された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とをそれぞれ接合するステップと、を有することを特徴とする。
本発明の第４の側面は、電子部品実装方法であって、ａ）仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に第ｉの樹脂層を形成するステップと、ｂ）第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で前記第ｉの樹脂層に平面配置して仮固定するステップと、ｃ）所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合するステップと、ｄ）前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップと、を備え、前記ステップｂ）は、ｂ−２）前記第ｉの樹脂層の上に平面配置された前記第ｉ層の複数の電子部品の上部側表面を覆うまで樹脂を供給し、当該樹脂の硬化後に、前記第ｉ層の複数の電子部品の前記上部側表面の樹脂部分であって前記第ｉ層の複数の電子部品の前記上部側表面に突出して設けられた電極部分が平面的に点在する樹脂部分に対して、平坦化研磨処理を施すステップ、を有し、前記ステップｃ）においては、前記第ｉ層の複数の電子部品に設けられた前記電極部分と前記第（ｉ−１）層の複数の電子部品の対応部分あるいは前記所定の基板の対応部分とが接合されることを特徴とする。
本発明の第５の側面は、電子部品実装方法であって、ａ）仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に第ｉの樹脂層を形成するステップと、ｂ）第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で前記第ｉの樹脂層に平面配置して仮固定するステップと、ｃ）所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合するステップと、ｄ）前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップと、を備え、前記第ｉ層の複数の電子部品のそれぞれのサイズは、前記所定の基板からダイシングにより切り出される単位部分であって前記第ｉ層の複数の電子部品のそれぞれが配置される単位部分に関する切り出し後のサイズとは、異なることを特徴とする。
また、本発明の第６の側面は、電子部品実装システムであって、仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に形成された第ｉの樹脂層に、第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で載置し、第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置して仮固定する第１のボンディング手段と、所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合する第２のボンディング手段と、前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離する分離手段と、を備え、前記第１のボンディング手段は、均一厚さに形成された前記第ｉの樹脂層にフェイスアップ状態で仮置きされた前記第ｉ層の複数の電子部品の上端位置の高さを揃えるレベリング処理手段、を有し、前記レベリング処理手段は、前記第ｉの樹脂層にフェイスアップ状態で仮置きされた前記第ｉ層の複数の電子部品の上端側に平面部材を押し当てることによって、その厚さにばらつきを有する前記第ｉ層の複数の電子部品の上端位置の高さを揃えることを特徴とする。
本発明の第７の側面は、電子部品実装システムであって、仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に形成された第ｉの樹脂層に、第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で載置し、第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置して仮固定する第１のボンディング手段と、所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合する第２のボンディング手段と、前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離する分離手段と、を備え、前記第１のボンディング手段は、均一厚さに形成された前記第ｉの樹脂層にフェイスアップ状態で仮置きされた前記第ｉ層の複数の電子部品の上端位置の高さを揃えるレベリング処理手段、を有し、前記レベリング処理手段は、前記第ｉ層の複数の電子部品を構成する各電子部品を電子部品保持部材を用いてフェイスアップ状態で保持し、前記電子部品保持部材の鉛直方向における位置を調整することによって、前記各電子部品の上端位置が鉛直方向において所定の位置に存在する状態で、前記第ｉの樹脂層に前記各電子部品を仮固定することにより、その厚さにばらつきを有する前記第ｉ層の複数の電子部品の上端位置の高さを揃えることを特徴とする。
本発明の第８の側面は、電子部品実装システムであって、仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に形成された第ｉの樹脂層に、第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で載置し、第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置して仮固定する第１のボンディング手段と、所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合する第２のボンディング手段と、前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離する分離手段と、前記所定の基板に対する前記第ｉ層の複数の電子部品の接合に先立って、前記第ｉの樹脂層に仮固定された前記第ｉ層の複数の電子部品の接合面に設けられる電極材料に対して、纏めて表面活性化処理を施す表面活性化処理手段と、を備え、前記第２のボンディング手段は、その接合面に前記表面活性化処理が施された前記第ｉ層の複数の電子部品であって前記第ｉの基板に仮固定された前記第ｉ層の複数の電子部品を前記所定の基板に対して接合することを特徴とする。
本発明の第９の側面は、電子部品実装システムであって、仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に形成された第ｉの樹脂層に、第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で載置し、第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置して仮固定する第１のボンディング手段と、所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合する第２のボンディング手段と、前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離する分離手段と、前記第ｉの樹脂層の上に平面配置された前記第ｉ層の複数の電子部品の上部側表面を覆うまで樹脂を供給する樹脂供給手段と、当該樹脂の硬化後に、前記第ｉ層の複数の電子部品の前記上部側表面の樹脂部分であって前記第ｉ層の複数の電子部品の前記上部側表面に突出して設けられた電極部分が平面的に点在する樹脂部分に対して、平坦化研磨処理を施す研磨手段と、を備え、前記第２のボンディング手段は、前記第ｉ層の複数の電子部品に設けられた前記電極部分と前記第（ｉ−１）層の複数の電子部品の対応部分あるいは前記所定の基板の対応部分とを接合することを特徴とする。
本発明の第１０の側面は、電子部品実装システムであって、仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に形成された第ｉの樹脂層に、第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で載置し、第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置して仮固定する第１のボンディング手段と、所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合する第２のボンディング手段と、前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離する分離手段と、を備え、前記第ｉ層の複数の電子部品のそれぞれのサイズは、前記所定の基板からダイシングにより切り出される単位部分であって前記第ｉ層の複数の電子部品のそれぞれが配置される単位部分に関する切り出し後のサイズとは、異なることを特徴とする。

Claims (50)

  1. 電子部品実装方法であって、
    ａ）仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に第ｉの樹脂層を形成するステップと、
    ｂ）第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で前記第ｉの樹脂層に平面配置して仮固定するステップと、
    ｃ）所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合するステップと、
    ｄ）前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップと、
    を備えることを特徴とする電子部品実装方法。
  2. 請求項１に記載の電子部品実装方法において、
    ｅ）値ｉをインクリメントして前記ステップａ）と前記ステップｂ）と前記ステップｃ）と前記ステップｄ）とを繰り返し実行し、前記所定の基板上の複数の平面位置において電子部品を複数層に積層するステップ、
    をさらに備えることを特徴とする電子部品実装方法。
  3. 請求項１に記載の電子部品実装方法において、
    前記ステップｃ）は、値ｉ＝１のとき、
    前記所定の基板と前記第１の基板に配置された前記第１層の複数の電子部品とを対向させた状態で前記所定の基板と前記第１の基板とを相対的に接近させることによって、前記所定の基板と前記第１層の複数の電子部品とを相対的に接近させ、前記第１層の複数の電子部品を前記所定の基板上の所定の位置にそれぞれ載置し、前記所定の基板と前記第１層の複数の電子部品とを接合するステップ、
    を有し、
    前記ステップｄ）は、値ｉ＝１のとき、
    前記第１層の複数の電子部品が前記所定の基板に接合された状態を維持しつつ、前記第１層の複数の電子部品から前記第１の基板を分離するステップ、
    を有することを特徴とする電子部品実装方法。
  4. 請求項１に記載の電子部品実装方法において、
    値ｉは２以上の整数であり、
    前記ステップｃ）は、
    前記所定の基板に配置された第（ｉ−１）層の複数の電子部品と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記第（ｉ−１）層の複数の電子部品と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記第（ｉ−１）層の複数の電子部品と前記第ｉ層の複数の電子部品とをそれぞれ接合するステップ、
    を有し、
    前記ステップｄ）は、
    前記第ｉ層の複数の電子部品が前記第（ｉ−１）層の複数の電子部品にそれぞれ接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップ、
    を有することを特徴とする電子部品実装方法。
  5. 請求項１に記載の電子部品実装方法において、
    前記ステップｂ）は、
    ｂ−１）フェイスアップ状態で前記第ｉの樹脂層に仮置きされた前記第ｉ層の複数の電子部品の上端位置の高さを揃えるステップ、
    を有することを特徴とする電子部品実装方法。
  6. 請求項５に記載の電子部品実装方法において、
    前記ステップｂ−１）は、
    ｂ−１−１）フェイスアップ状態で前記第ｉの樹脂層に仮置きされた前記第ｉ層の複数の電子部品の上端側に平面部材を押し当てることによって、前記第ｉ層の複数の電子部品の上端位置の高さを揃えるステップ、
    を有することを特徴とする電子部品実装方法。
  7. 請求項５に記載の電子部品実装方法において、
    前記ステップｂ−１）は、
    ｂ−１−２）前記第ｉ層の複数の電子部品を構成する各電子部品を電子部品保持部材を用いてフェイスアップ状態で保持し、前記電子部品保持部材の鉛直方向における位置を調整することによって、前記各電子部品の上端位置が鉛直方向において所定の位置に存在する状態で、前記各電子部品を前記第ｉの樹脂層に仮固定することにより、前記第ｉ層の複数の電子部品の上端位置の高さを揃えるステップ、
    を有することを特徴とする電子部品実装方法。
  8. 請求項７に記載の電子部品実装方法において、
    前記第ｉの樹脂層は、光硬化性樹脂で形成されており、
    前記ステップｂ−１−２）において、前記第ｉ層の複数の電子部品を構成する前記各電子部品がその上端位置を鉛直方向における前記所定の位置に合わせた状態で配置されるごとに、前記第ｉの樹脂層における前記各電子部品の載置領域に光を照射することによって前記第ｉの樹脂層が硬化され、前記各電子部品が前記第ｉの樹脂層に仮固定されることを特徴とする電子部品実装方法。
  9. 請求項７に記載の電子部品実装方法において、
    前記ステップｂ−１−２）において、前記電子部品保持部材のヘッド部が所定温度に加熱され、前記各電子部品の上端位置が鉛直方向において前記所定の位置に配置され、前記各電子部品が前記第ｉの樹脂層に仮固定されることを特徴とする電子部品実装方法。
  10. 請求項１に記載の電子部品実装方法において、
    前記ステップｄ）は、
    ｄ−１）光硬化性樹脂で形成された前記第ｉの樹脂層に対してレーザアブレーション処理を施すことによって、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップ、
    を有することを特徴とする電子部品実装方法。
  11. 請求項１に記載の電子部品実装方法において、
    前記ステップｄ）は、
    ｄ−２）熱可塑性樹脂で形成された前記第ｉの樹脂層を加熱することによって、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップ、
    を有することを特徴とする電子部品実装方法。
  12. 請求項１に記載の電子部品実装方法において、
    前記ステップｄ）は、
    ｄ−３）熱可塑性樹脂で形成された前記第ｉの樹脂層に紫外線を照射した後に前記第ｉの樹脂層を加熱することによって、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離するステップ、
    を有することを特徴とする電子部品実装方法。
  13. 請求項１に記載の電子部品実装方法において、
    前記ステップａ）は、
    ａ−１）スピンコータによって前記第ｉの基板上に樹脂を塗布するステップ、
    を有することを特徴とする電子部品実装方法。
  14. 請求項１に記載の電子部品実装方法において、
    前記ステップａ）は、
    ａ−２）前記第ｉの基板上に樹脂シートを貼付するステップ、
    を有することを特徴とする電子部品実装方法。
  15. 請求項１に記載の電子部品実装方法において、
    前記第ｉ層の複数の電子部品は、それぞれ、第１の種類の部品位置調整用マークを有しており、
    前記第ｉの基板は、前記第ｉ層の複数の電子部品のそれぞれに対応して、第２の種類の部品位置調整用マークを有しており、
    前記ステップｂ）においては、
    前記第ｉ層の複数の電子部品のそれぞれにおける前記第１の種類の部品位置調整用マークと前記第ｉ層の複数の電子部品のそれぞれに対応して前記第ｉの基板に設けられた前記第２の種類の部品位置調整用マークとを用いて前記第ｉ層の複数の電子部品のそれぞれが前記第ｉの基板平面に平行な方向において位置決めされ、前記第ｉ層の複数の電子部品のそれぞれが前記第ｉの基板上の前記第ｉの樹脂層に載置されることを特徴とする電子部品実装方法。
  16. 請求項１５に記載の電子部品実装方法において、
    前記第２の種類の部品位置調整用マークは、前記第１の種類の部品位置調整用マークとは異なる形状のマークとして設けられることを特徴とする電子部品実装方法。
  17. 請求項１５に記載の電子部品実装方法において、
    前記第２の種類の部品位置調整用マークは、前記第１の種類の部品位置調整用マークの基準位置から所定量オフセットされた位置に設けられることを特徴とする電子部品実装方法。
  18. 請求項１５に記載の電子部品実装方法において、
    ｅ）値ｉをインクリメントして前記ステップａ）と前記ステップｂ）と前記ステップｃ）と前記ステップｄ）とを繰り返し実行し、前記所定の基板上の複数の平面位置において電子部品を複数層に積層するステップ、
    をさらに備え、
    前記第ｉ層の複数の電子部品は、それぞれ、前記第１の種類の部品位置調整用マークを当該電子部品内における同じ位置に有していることを特徴とする電子部品実装方法。
  19. 請求項１５に記載の電子部品実装方法において、
    前記第ｉの基板は、ガラス基板であり、
    前記第１の種類の部品位置調整用マークは、前記第ｉ層の複数の電子部品のそれぞれにおいて前記第ｉの基板側の面に設けられ、
    前記ステップｂ）においては、
    前記第ｉ層の複数の電子部品のそれぞれにおける前記第１の種類の部品位置調整用マークと前記第ｉ層の複数の電子部品のそれぞれに対応して前記第ｉの基板に設けられた前記第２の種類の部品位置調整用マークとを可視光により撮像した画像を用いて、前記第ｉ層の複数の電子部品のそれぞれが前記第ｉの基板平面に平行な方向において位置決めされ、前記第ｉ層の複数の電子部品のそれぞれが前記第ｉの基板上の前記第ｉの樹脂層に載置されることを特徴とする電子部品実装方法。
  20. 請求項１５に記載の電子部品実装方法において、
    前記ステップｂ）においては、
    前記第ｉ層の複数の電子部品のそれぞれにおける前記第１の種類の部品位置調整用マークと前記第ｉ層の複数の電子部品のそれぞれに対応して前記第ｉの基板に設けられた前記第２の種類の部品位置調整用マークとを赤外光により撮像した画像を用いて、前記第ｉ層の複数の電子部品のそれぞれが前記第ｉの基板平面に平行な方向において位置決めされ、前記第ｉ層の複数の電子部品のそれぞれが前記第ｉの基板上の前記第ｉの樹脂層に載置されることを特徴とする電子部品実装方法。
  21. 請求項１５に記載の電子部品実装方法において、
    前記所定の基板は、第１の種類の基板位置調整用マークを有しており、
    前記第ｉの基板は、第２の種類の基板位置調整用マークを有しており、
    前記ステップｃ）において、前記所定の基板における前記第１の種類の基板位置調整用マークと前記第ｉの基板における前記第２の種類の基板位置調整用マークとを用いて前記所定の基板と前記第ｉの基板とが前記第ｉの基板平面に平行な方向において位置決めされることによって、前記所定の基板に保持された前記の複数の電子部品のそれぞれと前記第ｉの基板に保持された前記第ｉ層の複数の電子部品のそれぞれとの位置関係が調整されることを特徴とする電子部品実装方法。
  22. 請求項２１に記載の電子部品実装方法において、
    前記第２の種類の基板位置調整用マークは、前記第１の種類の基板位置調整用マークとは異なる形状のマークとして設けられることを特徴とする電子部品実装方法。
  23. 請求項２１に記載の電子部品実装方法において、
    前記第２の種類の基板位置調整用マークは、前記第１の種類の基板位置調整用マークの基準位置から所定量オフセットされた位置に設けられることを特徴とする電子部品実装方法。
  24. 請求項１に記載の電子部品実装方法において、
    前記ステップｃ）においては、前記所定の基板および前記第ｉの基板のいずれか一方の上下を反転して、前記所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とが対向した状態で、前記所定の基板と前記第ｉの基板とが相対的に接近されることを特徴とする電子部品実装方法。
  25. 請求項１に記載の電子部品実装方法において、
    前記ステップｃ）においては、前記所定の基板に対する前記第ｉ層の複数の電子部品の接合がハンダ接合処理を伴って行われるとともに、前記ハンダ接合処理が所定の温度プロファイルで実行されることを特徴とする電子部品実装方法。
  26. 請求項１に記載の電子部品実装方法において、
    前記ステップｃ）においては、前記所定の基板に対する前記第ｉ層の複数の電子部品の接合がハンダ接合処理を伴って行われ、当該ハンダ接合処理は、前記第ｉ層の複数の電子部品が収容される処理空間において、所定期間にわたる減圧処理を伴って実行されることを特徴とする電子部品実装方法。
  27. 請求項１に記載の電子部品実装方法において、
    前記ステップｃ）は、
    前記所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させ、且つ、前記第ｉ層の複数の電子部品を加熱した状態で、前記所定の基板と前記第ｉの基板とのアライメント動作を行って前記第ｉ層の複数の電子部品のそれぞれを前記第ｉの基板平面に平行な方向において位置決めするステップ、
    を有することを特徴とする電子部品実装方法。
  28. 請求項１に記載の電子部品実装方法において、
    前記ステップｃ）は、
    前記所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させるとともに前記第ｉ層の複数の電子部品を加熱して接合用のハンダバンプを溶融させ、且つ、前記所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを接触させた状態で、前記所定の基板と前記第ｉの基板とのアライメント動作を行って前記第ｉ層の複数の電子部品のそれぞれを前記第ｉの基板平面に平行な方向において位置決めするステップと、
    を有することを特徴とする電子部品実装方法。
  29. 請求項１に記載の電子部品実装方法において、
    値ｉは２以上の整数であり、
    前記ステップｃ）は、
    前記所定の基板に配置された第（ｉ−１）層の複数の電子部品と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させるとともに前記第ｉ層の複数の電子部品を加熱して接合用のハンダバンプを溶融させ、且つ、前記第（ｉ−１）層の複数の電子部品と前記第ｉ層の複数の電子部品とを接触させた状態で、前記所定の基板と前記第ｉの基板とのアライメント動作を行って前記第ｉ層の複数の電子部品のそれぞれを前記第ｉの基板平面に平行な方向において位置決めするステップと、
    を有することを特徴とする電子部品実装方法。
  30. 請求項１に記載の電子部品実装方法において、
    前記ステップｃ）は、
    前記所定の基板に対する前記第ｉ層の複数の電子部品の接合時における接合面に設けられた電極材料に対して、表面活性化処理を施すステップと、
    前記所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とをそれぞれ接合するステップと、
    を有することを特徴とする電子部品実装方法。
  31. 請求項３０に記載の電子部品実装方法において、
    前記表面活性化処理は、エネルギー波を照射することにより接合表面を活性化する処理を含むことを特徴とする電子部品実装方法。
  32. 請求項３１に記載の電子部品実装方法において、
    前記エネルギー波は、特定物質を電界で加速することによって照射されることを特徴とする電子部品実装方法。
  33. 請求項３２に記載の電子部品実装方法において、
    前記特定物質は、不活性ガス物質を含むことを特徴とする電子部品実装方法。
  34. 請求項３０に記載の電子部品実装方法において、
    前記表面活性化処理は、親水化処理を伴って接合表面を活性化する処理を含むことを特徴とする電子部品実装方法。
  35. 請求項３４に記載の電子部品実装方法において、
    前記表面活性化処理は、プラズマ処理を伴って実行されることを特徴とする電子部品実装方法。
  36. 請求項３５に記載の電子部品実装方法において、
    前記プラズマ処理は、酸素プラズマ処理および窒素プラズマ処理の少なくとも一方を含むことを特徴とする電子部品実装方法。
  37. 請求項１に記載の電子部品実装方法において、
    ｆ）前記第ｉ層の複数の電子部品が前記所定の基板上に平面的に配置された後に、前記所定の基板上に配置された状態での前記第ｉ層の複数の電子部品のそれぞれに関する第１の接合状態検査を行うステップ、
    をさらに備え、
    前記ステップｄ）の後、値ｉをインクリメントして再び前記ステップａ）〜前記ステップｄ）が実行され、
    前記値ｉのインクリメント後に再び実行される前記ステップｂ）においては、前記第１の接合状態検査にて不良であると判定された電子部品に対応する位置を除外して、前記第ｉ層の複数の電子部品が第ｉの樹脂層に平面配置されることを特徴とする電子部品実装方法。
  38. 請求項３７に記載の電子部品実装方法において、
    前記ステップｄ）の後、値ｉをインクリメントして前記ステップａ）〜前記ステップｄ）および前記ステップｆ）が再び実行され、
    前記値ｉのインクリメント後に再び実行される前記ステップｆ）においては、前記所定の基板上に配置された状態での前記第ｉ層の複数の電子部品のそれぞれに関する第２の接合状態検査が実行され、
    前記値ｉのインクリメント後に再び実行される前記ステップｄ）の後、値ｉを再インクリメントして前記ステップａ）〜前記ステップｄ）が再び実行され、
    前記値ｉの再インクリメント後に再び実行される前記ステップｂ）においては、前記第２の接合状態検査にて不良であると判定された電子部品に対応する位置をも除外して、前記第ｉ層の複数の電子部品が前記第ｉの樹脂層に平面配置されることを特徴とする電子部品実装方法。
  39. 請求項１に記載の電子部品実装方法において、
    ｆ）前記第ｉ層の複数の電子部品であって良品判定済みの複数の電子部品が前記所定の基板上に平面的に配置された後に、前記所定の基板上に配置された状態での前記第ｉ層の複数の電子部品のそれぞれに関する第１の接合状態検査を行うステップ、
    をさらに備え、
    前記ステップｄ）の後、値ｉをインクリメントして前記ステップａ）〜前記ステップｄ）が再び実行され、
    前記値ｉのインクリメント後に再び実行される前記ステップｂ）においては、前記第１の接合状態検査にて不良であると判定された電子部品に対応する位置を除外して、前記第ｉ層の複数の電子部品であって良品判定済みの複数の電子部品が前記第ｉの樹脂層に平面配置されることを特徴とする電子部品実装方法。
  40. 請求項３９に記載の電子部品実装方法において、
    前記ステップｄ）の後、値ｉをインクリメントして前記ステップａ）〜前記ステップｄ）および前記ステップｆ）が再び実行され、
    前記値ｉのインクリメント後に再び実行される前記ステップｆ）においては、前記所定の基板上に配置された状態での前記第ｉ層の複数の電子部品のそれぞれに関する第２の接合状態検査が実行され、
    前記値ｉのインクリメント後に再び実行される前記ステップｄ）の後、値ｉを再インクリメントして前記ステップａ）〜前記ステップｄ）が再び実行され、
    前記値ｉの再インクリメント後に再び実行される前記ステップｂ）においては、前記第２の接合状態検査にて不良であると判定された電子部品に対応する位置をも除外して、前記第ｉ層の複数の電子部品が前記第ｉの樹脂層に平面配置されることを特徴とする電子部品実装方法。
  41. 請求項１に記載の電子部品実装方法において、
    前記ステップｂ）は、
    ｂ−２）前記第ｉの樹脂層の上に平面配置された前記第ｉ層の複数の電子部品の上部側表面を覆うまで樹脂を供給し、当該樹脂の硬化後に、前記第ｉ層の複数の電子部品の前記上部側表面の樹脂部分であって前記第ｉ層の複数の電子部品の前記上側表面に突出して設けられた電極部分が平面的に点在する樹脂部分に対して、平坦化研磨処理を施すステップ、
    を有し、
    前記ステップｃ）においては、前記第ｉ層の複数の電子部品に設けられた前記電極部分と前記第（ｉ−１）層の複数の電子部品の対応部分あるいは前記所定の基板の対応部分とが接合されることを特徴とする電子部品実装方法。
  42. 請求項４１に記載の電子部品実装方法において、
    前記ステップｂ−２）は、
    ｂ−２−１）その上側表面に電極部分が突出して設けられた前記第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置するステップと、
    ｂ−２−２）前記第ｉの樹脂層の上に平面配置された前記第ｉ層の複数の電子部品の上部側表面を覆うまで樹脂を供給するステップと、
    ｂ−２−３）当該樹脂の硬化後に、前記第ｉ層の複数の電子部品の前記上部側表面の樹脂部分に対して、平坦化研磨処理を施すステップと、
    を有することを特徴とする電子部品実装方法。
  43. 請求項４１に記載の電子部品実装方法において、
    前記ステップｂ−２）は、
    ｂ−２−１）前記第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置するステップと、
    ｂ−２−２）前記第ｉの樹脂層の上に平面配置された前記第ｉ層の複数の電子部品の上部側表面を覆うまで樹脂を供給するステップと、
    ｂ−２−３）前記第ｉ層の複数の電子部品の前記上部側表面の樹脂部分において、電極形成用の孔部を平面内の所定位置に設けるステップと、
    ｂ−２−４）前記孔部に電極材料を供給して、前記第ｉ層の複数の電子部品の前記上部側表面に電極部分を形成するステップと、
    ｂ−２−５）前記第ｉ層の複数の電子部品の前記上部側表面の樹脂部分に対して、平坦化研磨処理を施すステップと、
    を有することを特徴とする電子部品実装方法。
  44. 請求項１に記載の電子部品実装方法において、
    前記ステップｄ）は、
    前記第ｉ層の複数の電子部品から前記第ｉの基板が分離された後において、前記第ｉ層の複数の電子部品における露出面に対して、平坦化研磨処理を実行するステップ、
    を有することを特徴とする電子部品実装方法。
  45. 請求項１に記載の電子部品実装方法において、
    前記第ｉ層の複数の電子部品のそれぞれのサイズは、前記所定の基板からダイシングにより切り出される単位部分であって前記第ｉ層の複数の電子部品のそれぞれが配置される単位部分に関する切り出し後のサイズとは、異なることを特徴とする電子部品実装方法。
  46. 請求項４に記載の電子部品実装方法において、
    前記第ｉ層の複数の電子部品のサイズは、それぞれ、前記ステップｃ）において対向する前記第（ｉ−１）層の複数の電子部品のサイズとは異なることを特徴とする電子部品実装方法。
  47. 電子部品実装システムであって、
    仮基板である第ｉの基板（ただし、ｉは１以上の整数）上に形成された第ｉの樹脂層に、第ｉ層の複数の電子部品をその接合面を上側に向けたフェイスアップ状態で載置し、第ｉ層の複数の電子部品を前記第ｉの樹脂層に平面配置して仮固定する第１のボンディング手段と、
    所定の基板と前記第ｉの基板に配置された前記第ｉ層の複数の電子部品とを対向させた状態で前記所定の基板と前記第ｉの基板とを相対的に接近させることによって、前記所定の基板と前記第ｉ層の複数の電子部品とを相対的に接近させ、前記所定の基板と前記第ｉ層の複数の電子部品とを接合する第２のボンディング手段と、
    前記第ｉ層の複数の電子部品が前記所定の基板に対して接合された状態を維持しつつ、前記第ｉ層の複数の電子部品から前記第ｉの基板を分離する分離手段と、
    を備えることを特徴とする電子部品実装システム。
  48. 請求項４７に記載の電子部品実装システムにおいて、
    前記第ｉ層の複数の電子部品は、それぞれ、第１の種類の部品位置調整用マークを有しており、
    前記第ｉの基板は、前記第ｉ層の複数の電子部品のそれぞれに対応して、第２の種類の部品位置調整用マークを有しており、
    前記第１のボンディング手段は、
    前記第ｉ層の複数の電子部品を構成する各電子部品における前記第１の種類の部品位置調整用マークと前記各電子部品に対応して前記第ｉの基板に設けられた前記第２の種類の部品位置調整用マークとを用いて、前記第ｉの基板平面に平行な方向における前記各電子部品の位置を認識する第１の位置認識手段と、
    前記第１の位置認識手段によって認識された前記各電子部品の前記位置に基づいて前記第ｉの基板と前記各電子部品とを相対的に駆動し、前記第ｉの基板上における前記各電子部品の位置を調整する第１の駆動手段と、
    を有することを特徴とする電子部品実装システム。
  49. 請求項４８に記載の電子部品実装システムにおいて、
    前記所定の基板は、第１の種類の基板位置調整用マークを有しており、
    前記第ｉの基板は、前記第１の種類の基板位置調整用マークとは異なる形状の第２の種類の基板位置調整用マークを有しており、
    前記第２のボンディング手段は、
    前記所定の基板における前記第１の種類の基板位置調整用マークと前記第ｉの基板における前記第２の種類の基板位置調整用マークとを用いて、前記第ｉの基板平面に平行な方向における前記所定の基板と前記第ｉの基板との相対位置関係を求める第２の位置認識手段と、
    第２の位置認識手段によって求められた前記相対位置関係に基づいて前記所定の基板と前記第ｉの基板とを相対的に駆動し、前記所定の基板と前記第ｉの基板との位置関係を調整する第２の駆動手段と、
    を有することを特徴とする電子部品実装システム。
  50. 請求項２１に記載の電子部品実装方法における前記第ｉの基板として用いられる基板であって、
    前記第２の種類の部品位置調整用マークと、
    前記第２の種類の基板位置調整用マークと、
    を有することを特徴とする基板。
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