JP2003204031A - 電子部品及び電子部品の製造方法 - Google Patents
電子部品及び電子部品の製造方法Info
- Publication number
- JP2003204031A JP2003204031A JP2002001962A JP2002001962A JP2003204031A JP 2003204031 A JP2003204031 A JP 2003204031A JP 2002001962 A JP2002001962 A JP 2002001962A JP 2002001962 A JP2002001962 A JP 2002001962A JP 2003204031 A JP2003204031 A JP 2003204031A
- Authority
- JP
- Japan
- Prior art keywords
- bonding material
- electronic component
- lsi
- electronic
- component according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 外部からの電磁波吸収対策が容易にできるよ
うにする。 【解決手段】 ＬＳＩユニット５５は、ＬＳＩチップ５
４ａおよびＬＳＩチップ５４ｂを接合材５７によりモー
ルド形成されたものを、さらに、ユニット別にダイシン
グして得られる。この接合材５７の中に、電磁波吸収体
としての性質を持つ粉末材料５８を混合することによ
り、今まで、ＬＳＩチップ５４ａおよびＬＳＩチップ５
４ｂの全面から放射されていた電磁波は、粉末材料５８
に吸収され、放射が抑制される。したがって、ＬＳＩユ
ニット５５のデバイス面からの電磁波７１Ｄの対策のみ
を行えばよいので、電磁波対策が容易になる。
うにする。 【解決手段】 ＬＳＩユニット５５は、ＬＳＩチップ５
４ａおよびＬＳＩチップ５４ｂを接合材５７によりモー
ルド形成されたものを、さらに、ユニット別にダイシン
グして得られる。この接合材５７の中に、電磁波吸収体
としての性質を持つ粉末材料５８を混合することによ
り、今まで、ＬＳＩチップ５４ａおよびＬＳＩチップ５
４ｂの全面から放射されていた電磁波は、粉末材料５８
に吸収され、放射が抑制される。したがって、ＬＳＩユ
ニット５５のデバイス面からの電磁波７１Ｄの対策のみ
を行えばよいので、電磁波対策が容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品および電
子部品の製造方法に関し、特に、電磁波を吸収する効果
を持つようにした電子部品および電子部品の製造方法に
関する。
子部品の製造方法に関し、特に、電磁波を吸収する効果
を持つようにした電子部品および電子部品の製造方法に
関する。
【０００２】
【従来の技術】近年、携帯端末や情報家電分野において
は、小型軽量化や高機能化に対する要求が強く、高速化
および高周波化が求められている。このため、１つのウ
エーハから多数のＬＳＩ（Large Scale Integrated cir
cuit）やＩＣ(Integrated Circuit)が作成されるＳＯＣ
（System On Chip）でも、微細ピッチ化および高集積化
が進んでいる。
は、小型軽量化や高機能化に対する要求が強く、高速化
および高周波化が求められている。このため、１つのウ
エーハから多数のＬＳＩ（Large Scale Integrated cir
cuit）やＩＣ(Integrated Circuit)が作成されるＳＯＣ
（System On Chip）でも、微細ピッチ化および高集積化
が進んでいる。
【０００３】しかしながら、ＳＯＣで、ウエーハ上に作
成される複数のＬＳＩやＩＣは、すべてが良品というわ
けではなく、中には、不良品が存在する。ＬＳＩやＩＣ
が不良品であるか否かは、作成プロセスの途中では判ら
ないので、途中の作業工程で、既に不良品となってしま
っている作成途中のＬＳＩやＩＣに対しても、残りのす
べての作業工程を施さなければならない。従って、歩留
まりが悪い場合、多くの作業が無駄となってしまう。
成される複数のＬＳＩやＩＣは、すべてが良品というわ
けではなく、中には、不良品が存在する。ＬＳＩやＩＣ
が不良品であるか否かは、作成プロセスの途中では判ら
ないので、途中の作業工程で、既に不良品となってしま
っている作成途中のＬＳＩやＩＣに対しても、残りのす
べての作業工程を施さなければならない。従って、歩留
まりが悪い場合、多くの作業が無駄となってしまう。
【０００４】そこで、近年、ＳＩＰ(System In Packag
e)が注目されている。ＳＩＰでは、ＳＯＣで作成され、
すでに良品と確認されている各種（同種または異種）の
ＬＳＩやＩＣを組み合わせて配置し、再配線し、ユニッ
トまたはモジュール化させることで１つの部品（ＬＳＩ
またはＩＣ）として取り扱うことができるようにするも
のである。従って、歩留まりがよく、また、多様な機能
を有するＬＳＩチップやＩＣモジュールなどを簡単に実
現することができる。
e)が注目されている。ＳＩＰでは、ＳＯＣで作成され、
すでに良品と確認されている各種（同種または異種）の
ＬＳＩやＩＣを組み合わせて配置し、再配線し、ユニッ
トまたはモジュール化させることで１つの部品（ＬＳＩ
またはＩＣ）として取り扱うことができるようにするも
のである。従って、歩留まりがよく、また、多様な機能
を有するＬＳＩチップやＩＣモジュールなどを簡単に実
現することができる。
【０００５】ところで、ＬＳＩチップやＩＣモジュール
からは、通常、電磁波が放射されている。
からは、通常、電磁波が放射されている。
【０００６】図１を参照して、ＬＳＩユニット１からの
電磁波の放射の例について説明する。ＬＳＩユニット１
は、異種のＬＳＩ２とＬＳＩ３が組み合わされ、チップ
固定用の絶縁体４により１つの部品としてモールドされ
ている。絶縁体４は、例えば、エポキシ樹脂と粉末石英
(SiO2)により構成されており、ＬＳＩ２とＬＳＩ３から
放射される電磁波は、矢印２Ｕ，２Ｄ，２Ｒおよび２
Ｌ、並びに、３Ｕ，３Ｄ，３Ｒおよび３Ｌに示されるよ
うに、そのまま絶縁体４を通過し、ＬＳＩユニット１の
全面から放射される。
電磁波の放射の例について説明する。ＬＳＩユニット１
は、異種のＬＳＩ２とＬＳＩ３が組み合わされ、チップ
固定用の絶縁体４により１つの部品としてモールドされ
ている。絶縁体４は、例えば、エポキシ樹脂と粉末石英
(SiO2)により構成されており、ＬＳＩ２とＬＳＩ３から
放射される電磁波は、矢印２Ｕ，２Ｄ，２Ｒおよび２
Ｌ、並びに、３Ｕ，３Ｄ，３Ｒおよび３Ｌに示されるよ
うに、そのまま絶縁体４を通過し、ＬＳＩユニット１の
全面から放射される。
【０００７】このようなＬＳＩユニット１をさらに複数
個組み合わせ、配置して、全体として１つの電気回路を
構成する場合、各ＬＳＩユニットが、他のＬＳＩユニッ
トからの電磁波の影響により誤動作するのを抑制するた
めに、これらの電磁波を吸収させるＥＭＣ対策が必要に
なる。ＥＭＣは、電磁波環境両立性(ElectromagneticCo
mpatibility)のことであり、ＥＭＩ(Electromagnetic I
nterference電磁波妨害)およびＥＭＳ(Electromagnetic
Susceptibility 電磁波感受性)の両方が含まれる。
個組み合わせ、配置して、全体として１つの電気回路を
構成する場合、各ＬＳＩユニットが、他のＬＳＩユニッ
トからの電磁波の影響により誤動作するのを抑制するた
めに、これらの電磁波を吸収させるＥＭＣ対策が必要に
なる。ＥＭＣは、電磁波環境両立性(ElectromagneticCo
mpatibility)のことであり、ＥＭＩ(Electromagnetic I
nterference電磁波妨害)およびＥＭＳ(Electromagnetic
Susceptibility 電磁波感受性)の両方が含まれる。
【０００８】図２を参照して、従来のＥＭＣ対策を行っ
た電気回路の例を説明する。
た電気回路の例を説明する。
【０００９】まず、図２Ａは、金細線を使用した電気回
路１１のＥＭＣ対策の例を示す図である。尚、説明の便
宜上、ＩＣパッケージ１２の部分のみ図示されている
が、電気回路１１は、複数のＩＣパッケージを組み合わ
せて構成されており、プリント基板基材１３上には、図
示されないが、他のＩＣパッケージも配置されている。
路１１のＥＭＣ対策の例を示す図である。尚、説明の便
宜上、ＩＣパッケージ１２の部分のみ図示されている
が、電気回路１１は、複数のＩＣパッケージを組み合わ
せて構成されており、プリント基板基材１３上には、図
示されないが、他のＩＣパッケージも配置されている。
【００１０】ＩＣパッケージ１２は、複数個のＩＣをエ
ポキシ等の樹脂によりモールドして形成されたものであ
る。このＩＣパッケージ１２がプリント基板基材１３上
の銅箔からなる導電部１４に、金細線１５を介して接続
されている。また、ＩＣパッケージ１２上には、適当な
大きさに切断された電磁波吸収シート１６が両面テープ
等で貼り付けられている。
ポキシ等の樹脂によりモールドして形成されたものであ
る。このＩＣパッケージ１２がプリント基板基材１３上
の銅箔からなる導電部１４に、金細線１５を介して接続
されている。また、ＩＣパッケージ１２上には、適当な
大きさに切断された電磁波吸収シート１６が両面テープ
等で貼り付けられている。
【００１１】電磁波吸収シート１６中に取り込まれた電
磁波は、吸収され、熱エネルギーに変換される。このと
き、磁性損失を利用するため、電磁波吸収は、複素比透
磁率の虚数部に寄与される。
磁波は、吸収され、熱エネルギーに変換される。このと
き、磁性損失を利用するため、電磁波吸収は、複素比透
磁率の虚数部に寄与される。
【００１２】電磁波吸収シート１６の軟磁性体金属は、
一般に、空気のインピーダンスに近づけるため、すり潰
して円盤状や燐片状の小片に加工して使用されている。
電磁波吸収シート１６では、軟磁性体金属が混合される
割合が少ないと、電磁波吸収の効果も少なくなる。
一般に、空気のインピーダンスに近づけるため、すり潰
して円盤状や燐片状の小片に加工して使用されている。
電磁波吸収シート１６では、軟磁性体金属が混合される
割合が少ないと、電磁波吸収の効果も少なくなる。
【００１３】図２Ｂは、はんだを使用した電気回路２１
のＥＭＣ対策の例である。尚、図２Ｂにおいて、図２Ａ
における場合と対応する部分には対応する符号を付して
あり、その説明は繰り返しになるので省略する。また、
図２Ａと同様に、説明の便宜上、ＬＳＩチップ２２の部
分のみ図示されているが、電気回路２１は、複数のＬＳ
Ｉチップを組み合わせて構成されており、プリント基板
基材１３上には、図示されないが、他のＬＳＩチップも
配置されている。
のＥＭＣ対策の例である。尚、図２Ｂにおいて、図２Ａ
における場合と対応する部分には対応する符号を付して
あり、その説明は繰り返しになるので省略する。また、
図２Ａと同様に、説明の便宜上、ＬＳＩチップ２２の部
分のみ図示されているが、電気回路２１は、複数のＬＳ
Ｉチップを組み合わせて構成されており、プリント基板
基材１３上には、図示されないが、他のＬＳＩチップも
配置されている。
【００１４】ＬＳＩチップ２２は、プリント基板基材１
３上の銅箔からなる導電部１４に、はんだバンプ２３を
介して接続されている。ＬＳＩチップ２２には、図２Ａ
における場合と同様に、適当な大きさに切断された電磁
波吸収シート１６が両面テープ等で貼り付けられてい
る。
３上の銅箔からなる導電部１４に、はんだバンプ２３を
介して接続されている。ＬＳＩチップ２２には、図２Ａ
における場合と同様に、適当な大きさに切断された電磁
波吸収シート１６が両面テープ等で貼り付けられてい
る。
【００１５】
【発明が解決しようとする課題】しかしながら、このよ
うに、電磁波吸収シート１６を用いるＥＭＣ対策を、図
１に示されるＬＳＩ２あるいはＬＳＩ３に適用した場
合、その矢印２Ｕ，２Ｄあるいは３Ｕ，３Ｄ方向（上下
方向）の電磁波は、ある程度吸収されるが、ＬＳＩ２あ
るいはＬＳＩ３の矢印２Ｌ，２Ｒ，３Ｌおよび３Ｒの方
向（左右方向）の電磁波は吸収することが困難である。
このＬＳＩ２およびＬＳＩ３の間で電磁波の相互干渉、
クロストーク、あるいは、空洞共振が起こってしまい、
ＬＳＩの設計どおりの効果が得られないという課題があ
った。
うに、電磁波吸収シート１６を用いるＥＭＣ対策を、図
１に示されるＬＳＩ２あるいはＬＳＩ３に適用した場
合、その矢印２Ｕ，２Ｄあるいは３Ｕ，３Ｄ方向（上下
方向）の電磁波は、ある程度吸収されるが、ＬＳＩ２あ
るいはＬＳＩ３の矢印２Ｌ，２Ｒ，３Ｌおよび３Ｒの方
向（左右方向）の電磁波は吸収することが困難である。
このＬＳＩ２およびＬＳＩ３の間で電磁波の相互干渉、
クロストーク、あるいは、空洞共振が起こってしまい、
ＬＳＩの設計どおりの効果が得られないという課題があ
った。
【００１６】本発明は、このような状況に鑑みてなされ
たものであり、平面上に電子デバイスがモールドされた
電子部品において、電磁波を吸収する効果を持たせ、外
部からの電磁波吸収対策が簡単かつ容易にできるように
するものである。
たものであり、平面上に電子デバイスがモールドされた
電子部品において、電磁波を吸収する効果を持たせ、外
部からの電磁波吸収対策が簡単かつ容易にできるように
するものである。
【００１７】
【課題を解決するための手段】本発明の電子部品は、接
合材には、電子デバイスから放射される電磁波を吸収す
る粉末材料が混合されていることを特徴とする。
合材には、電子デバイスから放射される電磁波を吸収す
る粉末材料が混合されていることを特徴とする。
【００１８】電子デバイスは、半導体チップであるよう
にすることができる。
にすることができる。
【００１９】接合材は、ガラス、セラミック、または、
樹脂よりなる絶縁体であるようにすることができる。
樹脂よりなる絶縁体であるようにすることができる。
【００２０】粉末材料は、粉末フェライト、または、表
面積を大きくした金属粉末により構成される軟磁性体で
あり、０．１μｍ乃至１００μｍのさまざまな大きさの
粒径のもので構成されているようにすることができる。
面積を大きくした金属粉末により構成される軟磁性体で
あり、０．１μｍ乃至１００μｍのさまざまな大きさの
粒径のもので構成されているようにすることができる。
【００２１】接合材に混合される粉末材料の混合割合
は、重量比で３０％以上であるようにすることができ
る。
は、重量比で３０％以上であるようにすることができ
る。
【００２２】複数個または複数種の電子デバイスは、金
属薄膜により電気的に、かつ、相互に再配線されている
ようにすることができる。
属薄膜により電気的に、かつ、相互に再配線されている
ようにすることができる。
【００２３】本発明の電子部品の製造方法は、平坦な基
板上に、処理前は粘着力を持つが処理後は粘着力が低下
する粘着部材を貼り付ける第１のステップと、粘着部材
の上に複数個または複数種の電子デバイスをデバイス面
を下にして配置する第２のステップと、電子デバイスか
ら放射される電磁波を吸収する粉末材料が混合された接
合材により、複数個または複数種の電子デバイスを基板
上にモールドする第３のステップと、粘着部材に所定の
工程を施して粘着部材の粘着力を低下させ、電子デバイ
スを配置した基板を剥離する第４のステップと、接合材
のデバイス面とは反対側の面が薄くなるように研磨する
第５のステップと、複数個または複数種の電子デバイス
により構成される電子部品の間において接合材を切断
し、各電子部品を分離する第６のステップとを含むこと
を特徴とする。
板上に、処理前は粘着力を持つが処理後は粘着力が低下
する粘着部材を貼り付ける第１のステップと、粘着部材
の上に複数個または複数種の電子デバイスをデバイス面
を下にして配置する第２のステップと、電子デバイスか
ら放射される電磁波を吸収する粉末材料が混合された接
合材により、複数個または複数種の電子デバイスを基板
上にモールドする第３のステップと、粘着部材に所定の
工程を施して粘着部材の粘着力を低下させ、電子デバイ
スを配置した基板を剥離する第４のステップと、接合材
のデバイス面とは反対側の面が薄くなるように研磨する
第５のステップと、複数個または複数種の電子デバイス
により構成される電子部品の間において接合材を切断
し、各電子部品を分離する第６のステップとを含むこと
を特徴とする。
【００２４】電子デバイスは、半導体チップであるよう
にすることができる。
にすることができる。
【００２５】接合材は、ガラス、セラミック、または、
樹脂よりなる絶縁体であるようにすることができる。
樹脂よりなる絶縁体であるようにすることができる。
【００２６】粉末材料は、粉末フェライト、または、表
面積を大きくした金属粉末により構成される軟磁性体で
あり、０．１μｍ乃至１００μｍのさまざまな大きさの
粒径のもので構成されているようにすることができる。
面積を大きくした金属粉末により構成される軟磁性体で
あり、０．１μｍ乃至１００μｍのさまざまな大きさの
粒径のもので構成されているようにすることができる。
【００２７】接合材に混合される粉末材料の混合割合
は、重量比で３０％以上であるようにすることができ
る。
は、重量比で３０％以上であるようにすることができ
る。
【００２８】複数個または複数種の電子デバイスを、金
属薄膜により電気的に、かつ、相互に再配線する第７の
ステップをさらに含むようにすることができる。
属薄膜により電気的に、かつ、相互に再配線する第７の
ステップをさらに含むようにすることができる。
【００２９】本発明の電子部品およびその製造方法にお
いては、接合材に、電子デバイスから放射される電磁波
を吸収する粉末材料が混合される。
いては、接合材に、電子デバイスから放射される電磁波
を吸収する粉末材料が混合される。
【００３０】
【発明の実施の形態】以下、図を参照して、本発明の実
施の形態について説明する。
施の形態について説明する。
【００３１】図３は、本発明のＬＳＩユニットの形成処
理装置のブロック図である。
理装置のブロック図である。
【００３２】この形成処理装置は、基板配置部３１，シ
ート貼付部３２，ＬＳＩ配置部３３，ガイド処理部３
４，接合材処理部３５，加熱処理部３６，再配線処理部
３７，研磨部３８およびダイシング部３９により構成さ
れている。
ート貼付部３２，ＬＳＩ配置部３３，ガイド処理部３
４，接合材処理部３５，加熱処理部３６，再配線処理部
３７，研磨部３８およびダイシング部３９により構成さ
れている。
【００３３】基板配置部３１は、支持基板５１（図５
Ａ）を用意し、所定の位置に配置する。シート貼付部３
２は、支持基板５１上に、接着用シート５２（図５Ｂ）
を貼付けたり、その接着用シート５２上に、離散層５３
（図５Ｃ）を塗布する。
Ａ）を用意し、所定の位置に配置する。シート貼付部３
２は、支持基板５１上に、接着用シート５２（図５Ｂ）
を貼付けたり、その接着用シート５２上に、離散層５３
（図５Ｃ）を塗布する。
【００３４】ＬＳＩ配置部３３は、画像認識機能を有す
るマウンタ（図示せず）を制御し、ＬＳＩチップ５４ａ
およびＬＳＩチップ５４ｂ（図５Ｄ）を支持基板５１上
に配置させる。ガイド処理部３４は、支持基板５１の周
囲に、流れ止め用ガイド５６（図６Ｅ）を設置したり、
外す処理を行う。
るマウンタ（図示せず）を制御し、ＬＳＩチップ５４ａ
およびＬＳＩチップ５４ｂ（図５Ｄ）を支持基板５１上
に配置させる。ガイド処理部３４は、支持基板５１の周
囲に、流れ止め用ガイド５６（図６Ｅ）を設置したり、
外す処理を行う。
【００３５】接合材処理部３５は、支持基板５１上に、
接合材５７（図６Ｆ）を流し込む処理を行う。加熱処理
部３６は、支持基板５１上に形成されるもの全てを加熱
させ、接合材５７を硬化し、支持基板５１からＬＳＩユ
ニット５５（図６Ｇ）を剥離する。
接合材５７（図６Ｆ）を流し込む処理を行う。加熱処理
部３６は、支持基板５１上に形成されるもの全てを加熱
させ、接合材５７を硬化し、支持基板５１からＬＳＩユ
ニット５５（図６Ｇ）を剥離する。
【００３６】再配線処理部３７は、ＬＳＩユニット５５
の再配線処理を行う。研磨部３８は、ＬＳＩユニット５
５の接合材５７の厚みが所定の厚みになるように、接合
材５７を研磨する。ダイシング部３９は、複数個のＬＳ
Ｉユニット５５により構成されている半導体ＬＳＩ集積
板を各ユニット毎にダイシングする。
の再配線処理を行う。研磨部３８は、ＬＳＩユニット５
５の接合材５７の厚みが所定の厚みになるように、接合
材５７を研磨する。ダイシング部３９は、複数個のＬＳ
Ｉユニット５５により構成されている半導体ＬＳＩ集積
板を各ユニット毎にダイシングする。
【００３７】図４のフローチャートと図５乃至図８の工
程図を参照して、本発明のＬＳＩユニットの形成処理を
説明する。
程図を参照して、本発明のＬＳＩユニットの形成処理を
説明する。
【００３８】まず、ステップＳ１において、基板配置部
３１は、支持基板５１（図５Ａ）を用意し、所定の位置
に配置する。支持基板５１は、ＬＳＩチップ５４ａおよ
びＬＳＩチップ５４ｂ（図５Ｄ）を配置するための仮の
基板であり、１辺が約２０ｃｍで、厚みが１ｍｍ乃至３
ｍｍの金属、ガラス、または、シリコンにより構成され
る角板である。支持基板５１の表面は、ミラー状に研磨
されている。
３１は、支持基板５１（図５Ａ）を用意し、所定の位置
に配置する。支持基板５１は、ＬＳＩチップ５４ａおよ
びＬＳＩチップ５４ｂ（図５Ｄ）を配置するための仮の
基板であり、１辺が約２０ｃｍで、厚みが１ｍｍ乃至３
ｍｍの金属、ガラス、または、シリコンにより構成され
る角板である。支持基板５１の表面は、ミラー状に研磨
されている。
【００３９】次に、ステップＳ２において、シート貼付
部３２は、支持基板５１上に、接着用シート５２（図５
Ｂ）を貼付け、さらに、その接着用シート５２上に、離
散層５３（図５Ｃ）を塗布する。この離散層５３は、熱
および紫外線が照射されることにより、接着力を低下さ
せる性質を持っており、後の工程で、接着用シート５２
の接着強度を下げるために塗布される。
部３２は、支持基板５１上に、接着用シート５２（図５
Ｂ）を貼付け、さらに、その接着用シート５２上に、離
散層５３（図５Ｃ）を塗布する。この離散層５３は、熱
および紫外線が照射されることにより、接着力を低下さ
せる性質を持っており、後の工程で、接着用シート５２
の接着強度を下げるために塗布される。
【００４０】次に、ステップＳ３において、ＬＳＩ配置
部３３は、任意の数のＬＳＩチップ５４ａおよびＬＳＩ
チップ５４ｂ（図５Ｄ）を、デバイス面（活性面）を下
にして、支持基板５１上に配置する。ＬＳＩチップ５４
ａおよびＬＳＩチップ５４ｂは、ＳＯＣなどにより作成
され、検査の結果、良品であることが確認されたＬＳＩ
チップである。
部３３は、任意の数のＬＳＩチップ５４ａおよびＬＳＩ
チップ５４ｂ（図５Ｄ）を、デバイス面（活性面）を下
にして、支持基板５１上に配置する。ＬＳＩチップ５４
ａおよびＬＳＩチップ５４ｂは、ＳＯＣなどにより作成
され、検査の結果、良品であることが確認されたＬＳＩ
チップである。
【００４１】図５Ｄの例では、ＬＳＩチップ５４ａおよ
びＬＳＩチップ５４ｂにより１つのＬＳＩユニット（Ｌ
ＳＩチップの組み合わせ）５５が構成され、支持基板５
１上には、複数のＬＳＩユニット５５が形成されるよう
に、所定の数のＬＳＩチップ５４ａおよびＬＳＩチップ
５４ｂが所定の位置に配置される。具体的には、用意さ
れたＬＳＩチップ５４ａおよびＬＳＩチップ５４ｂは、
画像認識機能を有するマウンタにより、±５μｍ以上の
精度で正確に予め決められた位置に、デバイス面（活性
面）を下（離散層５３に接する方向）にして、支持基板
５１上に配置される。
びＬＳＩチップ５４ｂにより１つのＬＳＩユニット（Ｌ
ＳＩチップの組み合わせ）５５が構成され、支持基板５
１上には、複数のＬＳＩユニット５５が形成されるよう
に、所定の数のＬＳＩチップ５４ａおよびＬＳＩチップ
５４ｂが所定の位置に配置される。具体的には、用意さ
れたＬＳＩチップ５４ａおよびＬＳＩチップ５４ｂは、
画像認識機能を有するマウンタにより、±５μｍ以上の
精度で正確に予め決められた位置に、デバイス面（活性
面）を下（離散層５３に接する方向）にして、支持基板
５１上に配置される。
【００４２】なお、図５Ｄにおいて、ＬＳＩチップ５４
ａおよびＬＳＩチップ５４ｂで構成されるＬＳＩユニッ
ト５５を１ユニットとしたが、組み合わせるＬＳＩチッ
プは、同じ種類でも異なる種類でもよく、さらに、その
組み合わせる数は、２個以上であれば、いくつでもよ
い。ただし、組み合わせるＬＳＩチップは、良品と確認
されたものに限られる。
ａおよびＬＳＩチップ５４ｂで構成されるＬＳＩユニッ
ト５５を１ユニットとしたが、組み合わせるＬＳＩチッ
プは、同じ種類でも異なる種類でもよく、さらに、その
組み合わせる数は、２個以上であれば、いくつでもよ
い。ただし、組み合わせるＬＳＩチップは、良品と確認
されたものに限られる。
【００４３】図４のステップＳ４において、ガイド処理
部３４は、支持基板５１の周囲に、ＬＳＩユニット５５
（図６Ｅ）をモールドするための接合材５７（図６Ｆ）
の流出を防止するための流れ止め用ガイド５６を設置す
る。流れ止め用ガイド５６は、丸状でも四角状でも流れ
止めができればよい。その後、ステップＳ５において、
図６Ｆに示されるように、接合材処理部３５は、支持基
板５１上に、ＬＳＩユニット５５をモールドするための
接合材５７を流し込む。
部３４は、支持基板５１の周囲に、ＬＳＩユニット５５
（図６Ｅ）をモールドするための接合材５７（図６Ｆ）
の流出を防止するための流れ止め用ガイド５６を設置す
る。流れ止め用ガイド５６は、丸状でも四角状でも流れ
止めができればよい。その後、ステップＳ５において、
図６Ｆに示されるように、接合材処理部３５は、支持基
板５１上に、ＬＳＩユニット５５をモールドするための
接合材５７を流し込む。
【００４４】接合材５７は、樹脂及び充填剤により構成
される。樹脂は、接合材５７のベースとして用いられ、
例えば、エポキシ樹脂により構成される。ただし、エポ
キシ樹脂は、硬化収縮や熱膨張係数が大きく、そりや割
れを引き起こしやすい性質があるため、その中でもでき
るだけその値が小さなものを選ぶ。さらに、充填剤を大
量に混合することにより、樹脂のそりや割れを防止し、
接合材５７の歪みを小さくする。この充填剤には、例え
ば、熱膨張係数の小さい球状シリカ（石英）が用いられ
る。接合材５７における球状シリカは、さまざまな大き
さの粒径のものを組み合わせることにより、重量比で９
０％まで混合させることが可能である。ただし、球状シ
リカを入れただけでは、この接合材５７には、電磁波を
吸収する効果はない。
される。樹脂は、接合材５７のベースとして用いられ、
例えば、エポキシ樹脂により構成される。ただし、エポ
キシ樹脂は、硬化収縮や熱膨張係数が大きく、そりや割
れを引き起こしやすい性質があるため、その中でもでき
るだけその値が小さなものを選ぶ。さらに、充填剤を大
量に混合することにより、樹脂のそりや割れを防止し、
接合材５７の歪みを小さくする。この充填剤には、例え
ば、熱膨張係数の小さい球状シリカ（石英）が用いられ
る。接合材５７における球状シリカは、さまざまな大き
さの粒径のものを組み合わせることにより、重量比で９
０％まで混合させることが可能である。ただし、球状シ
リカを入れただけでは、この接合材５７には、電磁波を
吸収する効果はない。
【００４５】そこで、接合材５７に混合する球状シリカ
の一部を電磁波吸収効果のある粉末材料５８に変更し
て、球状シリカと粉末材料５８の混合物が接合材５７に
混合される。粉末材料５８は、電磁波吸収効果のある、
粉末フェライト、あるいは、表面積を大きくした軟磁性
体金属の燐片状や円形状の金属粉末により構成される。
さらに、粉末材料５８の大きさは、粒径０．１μｍ乃至
１００μｍであればよく、混合する粉末材料５８は、さ
まざまな粒径のもので構成するようにしてもよい。
の一部を電磁波吸収効果のある粉末材料５８に変更し
て、球状シリカと粉末材料５８の混合物が接合材５７に
混合される。粉末材料５８は、電磁波吸収効果のある、
粉末フェライト、あるいは、表面積を大きくした軟磁性
体金属の燐片状や円形状の金属粉末により構成される。
さらに、粉末材料５８の大きさは、粒径０．１μｍ乃至
１００μｍであればよく、混合する粉末材料５８は、さ
まざまな粒径のもので構成するようにしてもよい。
【００４６】また、接合材５７における粉末材料５８の
混合割合は、重量比で４０％以上になると、電磁波吸収
の効果が急激に大きくなる。従って、球状シリカと粉末
材料５８の混合物は、接合材５７における球状シリカと
粉末材料５８の混合物の混合割合が、重量比で６０％以
上であって、かつ、接合材５７における粉末材料５８の
混合物の混合割合が、重量比で３０％以上になるように
調合され、接合材５７に混合される。
混合割合は、重量比で４０％以上になると、電磁波吸収
の効果が急激に大きくなる。従って、球状シリカと粉末
材料５８の混合物は、接合材５７における球状シリカと
粉末材料５８の混合物の混合割合が、重量比で６０％以
上であって、かつ、接合材５７における粉末材料５８の
混合物の混合割合が、重量比で３０％以上になるように
調合され、接合材５７に混合される。
【００４７】なお、上記を満たすものであれば、エポキ
シ樹脂の代わりに他の有機樹脂を用いてもよいし、球状
シリカの代わりに、他のガラス、セラミックを用いるよ
うにしてもよい。
シ樹脂の代わりに他の有機樹脂を用いてもよいし、球状
シリカの代わりに、他のガラス、セラミックを用いるよ
うにしてもよい。
【００４８】次に、図４のステップＳ６において、加熱
処理部３６は、接合材５７を、加熱により、硬化し、支
持基板５１から剥がし、ガイド処理部３４は、流れ止め
用ガイド５６を外す（図６Ｇ）。具体的には、支持基板
５１上に形成されるもの全てが、１００℃で３０分加熱
され、さらに、１５０℃で８０分、加熱される。この加
熱により、離散層５３が接着用シート５２の接着力を低
下させるので、接合材５７およびＬＳＩユニット５５の
デバイス面は、支持基板５１から容易に剥離でき、モー
ルドされた半導体ＬＳＩ集積板が得られる。
処理部３６は、接合材５７を、加熱により、硬化し、支
持基板５１から剥がし、ガイド処理部３４は、流れ止め
用ガイド５６を外す（図６Ｇ）。具体的には、支持基板
５１上に形成されるもの全てが、１００℃で３０分加熱
され、さらに、１５０℃で８０分、加熱される。この加
熱により、離散層５３が接着用シート５２の接着力を低
下させるので、接合材５７およびＬＳＩユニット５５の
デバイス面は、支持基板５１から容易に剥離でき、モー
ルドされた半導体ＬＳＩ集積板が得られる。
【００４９】次に、ステップＳ７において、再配線処理
部３７は、半導体ＬＳＩ集積板（ＬＳＩユニット５５）
の再配線処理を実行する。ＬＳＩユニット５５の再配線
処理について、図９のフローチャートを参照して説明す
る。
部３７は、半導体ＬＳＩ集積板（ＬＳＩユニット５５）
の再配線処理を実行する。ＬＳＩユニット５５の再配線
処理について、図９のフローチャートを参照して説明す
る。
【００５０】ステップＳ２１において、再配線処理部３
７は、図７Hに示されるように、ＬＳＩユニット５５の
デバイス面に、層間膜５９として、オーバーコート樹脂
（例えば、感光性ポリイミド液体樹脂）をスピンナーコ
ートする。この層間膜５９は、接合材５７およびＬＳＩ
ユニット５５のデバイス面を平坦化させ、さらに、ＬＳ
Ｉチップ５４ａおよびＬＳＩチップ５４ｂのパッシベー
ション膜として作用する。
７は、図７Hに示されるように、ＬＳＩユニット５５の
デバイス面に、層間膜５９として、オーバーコート樹脂
（例えば、感光性ポリイミド液体樹脂）をスピンナーコ
ートする。この層間膜５９は、接合材５７およびＬＳＩ
ユニット５５のデバイス面を平坦化させ、さらに、ＬＳ
Ｉチップ５４ａおよびＬＳＩチップ５４ｂのパッシベー
ション膜として作用する。
【００５１】さらに、再配線処理部３７は、ステップＳ
２２において、層間膜５９上の所定の位置に、３０μｍ
以下のコンタクトホール６０を作成する。図７Ｉに示さ
れるように、層間膜５９上のＬＳＩチップ５４ａおよび
ＬＳＩチップ５４ｂのボンドエリアには、ＬＳＩチップ
５４ａおよびＬＳＩチップ５４ｂを再配線するために、
ＬＳＩユニット５５あたり数百個乃至数千個のコンタク
トホール６０が作成される。このコンタクトホール６０
は、層間膜５９上にフォトレジストを形成し、その後、
フォトレジストの所定の位置を、露光、現像、および、
加熱硬化することにより作成される。
２２において、層間膜５９上の所定の位置に、３０μｍ
以下のコンタクトホール６０を作成する。図７Ｉに示さ
れるように、層間膜５９上のＬＳＩチップ５４ａおよび
ＬＳＩチップ５４ｂのボンドエリアには、ＬＳＩチップ
５４ａおよびＬＳＩチップ５４ｂを再配線するために、
ＬＳＩユニット５５あたり数百個乃至数千個のコンタク
トホール６０が作成される。このコンタクトホール６０
は、層間膜５９上にフォトレジストを形成し、その後、
フォトレジストの所定の位置を、露光、現像、および、
加熱硬化することにより作成される。
【００５２】次に、ステップＳ２３において、再配線処
理部３７は、図７Ｊに示されるように、コンタクトホー
ル６０が作成された層間膜５９上に、再配線層６２（図
８Ｋ）になる金属薄膜６１を成膜する。金属薄膜６１
は、ニッケルまたはクロムの下地層と銅とが一緒にスパ
ッタ技術により成膜されたものである。下地層は、層間
膜５９と銅の密着をよくするための層であり、厚みは、
５００Å乃至２０００Åである。また、銅の厚みは、５
０００Å乃至５μｍである。
理部３７は、図７Ｊに示されるように、コンタクトホー
ル６０が作成された層間膜５９上に、再配線層６２（図
８Ｋ）になる金属薄膜６１を成膜する。金属薄膜６１
は、ニッケルまたはクロムの下地層と銅とが一緒にスパ
ッタ技術により成膜されたものである。下地層は、層間
膜５９と銅の密着をよくするための層であり、厚みは、
５００Å乃至２０００Åである。また、銅の厚みは、５
０００Å乃至５μｍである。
【００５３】さらに、ステップＳ２４において、再配線
処理部３７は、フォトプロセスにより、この金属薄膜６
１上に、所定の回路パターンの元になるマスクパターン
をフォトレジストで形成する。その後、ステップＳ２５
において、再配線処理部３７は、回路パターンの元にな
るマスクパターンが形成されたフォトレジストを表面に
有する金属薄膜６１に対して金属の専用エッチング液に
よりエッチングを行い、金属薄膜６１に回路パターンを
転写する。その後、再配線処理部３７は、金属薄膜６１
上のレジストを除去する。これにより、図８Ｋに示され
るように、層間膜５９上に再配線層６２が形成される。
処理部３７は、フォトプロセスにより、この金属薄膜６
１上に、所定の回路パターンの元になるマスクパターン
をフォトレジストで形成する。その後、ステップＳ２５
において、再配線処理部３７は、回路パターンの元にな
るマスクパターンが形成されたフォトレジストを表面に
有する金属薄膜６１に対して金属の専用エッチング液に
よりエッチングを行い、金属薄膜６１に回路パターンを
転写する。その後、再配線処理部３７は、金属薄膜６１
上のレジストを除去する。これにより、図８Ｋに示され
るように、層間膜５９上に再配線層６２が形成される。
【００５４】以上のようして、再配線処理が行われた
後、図４のステップＳ８において、研磨部３８は、接合
材５７のデバイス面の反対側の面を研磨する。すなわ
ち、図８Ｋに示されるように、モールドされた半導体Ｌ
ＳＩ集積板（ＬＳＩユニット５５の接合材５７）の厚み
ｄ１は、製造工程中における取り扱いが容易なように、
５００μｍ乃至７００μｍの厚みとされていたが、図８
Ｌに示されるように、ＬＳＩユニット５５の接合材５７
は、その厚みｄ２が２００μｍ乃至３００μｍになるよ
うに、研磨される。
後、図４のステップＳ８において、研磨部３８は、接合
材５７のデバイス面の反対側の面を研磨する。すなわ
ち、図８Ｋに示されるように、モールドされた半導体Ｌ
ＳＩ集積板（ＬＳＩユニット５５の接合材５７）の厚み
ｄ１は、製造工程中における取り扱いが容易なように、
５００μｍ乃至７００μｍの厚みとされていたが、図８
Ｌに示されるように、ＬＳＩユニット５５の接合材５７
は、その厚みｄ２が２００μｍ乃至３００μｍになるよ
うに、研磨される。
【００５５】なお、図５乃至図８においては、ＬＳＩユ
ニット５５の１ユニット分しか示されていないが、実際
には、半導体ＬＳＩ集積板は、複数個のＬＳＩユニット
５５により構成されている。したがって、ダイシング部
３９は、上記作業により形成された半導体ＬＳＩ集積板
を、ステップＳ９において、図８Ｌに示されるように、
それぞれ、１ユニット毎にブレード６３によりダイシン
グ（切削加工）する。これにより、多数のＬＳＩユニッ
ト５５が得られる。
ニット５５の１ユニット分しか示されていないが、実際
には、半導体ＬＳＩ集積板は、複数個のＬＳＩユニット
５５により構成されている。したがって、ダイシング部
３９は、上記作業により形成された半導体ＬＳＩ集積板
を、ステップＳ９において、図８Ｌに示されるように、
それぞれ、１ユニット毎にブレード６３によりダイシン
グ（切削加工）する。これにより、多数のＬＳＩユニッ
ト５５が得られる。
【００５６】以上のように、本発明を適用したＬＳＩユ
ニット５５においては、接合材５７に電磁波吸収体であ
る粉末材料５８を混入させたことにより、各デバイス
（ＬＳＩチップ５４ａおよびＬＳＩチップ５４ｂ）の近
傍でＥＭＣ対策が取られるので、電磁波吸収に大きな効
果が得られる。
ニット５５においては、接合材５７に電磁波吸収体であ
る粉末材料５８を混入させたことにより、各デバイス
（ＬＳＩチップ５４ａおよびＬＳＩチップ５４ｂ）の近
傍でＥＭＣ対策が取られるので、電磁波吸収に大きな効
果が得られる。
【００５７】また、図１０に示されるように、ＬＳＩユ
ニット５５において、接合材５７に接している面の電磁
波は、吸収され、放射が抑制される（なお、図１０にお
いて、ＬＳＩユニット５５の再配線層の図示は、省略さ
れている）。したがって、ＬＳＩチップ５４ａおよびＬ
ＳＩチップ５４ｂ同士の電磁波の相互干渉、クロストー
クが抑制されることになり、ＬＳＩユニット５５の信頼
性が向上する。また、ＬＳＩユニット５５を外部の電気
回路に接続する場合、一方向（下向きの矢印７１Ｄの方
向）だけの電磁波のＥＭＣ対策を考えればよいことにな
り、ＥＭＣ対策が容易となる。そのＥＭＣ対策の一例と
しては、例えば、ＬＳＩユニット５５が接続される外部
の電気回路のプリント基板基材１３（図１１）中に、吸
収層、または、シールド層を組み込むということがあげ
られる。
ニット５５において、接合材５７に接している面の電磁
波は、吸収され、放射が抑制される（なお、図１０にお
いて、ＬＳＩユニット５５の再配線層の図示は、省略さ
れている）。したがって、ＬＳＩチップ５４ａおよびＬ
ＳＩチップ５４ｂ同士の電磁波の相互干渉、クロストー
クが抑制されることになり、ＬＳＩユニット５５の信頼
性が向上する。また、ＬＳＩユニット５５を外部の電気
回路に接続する場合、一方向（下向きの矢印７１Ｄの方
向）だけの電磁波のＥＭＣ対策を考えればよいことにな
り、ＥＭＣ対策が容易となる。そのＥＭＣ対策の一例と
しては、例えば、ＬＳＩユニット５５が接続される外部
の電気回路のプリント基板基材１３（図１１）中に、吸
収層、または、シールド層を組み込むということがあげ
られる。
【００５８】図１１は、本発明を適用したＬＳＩユニッ
ト５５を使用した外部の電気回路８１への接続例であ
る。尚、図１１において、図２における場合と対応する
部分には対応する符号を付してあり、その説明は繰り返
しになるので省略する。
ト５５を使用した外部の電気回路８１への接続例であ
る。尚、図１１において、図２における場合と対応する
部分には対応する符号を付してあり、その説明は繰り返
しになるので省略する。
【００５９】プリント基板基材１３の導電部１４上に、
ＬＳＩユニット５５がはんだバンプ２３により接続され
る。このＬＳＩユニット５５の接合材５７に電磁波吸収
体である粉末材料５８を混入させたことにより、ＬＳＩ
ユニット５５のみで、ＥＭＣ対策が行われるため、図２
で上述した電磁波吸収シート１６が必要なくなる。すな
わち、外部からのＥＭＣ対策を必要としないため、接続
箇所が減るので、信頼性が向上し、さらに小型の電気回
路の形成が可能になる。また、外部からのＥＭＣ対策に
必要であった作業が必要なくなり、半導体回路作成の手
間が軽減される。
ＬＳＩユニット５５がはんだバンプ２３により接続され
る。このＬＳＩユニット５５の接合材５７に電磁波吸収
体である粉末材料５８を混入させたことにより、ＬＳＩ
ユニット５５のみで、ＥＭＣ対策が行われるため、図２
で上述した電磁波吸収シート１６が必要なくなる。すな
わち、外部からのＥＭＣ対策を必要としないため、接続
箇所が減るので、信頼性が向上し、さらに小型の電気回
路の形成が可能になる。また、外部からのＥＭＣ対策に
必要であった作業が必要なくなり、半導体回路作成の手
間が軽減される。
【００６０】
【発明の効果】以上のごとく、本発明の電子部品および
その製造方法によれば、電子部品を外部電気回路に取り
付ける場合、外部からの電磁波吸収対策が容易にできる
ようになり、さらに、これにより、信頼性の向上、作業
軽減、電気回路の小型化を図ることができる。
その製造方法によれば、電子部品を外部電気回路に取り
付ける場合、外部からの電磁波吸収対策が容易にできる
ようになり、さらに、これにより、信頼性の向上、作業
軽減、電気回路の小型化を図ることができる。
【図１】従来のＬＳＩユニットの電磁波の放射を説明す
る図である。
る図である。
【図２】従来のＥＭＣ対策を行った電気回路の例を説明
する図である。
する図である。
【図３】本発明のＬＳＩユニットの形成処理装置のブロ
ック図である。
ック図である。
【図４】本発明のＬＳＩユニットの形成処理を説明する
フローチャートである。
フローチャートである。
【図５】本発明のＬＳＩユニットの形成工程を説明する
図である。
図である。
【図６】本発明のＬＳＩユニットの形成工程を説明する
図である。
図である。
【図７】本発明のＬＳＩユニットの形成工程を説明する
図である。
図である。
【図８】本発明のＬＳＩユニットの形成工程を説明する
図である。
図である。
【図９】図４のステップＳ７のＬＳＩユニットの再配線
処理を説明するフローチャートである。
処理を説明するフローチャートである。
【図１０】本発明のＬＳＩユニットの電磁波の放射を説
明する図である。
明する図である。
【図１１】本発明のＬＳＩユニットを外部の電気回路に
取り付けた例を説明する図である。
取り付けた例を説明する図である。
３１ 基板配置部， ３２ シート貼付部， ３３ Ｌ
ＳＩ配置部， ３４ガイド処理部， ３５ 接合材処理
部， ３６ 加熱処理部， ３７ 再配線処理部， ３
８ 研磨部， ３９ ダイシング部， ５１ 基板基
材， ５２ 接着用シート， ５３ 離散層， ５４
ａ，５４ｂ ＬＳＩチップ， ５５ ＬＳＩユニット，
５６ 流れ止め用ガイド， ５７ 接合材， ５８
粉末材料，５９ 層間膜， ６０ コンタクトホール，
６１ 金属薄膜， ６２ 再配線層， ６３ ブレー
ド，８１ 電気回路
ＳＩ配置部， ３４ガイド処理部， ３５ 接合材処理
部， ３６ 加熱処理部， ３７ 再配線処理部， ３
８ 研磨部， ３９ ダイシング部， ５１ 基板基
材， ５２ 接着用シート， ５３ 離散層， ５４
ａ，５４ｂ ＬＳＩチップ， ５５ ＬＳＩユニット，
５６ 流れ止め用ガイド， ５７ 接合材， ５８
粉末材料，５９ 層間膜， ６０ コンタクトホール，
６１ 金属薄膜， ６２ 再配線層， ６３ ブレー
ド，８１ 電気回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 草野 英俊
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
Ｆターム(参考） 4M109 AA00 BA03 EB12 EC20 EE07
5F061 AA01 BA03 CA21 CB13
Claims (12)
- 【請求項１】 複数個または複数種の電子デバイスが接
合材により平坦な基板上にモールドされ、モールドされ
たユニット毎に前記接合材の位置で切断され、実装基板
に用いられる電子部品において、 前記接合材には、前記電子デバイスから放射される電磁
波を吸収する粉末材料が混合されていることを特徴とす
る電子部品。 - 【請求項２】 前記電子デバイスは、半導体チップであ
ることを特徴とする請求項１に記載の電子部品。 - 【請求項３】 前記接合材は、ガラス、セラミック、ま
たは、樹脂よりなる絶縁体であることを特徴とする請求
項１に記載の電子部品。 - 【請求項４】 前記粉末材料は、粉末フェライト、また
は、表面積を大きくした金属粉末により構成される軟磁
性体であり、０．１μｍ乃至１００μｍのさまざまな大
きさの粒径のもので構成されていることを特徴とする請
求項１に記載の電子部品。 - 【請求項５】 前記接合材に混合される前記粉末材料の
混合割合は、重量比で３０％以上であることを特徴とす
る請求項１に記載の電子部品。 - 【請求項６】 前記複数個または複数種の電子デバイス
は、金属薄膜により電気的に、かつ、相互に再配線され
ていることを特徴とする請求項１に記載の電子部品。 - 【請求項７】 平坦な基板上に、処理前は粘着力を持つ
が処理後は粘着力が低下する粘着部材を貼り付ける第１
のステップと、 前記粘着部材の上に複数個または複数種の電子デバイス
をデバイス面を下にして配置する第２のステップと、 前記電子デバイスから放射される電磁波を吸収する粉末
材料が混合された接合材により、前記複数個または複数
種の電子デバイスを前記基板上にモールドする第３のス
テップと、 前記粘着部材に所定の工程を施して前記粘着部材の粘着
力を低下させ、前記電子デバイスを配置した前記基板を
剥離する第４のステップと、 前記接合材の前記デバイス面とは反対側の面が薄くなる
ように研磨する第５のステップと、 前記複数個または複数種の電子デバイスにより構成され
る電子部品の間において前記接合材を切断し、各電子部
品を分離する第６のステップとを含むことを特徴とする
電子部品の製造方法。 - 【請求項８】 前記電子デバイスは、半導体チップであ
ることを特徴とする請求項７に記載の電子部品の製造方
法。 - 【請求項９】 前記接合材は、ガラス、セラミック、ま
たは、樹脂よりなる絶縁体であることを特徴とする請求
項７に記載の電子部品の製造方法。 - 【請求項１０】 前記粉末材料は、粉末フェライト、ま
たは、表面積を大きくした金属粉末により構成される軟
磁性体であり、０．１μｍ乃至１００μｍのさまざまな
大きさの粒径のもので構成されていることを特徴とする
請求項７に記載の電子部品の製造方法。 - 【請求項１１】 前記接合材に混合される前記粉末材料
の混合割合は、重量比で３０％以上であることを特徴と
する請求項７に記載の電子部品の製造方法。 - 【請求項１２】 前記複数個または複数種の電子デバイ
スを、金属薄膜により電気的に、かつ、相互に再配線す
る第７のステップをさらに含むことを特徴とする請求項
７に記載の電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001962A JP2003204031A (ja) | 2002-01-09 | 2002-01-09 | 電子部品及び電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001962A JP2003204031A (ja) | 2002-01-09 | 2002-01-09 | 電子部品及び電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003204031A true JP2003204031A (ja) | 2003-07-18 |
Family
ID=27641951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002001962A Withdrawn JP2003204031A (ja) | 2002-01-09 | 2002-01-09 | 電子部品及び電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003204031A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010179401A (ja) * | 2009-02-05 | 2010-08-19 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| KR101030381B1 (ko) * | 2008-11-13 | 2011-04-20 | 삼성전기주식회사 | 웨이퍼 레벨 패키지 및 그 제조방법 |
| WO2012133760A1 (ja) * | 2011-03-30 | 2012-10-04 | ボンドテック株式会社 | 電子部品実装方法、電子部品実装システムおよび基板 |
| JP2017063123A (ja) * | 2015-09-25 | 2017-03-30 | Tdk株式会社 | 半導体パッケージ及びその製造方法 |
-
2002
- 2002-01-09 JP JP2002001962A patent/JP2003204031A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101030381B1 (ko) * | 2008-11-13 | 2011-04-20 | 삼성전기주식회사 | 웨이퍼 레벨 패키지 및 그 제조방법 |
| JP2010179401A (ja) * | 2009-02-05 | 2010-08-19 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| WO2012133760A1 (ja) * | 2011-03-30 | 2012-10-04 | ボンドテック株式会社 | 電子部品実装方法、電子部品実装システムおよび基板 |
| JPWO2012133760A1 (ja) * | 2011-03-30 | 2014-07-28 | ボンドテック株式会社 | 電子部品実装方法、電子部品実装システムおよび基板 |
| JP2017063123A (ja) * | 2015-09-25 | 2017-03-30 | Tdk株式会社 | 半導体パッケージ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI533412B (zh) | 半導體元件封裝結構及其形成方法 | |
| JP3701542B2 (ja) | 半導体装置およびその製造方法 | |
| TWI417995B (zh) | 具有晶粒埋入式以及雙面覆蓋重增層之基板結構及其方法 | |
| US7192805B2 (en) | Semiconductor device and method of manufacturing the same | |
| TWI375309B (en) | Wafer level package with die receiving through-hole and method of the same | |
| KR101607981B1 (ko) | 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지 | |
| JP2003243604A (ja) | 電子部品及び電子部品の製造方法 | |
| JP2008258621A (ja) | 半導体デバイスパッケージの構造、および半導体デバイスパッケージ構造の形成方法 | |
| JP5563814B2 (ja) | 半導体装置及びその製造方法 | |
| JP2005033141A (ja) | 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造 | |
| US20120119391A1 (en) | Semiconductor package and manufacturing method thereof | |
| JP2008153654A (ja) | マルチチップパッケージおよびその形成方法 | |
| KR20080075450A (ko) | 다이 수용 캐비티를 갖는 웨이퍼 레벨 이미지 센서 패키지및 그 방법 | |
| JP2004335641A (ja) | 半導体素子内蔵基板の製造方法 | |
| CN101246882A (zh) | 具有多芯片的半导体组件封装结构及其方法 | |
| JP2004095836A (ja) | 半導体装置およびその製造方法 | |
| JP2001217340A (ja) | 半導体装置及びその製造方法 | |
| JP2019075578A (ja) | 半導体パッケージ及びその製造方法 | |
| JP2002110714A (ja) | チップ集積ボード及びその製造方法、チップ状電子部品及びその製造方法、電子機器及びその製造方法 | |
| JP2003204031A (ja) | 電子部品及び電子部品の製造方法 | |
| US20080029865A1 (en) | Electronic Device and Method For Producing the Same | |
| EP3660887A1 (en) | Method for forming a semiconductor package | |
| JP3951854B2 (ja) | 半導体装置およびその製造方法 | |
| JP2003204017A (ja) | 電子部品及び電子部品の製造方法 | |
| US7763977B2 (en) | Semiconductor device and manufacturing method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |