KR20080075450A - 다이 수용 캐비티를 갖는 웨이퍼 레벨 이미지 센서 패키지및 그 방법 - Google Patents

다이 수용 캐비티를 갖는 웨이퍼 레벨 이미지 센서 패키지및 그 방법 Download PDF

Info

Publication number
KR20080075450A
KR20080075450A KR1020080012532A KR20080012532A KR20080075450A KR 20080075450 A KR20080075450 A KR 20080075450A KR 1020080012532 A KR1020080012532 A KR 1020080012532A KR 20080012532 A KR20080012532 A KR 20080012532A KR 20080075450 A KR20080075450 A KR 20080075450A
Authority
KR
South Korea
Prior art keywords
substrate
die
dielectric layer
rdl
micro lens
Prior art date
Application number
KR1020080012532A
Other languages
English (en)
Inventor
웬-쿤 양
주이-흐시엔 창
치흐-웨이 린
차오-난 초우
Original Assignee
어드벤스드 칩 엔지니어링 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드벤스드 칩 엔지니어링 테크놀로지, 인크. filed Critical 어드벤스드 칩 엔지니어링 테크놀로지, 인크.
Publication of KR20080075450A publication Critical patent/KR20080075450A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0203—Containers; Encapsulations, e.g. encapsulation of photodiodes

Abstract

본 발명은 기판의 상부 표면 내에 형성된 다이 수용 캐비티 및 기판을 관통하여 형성된 관통홀들 구조를 갖는 기판을 포함하며, 단자 패드들은 관통홀들 구조 아래에 형성되며 기판은 기판의 하부 표면 상에 형성된 전도성 트레이스를 포함하는 패키지 구조를 제공한다. 다이는 부착에 의하여 다이 수용 캐비티 내에 배치되며 유전체층은 다이 및 기판 상에 형성된다. 재배선 금속층(RDL)은 유전체층 상에 형성되며 다이 및 관통홀들 구조에 결합된다. 전도성 범프들이 단자 패드들에 결합된다. 오프닝이 유전체층 및 상부 보호층 내에 형성되어 CMOS 이미지 센서(CIS)용 다이의 마이크로 렌즈 영역을 노출시킨다. 보호층(필름)이 파티클 오염을 없애도록 발수(water repellent) 및 발유(oil repellent) 특성을 갖고 마이크로 렌즈 영역 상에 코팅된다. 코팅된 IR 필터를 가진 투명 커버가 선택적으로 보호를 위하여 마이크로 렌즈 영역 위에 형성된다.

Description

다이 수용 캐비티를 갖는 웨이퍼 레벨 이미지 센서 패키지 및 그 방법{Wafer level image sensor package with die receiving cavity and method of the same}
본 발명은 웨이퍼 레벨 패키지(WLP) 구조에 관련되며 더욱 상세하게는 WLP용 이미지 센서 다이를 수용하기 위해 다이 수용 캐비티를 갖는 캐리어에 관련된다.
반도체 디바이스 분야에 있어서, 계속적으로 디바이스 밀도는 증가되고 디바이스 크기는 감소되고 있다. 이러한 고밀도 디바이스들에서 패키징 또는 상호접속(interconnecting) 기술들에 대한 요구는 상기한 상황에 맞추기 위해 또한 증가되고 있다. 종래에는, 플립칩 부착 방법에 있어서, 솔더 범프들의 배열은 다이의 표면 상에 형성된다. 솔더 범프들의 형성은 원하는 패턴의 솔더 범프들을 생성하기 위하여 솔더 마스크를 통해 솔더 복합 재료를 이용하여 수행될 수 있다. 칩 패키지의 기능은 전력 분배(distribution), 신호 분배, 열 소산(heat dissipation), 보호 및 서포트 등을 포함한다. 반도체가 더 복잡해짐에 따라 전통적인 패키지 기술 예를 들면, 리드 프레임 패키지, 플렉스 패키지, 리지드 패키지 기술은 칩 상에 고밀도 요소들을 갖는 더 작은 칩을 생성하는 것에 대한 요구를 충족시킬 수가 없다.
나아가, 종래의 패키지 기술들은 웨이퍼 상의 다이스(dice)를 각각의 다이 들(dies)로 분할하고 이후 다이 각각을 패키지하여야만 하기 때문에, 이들 기술들은 제조 공정에 대하여 시간 소모적이다. 칩 패키지 기술은 집적 회로들의 개발에 의해 매우 영향을 받기 때문에, 전자 제품의 크기에 대한 요구는 점점 더 커지고 있으며, 패키지 기술에 대해서도 마찬가지이다. 상기한 이유들로 인하여 패키지 기술의 경향은 오늘날 볼 그리드 어레이(BGA), 플립칩(FC-BGA), 칩 스케일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)를 향하고 있다. "웨이퍼 레벨 패키지"는 다른 공정 단계들 뿐만 아니라 전체 패키징 및 웨이퍼 상의 모든 상호접속들이 칩들(다이들(dies))로 싱귤레이션(다이싱)하기 전에 수행되는 것을 의미하는 것으로 이해되어야 한다. 일반적으로 모든 조립 공정들 또는 패키징 공정들의 완료 이후에 개별 반도체 패키지들이 복수의 반도체 다이들을 갖는 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 극도로 양호한 전기적 특성들을 갖고 결합된 극히 작은 디멘젼들(dimensions)을 갖는다.
WLP 기술은 진화된 패키징 기술이며, 이에 의하여 다이가 웨이퍼 상에서 제조되고 테스트되며, 이후 표면 마운트 라인에서 조립을 위하여 다이싱함으로써 개별 분리된다(singulated). 웨이퍼 레벨 패키지 기술은 단일 칩 또는 다이를 이용하지 않고 하나의 오브젝트로서 전체의 웨이퍼를 이용하며, 그러므로, 스크라이빙(scribing) 공정을 수행하기 전에 패키징 및 테스팅이 완료되었다; 나아가 WLP는 이러한 진화된 기술이어서 와이어 본딩, 다이 마운트 및 언더필 공정이 생략될 수 있다. WLP 기술을 이용함으로써, 비용 및 제조 시간이 단축될 수 있으며, WLP의 결과적인 구조는 다이와 동일하게 될 수 있다; 그러므로 이 기술은 전자 디바이스들 의 소형화 요구들을 충족시킬 수 있다.
상기한 WLP 기술의 이점들에도 불구하고 몇 가지 문제점이 WLP 기술의 수용에 영향을 미치며 여전히 존재한다. 예를 들어, WLP 기술을 이용하는 것은 디바이스의 사이즈가 최소화됨에 따라 IC와 상호접속 기판 사이의 CTE 오매치를 감소시킬 수 있다 하더라도 WLP 구조의 재료들 사이의 CTE 차이는 구조의 기계적 불안정성에 대한 또 다른 결정적인 요인이 된다. 나아가, 이러한 웨이퍼-레벨 칩 스케일 패키지에 있어서, 반도체 다이 상에 형성된 복수의 본드 패드들은 재배선층(RDL)을 포함하는 종래의 재배선 공정들을 통해 영역 어레이 타입의 복수의 금속 패드들로 재배선된다. 솔더 볼들은 금속 패드들 상에 직접 융합되며, 이는 재배선 공정에 의해 영역 어레이 타입으로 형성된다. 전형적으로 적층된 재배선층들 모두는 다이 위에 빌트업층 위로 형성된다. 그러므로, 패키지의 두께가 증가된다. 이것은 칩 사이즈를 감소시키려는 요구와 상충할 수 있다.
그러므로, 본 발명은 상기한 문제점을 극복하고 또한 온도 사이클링의 더 나은 보드 레벨 신뢰성 테스트를 제공하도록 패키지 두께를 감소시키기 위해 적층된 빌트업층 및 RDL이 없는 FO-WLP 구조를 제공한다.
본 발명은 기판의 상부 표면 내에 형성된 다이 수용 캐비티 및 기판을 관통하여 형성된 관통홀 구조를 갖는 기판을 포함하며, 단자 패드는 관통홀 구조 아래 에 형성되며 기판은 기판의 하부 표면 상에 형성된 전도성 트레이스(회로)를 포함한다. 다이는 부착에 의하여 다이 수용 캐비티 내에 배치되며 유전체층은 다이 및 기판 상에 형성된다. 재배선 금속층(RDL)은 유전체층 상에 형성되며 다이 및 관통홀 구조에 결합된다. 전도성 범프들이 단자 패드들에 결합된다.
오프닝이 유전체층 및 상부 보호층 내에 형성되어 CMOS 이미지 센서(CIS)용 다이의 마이크로 렌즈 영역을 노출시킨다는 것이 주지되어야 한다. 마지막으로, 코팅 IR 필터를 가진 투명 커버가 선택적으로 보호를 위하여 마이크로 렌즈 위에 형성된다.
이미지 센서 칩들은 마이크로 렌즈 영역 상에 보호층(필름)을 코팅해 왔다; 마이크로 렌즈 영역 상의 파티클 오염을 없앨 수 있는 발수(water repellent) 및 발유(oil repellent) 특성을 가진 보호층(필름); 보호층(필름)의 두께는 바람직하게는 약 0.1㎛ 내지 0.3㎛와 공기 반사파 지수 1에 가까운 반사파 지수(refletion index)를 갖는다. 공정은 SOG(spin on glass) 기술에 의하여 수행될 수 있으며, 실리콘 웨이퍼 폼 또는 패널 웨이퍼 폼(바람직하게는 추가 공정 중 파티클 오염을 회피하기 위하여 실리콘 웨이퍼 폼으로) 처리될 수 있다. 보호층의 재료는 SiO2, Al2O3 또는 플루오르-폴리머(fluore-polymer) 등이 될 수 있다.
유전체층(24)은 탄성 유전체층, 실리콘 유전체 기반 재료, BCB 또는 PI를 포함한다. 실리콘 유전체 기반 재료는 실록산 폴리머(SINR), 실리콘 산화물, 실리콘 질화물 및 그 화합물들을 포함한다. 택일적으로, 유전체층은 포토센시티브층을 포 함한다. RDL은 접점 비어 관통홀들 구조(contacting via through holes structure) 아래로 단자 패드들과 소통한다.
기판의 재료는 유기 에폭시 타입 FR4 및 FR5, BT, PCB(인쇄 회로 기판), 합금 또는 금속을 포함한다. 합금은 합금42(42%Ni-58%Fe) 또는 코바(29%Ni-17%Co-54%Fe)를 포함한다. 택일적으로, 기판은 유리, 세라믹 또는 실리콘이 될 수 있다.
본 발명은 본 발명의 바람직한 실시예들과 첨부된 예시들을 가지고 더 상세히 설명될 것이다. 그럼에도 불구하고 본 발명의 바람직한 실시예들은 단지 예시를 위한 것이라는 것이 인식되어야 한다. 여기에 언급된 바람직한 실시예 외에도 본 발명은 명백히 설명된 것들에 부가하여 다른 넓은 범위의 실시예들로 실시될 수 있으며, 본 발명의 범위는 첨부하는 청구항에 구체화된 것처럼 명백히 제한되는 것은 아니다.
본 발명은 그 안에 형성된 기설정된 관통홀들을 갖는 기판과 기판 내에 형성된 캐비티를 이용하는 WLP 구조를 개시한다. 포토센시티브 재료가 다이 및 미리 형성된 기판 위에 코팅된다. 바람직하게, 포토센시티브 재료의 물질은 탄성 재료로 형성된다.
도 1은 본 발명의 일 실시예에 따른 팬 아웃 웨이퍼 레벨 패키지(FO-WLP)의 횡단면도를 도시한다. 도 1에 도시한 바와 같이, FO-WLP의 구조는 다이(16)를 수용하기 위에 안에 형성된 다이 수용 캐비티(4)를 갖는 기판(2)을 포함한다. 복수의 관통홀들(6)이 기판(2)의 상부 표면으로부터 하부 표면으로 기판(2)을 관통하여 형 성된다. 전도성 재료가 전기 소통을 위하여 관통홀들(6)로 재충진될 것이다. 단자 패드들(8)이 기판의 하부 표면 상에 위치하며 전도성 재료를 가진 관통홀들(6)에 결합된다. 전도성 회로 트레이스(10)가 기판(2)의 하부 표면 상에 구성된다. 보호층(12), 예를 들어 솔더 마스크 에폭시가 보호를 위해 전도성 트레이스(10) 위에 형성된다.
다이(16)는 기판(2) 상에서 다이 수용 캐비티(4) 내에 배치되며, 부착(다이 부착) 재료(14)에 의해 고정된다. 알고 있는 것처럼, 접점 패드들(본딩 패드들)(20)이 다이(16) 상에 형성된다. 포토센시티브층 또는 유전체층(18)이 다이 위에 형성되며 다이(16)와 캐비티(4)의 측벽들 사이의 공간으로 충진된다. 복수의 오프닝들이 리소그래피 공정 또는 노광 및 현상 공정을 통해 유전체층(18) 내에 형성된다. 복수의 오프닝들은 접점 비어 관통홀들(6) 및 접점 또는 I/O 패드들(20) 및 마이크로 렌즈 영역(40)에 각각 정렬된다. 금속 트레이스(24)로 또한 언급되는 RDL(재배선층)(24)은 유전체층(18) 위에 형성된 금속층의 선택된 부분들을 제거함으로써 유전체층(18) 상에 형성되며, 여기서 RDL(24)은 I/O 패드들(20)을 통해 다이(16)와 전기적으로 연결되어 있다. RDL의 재료의 일부는 유전체층(18)의 오프닝들로 재충진되며, 그럼으로써 관통홀들(6) 위로 접점 비어 금속(22)과 본딩 패드(20) 위로 패드 금속을 형성한다. 보호층(26)은 RDL(24)을 커버하기 위해 형성된다.
유전체층(18)은 다이(16) 및 기판의 꼭대기에 형성되며 다이(2)를 둘러싸는 공간을 충진한다. 상기한 구조는 LGA 타입 패키지를 구축한다.
오프닝(40)이 유전체층(18) 및 보호층(26) 내에 형성되어 CMOS 이미지 센서(CIS)용 다이(16)의 마이크로 렌즈 영역(42)을 노출시킨다는 것이 주지되어야 한다. 보호층(50)(도 1a)은 마이크로 렌즈 영역(42) 상의 마이크로 렌즈 위에 형성될 수 있다. 오프닝(40)은 통상적으로 본 기술분야의 숙련자에게 잘 알려진 포토리소그래피 공정에 의해 형성된다. 하나의 경우에, 오프닝(40)의 아래 부분은 비어 오프닝의 형성 중 오픈될 수 있다. 오프닝(40)의 윗부분은 보호층(26)의 침착 이후에 형성된다. 택일적으로, 전체 오프닝(40)은 리소그래피에 의하여 보호층(26)의 형성 이후에 형성된다. 이미지 센서 칩들은 마이크로 렌즈 영역 상에 보호층(필름)을 코팅해 왔다; 마이크로 렌즈 영역 상의 파티클 오염을 없앨 수 있는 발수(water repellent) 및 발유(oil repellent) 특성을 가진 보호층(필름). 보호층(필름)의 두께는 바람직하게는 약 0.1㎛ 내지 0.3㎛와 공기 반사파 지수 1에 가까운 반사파 지수(refletion index)를 갖는다. 공정은 SOG(spin on glass) 기술에 의하여 수행될 수 있으며, 실리콘 웨이퍼 폼 또는 패널 웨이퍼 폼(바람직하게는 추가 공정 중 파티클 오염을 회피하기 위하여 실리콘 웨이퍼 폼으로) 처리될 수 있다. 보호층의 재료는 SiO2, Al2O3 또는 플루오르-폴리머(fluore-polymer) 등이 될 수 있다.
마지막으로, 코팅 IR 필터를 가진 투명 커버(44)가 선택적으로 보호를 위하여 마이크로 렌즈 영역(42) 위에 형성된다. 투명 커버(44)는 유리, 석영 등으로 이루어진다.
택일적인 실시예가 도 2로 도시될 수 있으며, 전도성 볼들(30)이 단자 패드 들(8) 아래에 형성된다. 이러한 형태는 BGA(볼 그리드 어레이) 타입으로 불린다. 바람직하게, 기판(2)의 재료는 FR5, BT(비스말레이미드 트리아진)와 같은 유기 기판, 형성된 캐비티를 갖는 PCB 또는 사전 에칭 회로를 갖는 합금42이다. 높은 유리 전이 온도(Tg)를 갖는 유기 기판은 에폭시 타입 FR5 또는 BT(비스말레이미드 트리아진) 타입 기판이다. 합금42는 42%Ni 및 58%Fe로 구성된다. 코바(Kovar)가 또한 사용될 수 있으며 이는 29%Ni, 17%Co, 54%Fe로 구성된다. 유리, 세라믹, 실리콘이 낮은 CTE로 인하여 기판으로서 이용될 수 있다. 도 3을 참조하면, 캐비티(4)의 깊이의 디멘젼은 다이(16)의 두께보다 더 클 수 있다. 또한 더 깊어질 수 있다. 다른 부분들은 도 1과 유사하므로, 유사한 부분들에 대한 참조 번호들은 생략된다.
기판은 웨이퍼 타입과 같은 라운드 타입일 수 있으며, 직경은 200, 300mm 또는 그 이상일 수 있다. 패널 폼과 같은 직사각형 타입에 대하여 이용될 수 있다. 도 4는 패널 웨이퍼 폼(횡단면)용 기판(2)을 도시한다. 도면들에서 보여질 수 있는 것처럼, 기판(2)은 캐비티들(4), 빌트인 회로(10), 안에 금속이 충진되어 있는 관통홀들 구조(6)를 갖고 형성된다. 도 4의 윗부분에서, 도 1의 유닛들(2)은 매트릭스 형태로 배열된다. 스크라이브 라인(28)은 각 유닛(2)을 분리하기 위해 유닛들(2) 사이에 형성된다.
본 발명의 일 실시예에 있어서, 유전체층(24)은 바람직하게 실록산 폴리머(SINR), 실리콘 산화물, 실리콘 질화물 및 그 화합물들을 포함하는 실리콘 유전체 재료들로 이루어지는 탄성 유전체 재료이다. 또 다른 실시예에 있어서, 유전체층은 벤조시크로브텐(BCB), 에폭시, 폴리이미드(PI) 또는 수지를 포함하는 물질에 의하여 구성된다. 바람직하게는, 이는 간단한 공정을 위하여 포토센시티브층이다.
본 발명의 일 실시예에 있어서, 탄성 유전체층은 100(ppm/℃) 보다 큰 CTE, 약 40 퍼센트(바람직하게는 30퍼센트-50퍼센트)의 연신률 및 플라스틱과 고무 사이의 재료의 경도를 갖는 종류의 물질이다. 탄성 유전체층(18)의 두께는 온도 사이클링 테스트 중 RDL/유전체층 인터페이스에 축적된 응력에 따라 달라진다.
본 발명의 일 실시예에 있어서, RDL(24)의 재료는 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함한다; RDL(24)의 두께는 2㎛와 15㎛ 사이에 있다. Ti/Cu 합금은 시드 금속층들처럼 또한 스퍼터링 기술에 의하여 형성되며 Cu/Au 또는 Cu/Ni/Au 합금은 전기도금에 의하여 형성된다; RDL을 형성하기 위해 전기 도금 공정을 이용하는 것은 온도 사이클링 중 CTE 오매칭을 견디기에 충분히 두꺼운 RDL을 만들 수 있다. 금속 패드들(20)은 Al 또는 Cu 또는 그 조합이 될 수 있다. 만일 FO-WLP 구조라면, 탄성 유전체층으로서 SINR을, RDL 금속으로서 Cu를 이용한다. 여기에 도시되지는 않았으나 응력 분석에 따르면, RDL/유전체층 인터페이스에 축적된 응력은 감소된다.
도 1-3에 도시된 바와 같이, RDL 금속(24)은 다이로부터 팬아웃(fan out)하며 패키지 관통홀 구조 아래서 단자 패드들(8)을 향해 하향으로 소통한다(communicate). 이는 다이 위에 층들을 적층하고 그럼으로써 패키지의 두께를 증가시키는 종래 기술과 다르다. 그러나 이는 다이 패키지의 두께를 감소시키려는 규칙을 위반한다. 반대로 단자 패드들은 다이 패드들 사이드에 대향하는 표면 상에 위치된다. 소통(communication) 트레이스들(8)은 관통홀들을 통해 기판(2)을 관통 하여 단자 패드(8)로 신호를 이끈다. 그러므로, 다이 패키지의 두께는 명백하게 감소한다. 본 발명의 패키지는 종래 기술보다 더 얇아질 것이다. 나아가 기판은 패키지 전에 미리 준비된다. 캐비티(4) 및 트레이스들(10)은 또한 기설정된다. 따라서 수득률(throughput)은 더 증가될 것이다. 본 발명은 RDL 위에 적층된 빌트업층들이 없는 팬아웃 WLP를 개시한다.
본 발명에 대한 공정은 그 위에 형성된 정렬 패턴을 가진 정렬 툴을 제공하는 단계를 포함한다. 그리고 나서, 패턴 글루들(pattern glues)이 툴 상에 프린트되고(다이스의 표면을 접착하기 위하여 사용된다), 원하는 피치로 툴 상에 공지의 양호한 다이들을 재배선시키기 위하여 플립칩 기능을 가진 피크 앤 플레이스 미세 정렬 시스템(pick and place fine alignment system)을 이용하는 단계가 뒤따른다. 패턴 글루들은 툴 상에 칩들을 부착할 것이다. 이어서, 다이 부착 재료들이 다이 후면 상에 프린트된다. 이후, 패널 본더(bonder)가 다이 후면 상으로 기판을 접착하기 위해 사용된다; 캐비티들을 제외한 기판의 상부 표면은 또한 패턴 글루들 상에 부착되며, 이후 진공 경화하고 패널 웨이퍼로 툴을 분리한다.
택일적으로, 미세한 정렬(fine alignment)을 가진 다이 본더 머신이 이용되며, 다이 부착 재료들은 기판의 캐비티 상에 디스펜스된다. 다이는 기판의 캐비티로 배치된다. 다이 부착 재료들은 다이가 기판 상에 부착되는 것을 확실히 하기 위해 열적으로 경화된다.
다이가 기판 상에 재배선되면, 클린업 공정이 습식(wet) 및/또는 건식(dry) 클린에 의해 다이스 표면을 클린하기 위해 수행된다. 다음 단계는 패널 상에 유전 체 재료들을 코팅하는 것이며, 패널 내에 어떠한 버블도 없도록 하기 위하여 진공 공정을 수행하는 단계가 뒤따른다. 이어서, 리소그래피 공정이 비아(via) 및 Al 본딩 패드들, 마이크로 렌즈 영역 및/또는 스크라이브 라인(선택적)을 오픈하기 위해 수행된다. 플라즈마 클린 단계가 이후 비어홀들 및 Al 본딩 패드들의 표면을 클린하기 위해 수행된다. 다음 단계는 시드 금속층들로서 Ti/Cu를 스퍼터링하는 것이며, 이후 포토 레지스터(PR)가 재배선된 금속층들(RDL)의 패턴들을 형성하기 위해 유전체층 및 시드 금속층들 위에 코팅된다. 이후, 전기 도금이 RDL 금속으로서 Cu/Au 또는 Cu/Ni/Au를 형성하기 위해 처리되며, RDL 금속 트레이스를 형성하기 위해 PR 및 금속 습식 에칭 금속을 스트립핑(stripping)하는 단계가 뒤따른다. 이어서, 다음 단계는 상부 유전체층을 코팅 또는 프린트하고, 및/또는 마이크로 렌즈 및 스크라이브 라인(선택적)을 오픈하는 것이다.
볼 배치 또는 솔더 페이스트 프린팅 이후에 열 리플로우 공정이 (BGA 타입에 대하여) 기판 사이드 상에 리플로우하기 위해 수행된다. 테스팅이 수행된다. 패널 웨이퍼 레벨 최종 테스팅이 수직 프로브 카드(vertical probe card)를 이용하여 수행된다. 테스팅 이후, 기판은 패키지를 개별 유닛들로 개별 분리(singular)하기 위하여 절단된다. 이후, 패키지들은 각각 선택되고(picked) 트레이 또는 테이프 및 릴(reel) 상에 패키지(디바이스)가 배치된다(placed).
본 발명의 이점들은:
기판은 미리 형성된 캐비티를 갖고 미리 준비된다; 캐비티의 크기는 다이 크기 플러스 면당 약 50㎛ 내지 100㎛와 같다; 이것은 실리콘 다이와 기판(FR5/BT) 사이의 CTE 차이로 인한 열적 응력을 흡수하기 위하여 탄성 유전체 재료들을 충진함으로써 응력 버퍼 해제 영역으로 이용될 수 있다. 패키징 수득률은 다이의 상부 표면 상에 간단한 빌드업 층들을 적용함으로 인하여 증가될 것이다(제조 사이클 시간은 감소되었다). 단자 패드들은 다이스 활성 표면(미리 형성된)의 대향 표면 상에 형성된다. 다이스 적용 공정은 현재 공정과 동일하다. 어떠한 코어 페이스트(수지, 에폭시 콤파운드, 실리콘 고무 등) 충진도 본 발명에 대하여 필요치 않다. 패널 폼 공정 중 CTE 오매칭 문제가 없으며 다이와 기판(FR4) 사이의 깊이는 단지 약 ~20㎛-30㎛(다이 부착 재료들의 두께로 사용되는)이며, 다이와 기판의 표면 레벨은 다이가 기판의 캐비티들 상에 부착된 이후에 동일해질 수 있다. 단지 실리콘 유전체 재료(바람직하게 SINR)만이 활성 표면 및 기판(바람직하게 FR45 또는 BT) 표면 상에 코팅된다. 접점 비어 구조(contacting via structure)는 유전체층(SINR)이 접점 비어(contacting via)를 오픈하기 위하여 포토센시티브층임으로 인하여 포토 마스크 공정만을 이용함으로써 오픈된다. SINR 코팅 중 진공 공정이 버블 문제를 제거하기 위해 이용된다. 다이 부착 재료는 기판이 다이스(칩들)와 함께 접착되기 전에 다이스의 후면 상에 프린트된다. 패키지 및 보드 레벨 양자에 대한 신뢰성은 더 좋아지며, 특히 보드 레벨 온도 사이클링 테스트에 대하여 그러하며, 이것은 기판과 PCB 마더 보드의 CTE가 동일한 것에 기인하며, 따라서, 어떠한 열적 기계적 응력도 솔더 범프들/볼들 상에 가해지지 않는다. 비용은 낮아지고 공정은 단순해진다. 콤보 패키지(듀얼 다이스 패키지)를 형성하기가 쉽다.
본 발명의 바람직한 실시예들이 개시되었지만, 본 기술 분야의 통상의 지식 을 가진 자들은 본 발명이 설명된 바람직한 실시예들로 제한되어서는 안된다는 것을 이해할 것이다. 오히려, 다음의 청구항에 의해 정해지는 것처럼 다양한 변화와 수정들이 본 발명의 정신 및 범위 내에서 이루어질 수 있다.
도 1은 본 발명에 따른 팬 아웃 WLP 구조의 횡단면도를 도시한다.
도 2는 본 발명에 따른 팬 아웃 WLP 구조의 횡단면도를 도시한다.
도 3은 본 발명에 따른 팬 아웃 WLP 구조의 횡단면도를 도시한다.
도 4는 본 발명에 따른 패널 폼 팬 아웃 WLP 구조의 횡단면도를 도시한다.

Claims (10)

  1. 기판의 상부 표면 내에 형성된 다이 수용 캐비티 및 기판을 관통하여 형성된 관통홀 구조를 갖는 기판으로, 단자 패드는 상기 관통홀 구조 아래 형성되며 전도성 트레이스는 상기 기판의 하부 표면 상에 형성되는, 기판;
    부착(adhesion)에 의해 상기 다이 수용 캐비티 내에 배치된 마이크로 렌즈 영역을 갖는 다이;
    상기 다이 및 상기 기판 상에 형성된 유전체층;
    상기 유전체층 상에 형성된 재배선 전도층(RDL)으로, 상기 RDL은 상기 관통홀 구조를 통해 상기 다이 및 상기 단자 패드에 결합되는, RDL을 포함하며;
    상기 유전체층은 상기 마이크로 렌즈 영역을 노출시키기 위한 오프닝을 구비하는 이미지 센서 패키지 구조.
  2. 청구항 1에 있어서, 상기 단자 패드에 결합된 전도성 범프들을 더 포함하는 구조.
  3. 청구항 1에 있어서, 상기 유전체층은 탄성 유전체층 및 포토센시티브층을 포함하는 구조.
  4. 청구항 1에 있어서, 상기 유전체층은 실리콘 유전체 기반 재료, BCB 또는 PI 를 포함하며; 상기 실리콘 유전체 기반 재료는 실록산 폴리머(SINR), 실리콘 산화물, 실리콘 질화물 또는 그 화합물들인 구조.
  5. 청구항 1에 있어서, 상기 RDL은 상기 다이로부터 팬 아웃하는 구조.
  6. 청구항 1에 있어서, 상기 기판의 재료는 에폭시 타입 FR5 및 FR4, BT, PCB(인쇄 회로 기판), 합금, 금속, 합금42(42%Ni-58%Fe), 코바(29%Ni-17%Co-54%Fe), 유리, 실리콘 및 세라믹인 구조.
  7. 청구항 1에 있어서, 상기 전도성 트레이스를 커버하도록 상기 하부 표면 상에 형성된 보호 유전체층; 파티클 오염이 없도록 상기 마이크로 렌즈를 보호하기 위하여 상기 마이크로 렌즈 영역 상에 형성된 보호층 및 상기 마이크로 렌즈 영역 위에 형성된 코팅 IR 필터를 갖는 투명 커버를 더 포함하는 구조.
  8. 기판의 상부 표면 내에 형성된 다이 수용 캐비티 및 기판을 관통하여 형성된 관통홀 구조를 갖는 기판을 제공하는 단계료서, 단자 패드는 상기 관통홀 구조 아래에 형성되며, 상기 기판은 상기 기판의 하부 표면 상에 형성된 전도성 트레이스를 포함하는, 단계;
    원하는 피치로 툴 상에 공지의 양호한 다이스 이미지 센서 칩들을 재배선하기 위하여 피크앤 플레이스 미세 정렬 시스템(pick and place fine alignment system)을 이용하는 단계;
    다이 후면 상에 접착 재료를 부착하는 단계;
    상기 다이 후면으로 상기 기판을 접착하는 단계, 및 경화시키는 단계 이후 상기 툴을 분리하는 단계; 진공 공정을 수행하는 단계가 뒤따르며, 상기 기판 상에 유전체 재료를 코팅하는 단계;
    비어 구조, 마이크로 렌즈 영역 및 I/O 패드들을 오픈하는 단계;
    상기 유전체층 및 상기 비어 구조 및 상기 I/O 패드들 위에 시드 금속층을 스퍼터링하는 단계;
    상기 유전체층 상에 RDL 금속을 형성하는 단계;
    상기 RDL 위에 상부 유전체층을 형성하는 단계; 및
    상기 마이크로 렌즈 영역을 오픈하기 위하여 상기 상부 유전체층을 오픈하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법.
  9. 청구항 8에 있어서, 상기 이미지 센서 칩은 파티클 오염이 없도록 마이크로 렌즈를 보호하기 위하여 상기 마이크로 렌즈 영역 상에 형성된 보호층을 갖는 방법.
  10. 청구항 8에 있어서, 상기 마이크로 렌즈 영역 위에 코팅 IR 필터를 가진 투명 커버를 형성하는 단계를 더 포함하는 방법.
KR1020080012532A 2007-02-12 2008-02-12 다이 수용 캐비티를 갖는 웨이퍼 레벨 이미지 센서 패키지및 그 방법 KR20080075450A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/673,701 US20080191297A1 (en) 2007-02-12 2007-02-12 Wafer level image sensor package with die receiving cavity and method of the same
US11/673,701 2007-02-12

Publications (1)

Publication Number Publication Date
KR20080075450A true KR20080075450A (ko) 2008-08-18

Family

ID=39646241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080012532A KR20080075450A (ko) 2007-02-12 2008-02-12 다이 수용 캐비티를 갖는 웨이퍼 레벨 이미지 센서 패키지및 그 방법

Country Status (7)

Country Link
US (1) US20080191297A1 (ko)
JP (1) JP2008258582A (ko)
KR (1) KR20080075450A (ko)
CN (1) CN101246897A (ko)
DE (1) DE102008007694A1 (ko)
SG (1) SG145631A1 (ko)
TW (1) TWI349355B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180113885A (ko) * 2017-04-07 2018-10-17 삼성전기주식회사 팬-아웃 센서 패키지 및 이를 포함하는 광학방식 지문센서 모듈
KR20190092694A (ko) * 2018-01-31 2019-08-08 삼성전기주식회사 팬-아웃 센서 패키지
US10644046B2 (en) 2017-04-07 2020-05-05 Samsung Electronics Co., Ltd. Fan-out sensor package and optical fingerprint sensor module including the same
US10700110B2 (en) 2018-01-19 2020-06-30 Samsung Electronics Co., Ltd. Fan-out sensor package

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8049323B2 (en) * 2007-02-16 2011-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip holder with wafer level redistribution layer
US8405115B2 (en) * 2009-01-28 2013-03-26 Maxim Integrated Products, Inc. Light sensor using wafer-level packaging
KR101077186B1 (ko) 2009-08-19 2011-10-27 박태석 인터포저를 이용한 반도체 패키지 제조방법
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
US20110248405A1 (en) * 2010-04-09 2011-10-13 Qualcomm Incorporated Selective Patterning for Low Cost through Vias
US8604576B2 (en) * 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
CN102903722A (zh) * 2011-07-26 2013-01-30 旭丽电子(广州)有限公司 薄型化有源检测模块及其制作方法
TWI466282B (zh) * 2011-11-23 2014-12-21 Tong Hsing Electronic Ind Ltd 一種影像感測模組封裝結構及製造方法
TWI503933B (zh) * 2013-01-03 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9196587B2 (en) * 2013-03-14 2015-11-24 Maxim Integrated Products, Inc. Semiconductor device having a die and through substrate-via
US9667900B2 (en) 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
KR102212967B1 (ko) * 2014-02-06 2021-02-08 엘지이노텍 주식회사 임베디드 인쇄회로기판
CN104037146B (zh) * 2014-06-25 2016-09-28 苏州晶方半导体科技股份有限公司 封装结构以及封装方法
US9443780B2 (en) * 2014-09-05 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having recessed edges and method of manufacture
KR20160080166A (ko) * 2014-12-29 2016-07-07 에스케이하이닉스 주식회사 이미지 센서 내장형 패키지 및 그 제조방법
CN105845638B (zh) * 2015-01-16 2019-04-09 恒劲科技股份有限公司 电子封装结构
CN105845639B (zh) * 2015-01-16 2019-03-19 恒劲科技股份有限公司 电子封装结构及导电结构
CN104775873A (zh) * 2015-03-20 2015-07-15 凯龙高科技股份有限公司 一种压差传感器芯片的封装保护结构
US9935148B2 (en) * 2015-07-13 2018-04-03 Xintec Inc. Method for forming chip package having chip connected to sensing device with redistribution layer in insulator layer
US20180166356A1 (en) * 2016-12-13 2018-06-14 Globalfoundries Inc. Fan-out circuit packaging with integrated lid
KR102027522B1 (ko) * 2017-04-13 2019-10-01 (주)파트론 광학센서 패키지 및 그 제조 방법
US10763293B2 (en) * 2017-11-29 2020-09-01 China Wafer Level Csp Co., Ltd. Image sensing chip package and image sensing chip packaging method
KR102005351B1 (ko) * 2017-12-07 2019-07-31 삼성전자주식회사 팬-아웃 센서 패키지
CN107978613A (zh) * 2017-12-15 2018-05-01 中芯集成电路（宁波）有限公司 半导体感光器件及其感光表面处理方法
TWI688049B (zh) * 2018-05-18 2020-03-11 矽品精密工業股份有限公司 電子封裝件及其製法
WO2019222410A1 (en) * 2018-05-18 2019-11-21 Board Of Trustees Of Michigan State University Manufactured interconnect packaging structure
JP2020004884A (ja) * 2018-06-29 2020-01-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
CN110752225B (zh) * 2018-07-23 2022-07-12 宁波舜宇光电信息有限公司 感光组件及其制作方法
US10832985B2 (en) * 2018-09-27 2020-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor package and method
US11289522B2 (en) * 2019-04-03 2022-03-29 Semiconductor Components Industries, Llc Controllable gap height for an image sensor package
US11322428B2 (en) * 2019-12-02 2022-05-03 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR20210122525A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210122526A (ko) 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
CN115692331A (zh) * 2021-07-30 2023-02-03 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180113885A (ko) * 2017-04-07 2018-10-17 삼성전기주식회사 팬-아웃 센서 패키지 및 이를 포함하는 광학방식 지문센서 모듈
US10644046B2 (en) 2017-04-07 2020-05-05 Samsung Electronics Co., Ltd. Fan-out sensor package and optical fingerprint sensor module including the same
US11037971B2 (en) 2017-04-07 2021-06-15 Samsung Electronics Co., Ltd. Fan-out sensor package and optical fingerprint sensor module including the same
US10700110B2 (en) 2018-01-19 2020-06-30 Samsung Electronics Co., Ltd. Fan-out sensor package
US10998362B2 (en) 2018-01-19 2021-05-04 Samsung Electronics Co., Ltd. Fan-out sensor package
KR20190092694A (ko) * 2018-01-31 2019-08-08 삼성전기주식회사 팬-아웃 센서 패키지
US10748828B2 (en) 2018-01-31 2020-08-18 Samsung Electro-Mechanics Co., Ltd. Fan-out sensor package

Also Published As

Publication number Publication date
TWI349355B (en) 2011-09-21
DE102008007694A1 (de) 2008-08-28
CN101246897A (zh) 2008-08-20
SG145631A1 (en) 2008-09-29
JP2008258582A (ja) 2008-10-23
TW200834863A (en) 2008-08-16
US20080191297A1 (en) 2008-08-14

Similar Documents

Publication Publication Date Title
KR20080075450A (ko) 다이 수용 캐비티를 갖는 웨이퍼 레벨 이미지 센서 패키지및 그 방법
US7459729B2 (en) Semiconductor image device package with die receiving through-hole and method of the same
US7655501B2 (en) Wafer level package with good CTE performance
US8178964B2 (en) Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
US7812434B2 (en) Wafer level package with die receiving through-hole and method of the same
US8178963B2 (en) Wafer level package with die receiving through-hole and method of the same
US20080116564A1 (en) Wafer level package with die receiving cavity and method of the same
US20080191335A1 (en) Cmos image sensor chip scale package with die receiving opening and method of the same
US20080083980A1 (en) Cmos image sensor chip scale package with die receiving through-hole and method of the same
US20080197435A1 (en) Wafer level image sensor package with die receiving cavity and method of making the same
US20080191333A1 (en) Image sensor package with die receiving opening and method of the same
US20080217761A1 (en) Structure of semiconductor device package and method of the same
US20080197469A1 (en) Multi-chips package with reduced structure and method for forming the same
US20080237828A1 (en) Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same
US20080157358A1 (en) Wafer level package with die receiving through-hole and method of the same
KR20080052491A (ko) 멀티-칩 패키지 구조 및 그 제조 방법
KR20080064090A (ko) 멀티-칩 패키지 및 그 제조 방법
US20080211075A1 (en) Image sensor chip scale package having inter-adhesion with gap and method of the same
KR20080084759A (ko) 빌드인 패키지 캐비티를 갖는 이미지 센서 모듈 및 그 방법
KR20090004707A (ko) 제거가능한 보호 필름을 이용한 이미지 센서 패키지 및 그제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application