KR20080052491A - 멀티-칩 패키지 구조 및 그 제조 방법 - Google Patents

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KR20080052491A
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rdl
layer
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웬-쿤 양
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

본 발명에 따르면, 기판으로서, 상기 기판의 상표면에 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 제1 관통공 구조물이 형성되어 있으며, 상기 제1 관통공 구조물 아래로 단자 패드를 구비한 회로가 형성되어 있는 기판; 상기 다이 수용 공동 내에 배치된 제1 다이; 상기 제1 다이와 상기 기판 상에 형성된 제1 유전층; 상기 제1 유전층 상에 형성된 제1 재배열 도전층(RDL)으로서, 상기 제1 RDL은 상기 제1 관통 구조물을 통해 상기 제1 다이와 상기 단자 패드에 결합되어 있는 제1 재배열 도전층(RDL); 상기 RDL 상에 형성된 개구를 갖는 제2 유전층; 상기 제2 유전층 상에 부착된 제2 다이; 상기 제2 다이를 감싸는 서라운딩 물질로서, 상기 서라운딩 물질은 상기 개구에 정렬된 제2 관통공 구조물을 구비한 서라운딩 물질; 상기 제2 다이와 상기 서라운딩 물질 상에 형성된 제2 유전층; 상기 제3 유전층 상에 형성된 제2 재배열 도전층(RDL)으로서, 상기 제2 재배열 도전층은 상기 제2 관통공 구조물을 통해 상기 제2 다이와 상기 단자 패드에 결합되어 있는 제2 재배열 도전층(RDL); 및 상기 제2 재배열 도전층 상에 형성된 보호층을 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물이 제공된다.
반도체, 패키지, WLP, BGA, RDL, 탄성 유전층, 관통공

Description

멀티-칩 패키지 구조 및 그 제조 방법{MULTI-CHIPS PACKAGE AND METHOD OF FORMING THE SAME}
본 발명은 시스템 패키지(SIP: Syetem in Package)에 관한 것으로, 구체적으로는 SIP를 구비한 패널 스캐일 패키지(PSP)에 관한 것이다.
반도체 장치의 분야에서, 장치 밀도가 증가하고 장치 치수가 감소되는 추세이다. 전술한 상황을 만족시키기 위해 이러한 고밀도 장치에서의 패키징 또는 상호접속(interconnection) 기술에 대한 요구 역시 증가되고 있다. 종래, 플립-칩 부착 방법에서, 솔더 범프의 형성은 원하는 패턴의 솔더 범프를 형성하기 위해 솔더 마스크를 통해 솔더 복합물을 사용하여 수행될 수 있다. 칩 패키지는 전력 분배, 신호 분배, 열 분산, 칩 보호 및 칩 지지 등을 위해 기능한다. 반도체가 더욱 복잡해짐에 따라, 리드 프레임 패지지, 플렉스 패키지, 리지드(rigid) 패키지 등의 종래의 패키징 기술은 칩상에 엘리먼트가 고밀도로 집적된 소형의 칩을 제조하기 위한 요구에 부합하지 않다.
현재, 멀티-칩 모듈 및 하이브리드 회로는 통상적으로 기판상에 탑재되고, 구성요소들은 케이스 내에 밀봉된다. 유전물질의 다층 사이에 협지된 다층의 도전체로 이루어진 다층 기판을 이용하는 것이 일반적이다. 다층 기판은 종래로부터 개별의 유전층 상에 금속 도전체를 형성하는 적층 기술에 의해 제조되어, 유전층이 적층되고 서로 결합된다.
고밀도, 고성능의 요구는 SOC(System on Chip)과 SIP(System in Chip)의 개발을 촉진하였다. 멀티-칩 모듈(MCM)은 상이한 기능의 칩들을 집적하기 위해 널이 이용된다. 멀티-칩 패키지(MCP) 또는 멀티-칩 모듈(MCM)은 하나의 기재(base material) 상에 다수의 미-패키징 상태의(unpackged) 집적 회로를 장착시키는 기술이다. 다수의 다이스(dice)는 캡슐 재료 또는 다른 폴리머 내에 "패키지"된다. MCM은 컴퓨터의 마더보드 상에 작은 공간만을 필요로 하는 고밀도 모듈을 제공한다. 또한 MCM은 집적된 통합된 기능적 테스트의 이점을 제공한다.
또한, 종래의 패키지 기술은 웨이퍼 상의 다이를 개별의 다이로 분할하고, 개별적으로 다이를 패키지 한다. 따라서, 이들 기술은 제조 공정에 시간이 소요된다. 칩 패키지 기술은 집적 회로의 발달에 의해 크게 영향을 받기 때문에, 전자장치(electronics)의 크기의 소형화가 요구됨에 따라 패키지 기술도 소형화가 요구된다. 전술한 바와 같이, 패키지 기술의 추세는 현재 볼 그리드 어레이(BGA), 플립 칩(FC-BGA), 칩 스캐일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)로 진행되고 있다. " 웨이퍼 레벨 패키지"는 웨이퍼 상에서의 전체 패키징 및 모든 상호접속 공정뿐만 아니라 칩(다이)으로의 다이싱 공정 이전에 수행되는 다른 공정 단계를 의미하는 것으로 이해된다. 일반적으로, 모든 조립 공정 또는 패키징 공정을 완료한 후, 개별의 반도체 패키지는 복수의 반도체 다이의 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 대단히 양호한 전기적 특성과 함께 극소 치수의 특성을 갖는다.
WLP 기술은 웨이퍼 상에서 다이가 제조 및 검사되고, 표면-탑재선(surface-mount line)으로 조립체를 다이싱하여 단일 다이가 되는 진보된 패키징 기술이다. 웨이퍼 레벨 패키지 기술은 하나의 대상으로서 하나의 칩 또는 하나의 다이가 아닌 전체 웨이퍼를 이용하고, 따라서, 스크라이빙(scribing) 공정 이전에, 패키지 및 검사 공정이 완료되며, 또한, WLP는 와이어 본딩, 다이 장착, 언더-필 등의 공정이 생략될 수 있는 진보된 기술이기도 하다. WLP 기술을 사용함으로써, 제조 비용 및 제조 시간이 감소되며, 최종 WLP의 구조물는 다이와 동일하므로, 이 기술은 전자 장치의 소형화의 요구를 충족할 수 있다.
WLP 기술은 전술한 이점을 갖지만, WLP 기술의 수용에는 몇가지 문제점이 있다. 예를 들면, WLP 기술을 이용함으로써 IC와 상호접속 기판 사이의 불일치(mismatch)를 줄일 수 있지만, 장치의 크기가 감소됨에 따라, WLP의 구조물의 물질들 사이의 CTE 편차가 이 구조물의 기계적 불안정성(mechanical instability)에 대한 중대한 팩터로 된다. 또한, 이 웨이퍼 레벨 칩 스케일 패키지에서, 반도체 다이 상에 형성되는 복수의 본딩 패드는 재배열층(redistribution layer)(RDL)을 포함하는 종래의 재배열 공정을 통해 에어리어 어레이 타입(area array type)의 복수 금속 패드로 재배열된다. 솔더 볼은 재배열 공정에 의해 에어리어 어래이 타입으로 형성되는 금속 패드 상에서 직접적으로 용융(fuse)된다. 통상적으로, 모든 적층된 재배열층은 다이 상에서 빌트-업 레이어(층 쌓아 올림)로 형성된다. 따라서, 패키지의 두께가 증가된다. 이는 칩의 크기를 감소시키는 요구와 상반된다.
따라서, 본 발명의 목적은 이상 설명한 단점을 해결할 수 있는 WLP용의 멀티-칩 패키지를 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명의 일 양태는 신뢰도가 높고 비용이 저렴한 SIP를 제공한다.
본 발명에 따르면, 기판으로서, 상기 기판의 상표면에 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 제1 관통공 구조물이 형성되어 있으며, 상기 제1 관통공 구조물 아래로 단자 패드를 구비한 회로가 형성되어 있는 기판; 상기 다이 수용 공동 내에 배치된 제1 다이; 상기 제1 다이와 상기 기판 상에 형성된 제1 유전층; 상기 제1 유전층 상에 형성된 제1 재배열 도전층(RDL)으로서, 상기 제1 RDL은 상기 제1 관통 구조물을 통해 상기 제1 다이와 상기 단자 패드에 결합되어 있는 제1 재배열 도전층(RDL); 상기 RDL 상에 형성된 개구를 갖는 제2 유전층; 상기 제2 유전층 상에 부착된 제2 다이; 상기 제2 다이를 감싸는 서라운딩 물질로서, 상기 서라운딩 물질은 상기 개구에 정렬된 제2 관통공 구조물을 구비한 서라운딩 물질; 상기 제2 다이와 상기 서라운딩 물질 상에 형성된 제2 유전층; 상기 제3 유전층 상에 형성된 제2 재배열 도전층(RDL)으로서, 상기 제2 재배열 도전층은 상기 제2 관통공 구조물을 통해 상기 제2 다이와 상기 단자 패드에 결합되어 있는 제2 재배열 도전층(RDL); 및 상기 제2 재배열 도전층 상에 형성된 보호층을 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물이 제공된다.
제1 및 제2 RDL은 제1 및 제2 다이로부터 팬 아웃되고, 제1 및 제2 RDL은 제1 및 제2 관통공 구조물을 통해 하향으로 상기 단자 패드와 접속된다.
대안적으로, 본 발명은, 기판으로서, 상기 기판의 상표면 내에 적어도 두개의 다이를 수용하기 위해 적어도 2개의 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 관통공 구조물이 형성되어 있으며, 상기 관통공 구조물 아래에 단자 패드를 구비한 회로가 형성되어 있는 기판; 상기 적어도 두개의 다이 수용 공동 내에 각각이 배치된 제1 다이 및 제2 다이; 상기 제1 다이, 상기 제2 다이 및 상기 기판 상에 형성된 제1 유전층; 상기 제1 유전층 상에 형성된 재배열 도전층(RDL)으로서, 상기 재배열 도전층은 상기 제1 다이, 상기 제2 다이 및 상기 단자 패드에 결합되는 재배열 도전층; 및 상기 재배열 도전층 상에 형성된 보호층으로서 제2 유전층을 포함하는 멀티-칩 패키지의 구조물을 제공한다.
제1 유전층은 탄성 유전층을 포함한다. 대안적으로, 제1 유전층은 실리콘 유전 기반 물질, PCB, 또는 PI를 포함하고, 여기서 실리콘 유전 기반 물질은 실록산 폴리머(SINR), Dow Corning WL5000 계열, 및 그 혼합물을 포함한다. 제1 유전층은 감광(photo-patternable)층이다.
기판의 물질은 에폭시 타입 RF5, FR4, BT, PCB(인쇄회로기판), 합금, 유리, 실리콘, 세라믹, 또는 금속을 포함한다. 대안적으로, 기판의 물질은 42% Ni-58% Fe로 이루어진 Alloy42 또는 29% Ni-17% Co-54% Fe로 이루어진 코바르(Kovar)를 포함한다.
본 발명에 따르면, 실리콘 다이와 기판(FR5/BT) 사이의 CTE 편차로 인한 열 기계적 스트레스를 흡수할 수 있다. 단순한 빌드 업 층들을 다이와 기판의 상표면 상에 인가하기 때문에, SIP 패키지는 수율은 향상된다(제조 사이클 기간이 단축된 다). 단자 패드를 갖는 회로는 다이 활성면(미리 형성됨)의 반대면에 형성된다. 다이 배치 공정은 현재의 공정과 유사하다. 본 발명에서는 코어 접착제(수지, 엑폭시 화합물, 실리콘, 고무 등) 충전이 필요하지 않다. 일단 마더보드 PCB와 솔더가 결합되면 CTE 불일치는 발생되지 않고, 다이와 기판 FR4 사이의 깊이는 단지 20㎛ 내지 30㎛(다이 부착 물질의 두께에 대해 이용됨) 정도이고, 다이와 기판의 표면 레벨은 다이가 기판의 공동에 부착된 후 동일하다. 실리콘 유전 물질(바람직하게는 SINR)만이 화성면과 기판 표면(바람직하게는 FR4 또는 BT)에 코팅된다. 유전층(SINR)은 감광성층이므로, 콘택트 비아를 개방하기 위해서는 콘택 비아 구조물은 광마스크 공정을 사용하여 개방된다. SINR 코팅 동안 진공 공정이 사용되어 기포 발생을 제거한다. 다이 부착 물질은 기판이 다이(칩)과 부착되기 이전에 다이의 이면에 인쇄된다. 패키지 및 보드 레벨의 신뢰도는 종래보다 향상되는데, 특히 보드 레벨 온도 사이클링 검사에서는 기판과 PCB 마더보드의 동일한 CTE로 인하여, 솔더 범프/볼에 어떤 열 기계적 스트레스도 인가되지 않았다. 비용이 절감되고 공정도 단순화된다. 콤보 패키지(멀티 다이 패키지)를 형성하는 것도 용이하다.
이하, 본 발명을 첨부된 도면을 참조하여 바람직한 실시예를 통해 상세히 설명한다. 본 발명의 바람직한 실시예는 예시적인 것이며, 본 명세서에서 언급하는 실시예 이외의 다른 실시예로 실시될 수 있다는 것은 자명하며, 본 발명의 범위는 이런 실시예로 제한되는 것은 아니며, 첨부된 특허청구범위에 따른다
본 발명은 관통공이 형성되어 있고, 기판내에 공동(cavity)이 형성된 미리 정해진 회로를 갖는 기판을 이용한 WLP의 구조를 개시한다. 감광성 물질은 다이와 미리 형성된 기판에 코팅된다. 바람직하게, 감광성 물질의 재료는 탄성재이다.
도 1은 본 발명의 일실시예에 따른 SIP용의 패널 스캐일 패키지(PSP)의 단면도이다. 도 1에 도시한 바와 같이, SIP의 구조물은 다이(18)를 수용하기 위해 다이 수용 공동(4)이 형성된 기판(2)을 포함한다. 복수의 관통공(6)은 기판(2)의 상표면으로부터 하표면까지 기판(2)을 관통해서 형성된다. 도전 물질은 도통을 위해 관통공(6) 내에 충전된다. 단자 패드(terminal pad)(8)는 기판의 하표면에 위치되어, 도전 물질에 의해 관통공(6)에 접속된다. 도전성 회로 트레이스(10)는 기판(2)의 이면(low surface)에 형성된다. 예들 들면 솔더 마스크 에폭시 등의 보호층(12)은 도전성 트레이스(10)의 보호를 위헤 트레이스(10)의 전체에 형성된다.
다이(18)는 기판(2) 상의 다이 수용 공동(4) 내에 배치되고, 접착(다이 부착) 물질(14)로 고정된다. 공지된 바와 같이, 콘택트 패드(본딩 패드)(20)는 다이(18) 위에 형성된다. 감광층 또는 유전층(22)은 다이(18) 상부에 형성되어, 다이(18)와 공동(44)의 측벽 사이의 간극에 충전된다. 복수의 개구는 리소그래피 공정 또는 노출 및 현상 공정을 통해 유전층(22) 내에 형성된다. 복수의 개구는 관통공(6) 및, 콘택트 또는 I/O 패드(20)를 통해 콘택트(접점)에 개별적으로 배치된다. 도전성 트레이스(24)로 언급되기도 하는 RDL(재배열층)(24)은 유전층(22)에 걸쳐 형성된 층의 부분을 선택적으로 제거함으로써 유전층(22) 상에 형성되고, 여기서 RDL(24)은 I/O 패드(20)를 통해 다이(18)와의 도통이 유지된다. RDL의 물질의 일부분은 유전층(22) 내의 개구로 재충전되고, 그에 따라 관통공(6)상의 금속과 본딩 패드(20)상의 금속 패드를 통해 콘택트를 형성한다. 유전층(26)은 RDL(24)을 감싸도록 형성된다. 유전층(26)은 다이(18)와 기판(2)의 최상부에 형성되고, 다이(18) 주변의 공간에 충전된다. 복수의 개구는 유전층(26) 내에 형성되고, RDL(24) 부분을 노출시키기 위해 RLD(24)에 정렬된다.
제2 패드(36)를 구비한 제2 칩(30)은 접착제(28)를 통해 유전층(26)에 부착된다. 유전 물질(32)은 제2 칩(30) 주변에 코팅된다. 제2 관통공(34)은 유전 물질(32) 내에 형성된다. 개구가 형성된 유전층(50)은 제2 칩(다이)(30) 상에 형성된다. 개구는 종래의 방식을 사용하여 형성되고, 제2 칩(30)의 패드와 제2 관통공(34)에 정렬된다. 도전 물질은 제2 관통공(34)과 유전층(26)의 개구에 충전된다. 제2 RDL(38)은 유전층(50) 상에 형성되고 유전층의 개구에 충전된다. 보호층(40)은 제2 칩(30)과 제2 RDL(38) 상에 형성된다. 커버(42)는 보호층(40) 상에 필요에 따라 형성될 수도 있다. 커버용 물질은 에폭시, 고무, 수지, 금속, 플라스틱, 세라믹 등일 수 있다(바람직하게, 이 물질은 전기적 쉴딩, 열 분산, 보다 좋은 마킹 품질을 갖는 금속일 수 있다). 도전성 범프(16)는 단자 패드(8)에 결합된다. 도전성 범프(16)의 구조는 BGA 타입 SIP 또는 SIP-BGA로 언급된다. 도전성 범프가 생략되면, LGA 타입 SIP 또는 SIP-LGA로 언급된다. 도 2를 참조한다. 도 1과 동일한 부분에 대해서는 동일한 부호를 부여하고 그에 대한 설명은 생략한다.
제1 칩(18)은 제1 관통공(6), 제2 관통공(34), 제1 RDL(24), 제 RDL(38)을 통해 제2 칩(30)과 연결될 수 있다. 이런 배치는 필요에 따른 것이다. 도시된 바와 같이, 제1 칩(18)은 전체 SIP의 높이를 줄이기 위해 공동(4) 내에 형성된다. RDL 모두는 볼 피치를 증가시키기 위해 팬-아웃식으로 구성되어, 신뢰도 및 열 분산 정도가 향상된다.
바람직하게, 기판(2)의 물질은 에폭시 타입 RF5, BT(Bismaleimide triazine), 공동이 형성된 PCB 또는 미리 회로가 에칭되어 있는 Alloy42 등의 유기 기판이다. 유리 전도 온도(Tg)가 높은 유기 기판은 에폭시 타입 FR5이거나, BT 타입 기판이다. Alloy42는 42% Ni와, 58% Fe로 이루어진다. 코바르(Kovar)가 이용될 수 있으며, 이는 29% Ni, 17% Co, 54% Fe로 구성된다. 유리, 세라믹, 실리콘이 낮은 CTE로 인해 기판으로서 이용될 수 있다.
본 발명의 일 실시예에서, 유전층(22)은 실록산 폴리머(SINR), Dow Corning WL5000 계열, 및 그 혼합물을 포함하는 실리콘 유전체 기반 물질로 제조된 탄성 유전 물질인 것이 바람직하다. 다른 실시예에서, 유전층은 폴리이미드(PI) 또는 실리콘 수지를 포함하는 물질로 제조된다. 바람직하게, 이는 처리가 간단한 감광층이다.
본 발명의 일 실시예에 따르면, 탄성 유전층(22)은 CTE가 100(ppm/℃)보다 크고, 연신률(elongation rate)은 대략 40%(바람직하게는 30% - 50%)이며, 물질의 강도가 플라스틱과 고무 사이에 있는 물질의 일종이다. 탄성 유전층(18)의 두께는 온도 사이클링 테스트(temperature cycling test) 동안 RDL/유전층 인터페이스에 가해지는 스트레스에 좌우된다.
본 발명의 일 실시예에서, RDL(24)의 물질은 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함하고, RDL(24)의 두께는 2㎛ 내지 15㎛ 사이에 있다. Ti/Cu 합금은 스퍼터링 기술에 의해 시드 금속층(seed metal layer)으로 형성되고, Cu/Au 또는 Cu/Ni/Au 합금은 전기도금에 의해 형성된다. RDL을 형성하기 위해 전기-도금 공정을 채용하면 온도 사이클링 동안 CTE 불일치를 저항하기에 충분한 RDL 두께를 얻을 수 있다. 금속 패드(20)는 Al 또는 Cu 또는 그 조합일 수 있다. FO-WLP가 탄성 유전층으로서 SINR을, 그리고 RDL 금속으로서 Cu를 이용하면, RDL/유전층 인터페이스에 가해지는 스트레스는 완화된다.
기판(2)은 직경이 200, 300mm 또는 그 이상인 웨이퍼 타입과 같은 원형 타입(round type)일 수 있다. 패널 형태의 장방형 타입이 채용될 수도 있다. 도3은 미리 형성된 기판(2)의 단면도를 도시한다. 도 3은 미리 형성된 기판(2)의 단면도를 도시한다. 도면으로부터 알 수 있듯이, 기판(2)에는 공동(4), 내설 회로(10), 및 금속으로 충전된 관통공 구조물(6)이 제공된다. 도 3의 상부에서, 제2 칩 및 제2 칩은 적층식 구성으로 배열되지 않는다. 제2 칩(30)은 제1 칩(18)에 근접하여 위치되고, 양 칩들은 관통공 구조물 대신에 수평방향의 결속선(24a)을 통해 서로 접속된다. 도시된 바와 같이, 기판은 제1 칩 및 제2 칩을 각각이 수용하기 위해 적어 도 2개의 공동을 포함한다. 도면에는 BGA 및 LGA 타입이 각각 도시된다.
대안적으로, 도 4의 실시예는 도1 및 도 3의 양태를 결합한 것이다. 적어도 4개의 칩이 SIP에 배치된다. 상부층의 칩들은 RDL(36)을 통해 접속된다. 하부층의 칩들은 RDL(24)을 통해 결합될 수 있으며, 상부층 칩들은 관통공 구조물(34,34a)을 통해 하부층 칩들과 접속된다.
도 1 내지 도 4에 도시된 바와 같이, RDL(24,38)은 다이의 팬아웃이고, 이들은 관통공 구조물을 통해 패지지 아래의 단자 패드(8)를 향한 아래 방향으로 접속된다. 이는 다이 위로 층들이 적층되어 패키지의 두께가 증가되어 버리는 종래의 MCM 기술과는 상이하다. 한편, 이는 다이 패키지 두께를 감소하고자 하는 규칙에 위배된다. 반대로, 단자 패드는 다이 패드 측과 반대인 표면에 위치된다. 통신 트레이스는 관통공을 통해 기판(2)을 관통하여 신호를 단자 패드(8)로 유도한다. 따라서, 다이 패키지의 두께는 명백하게 축소된다. 본 발명의 패키지는 종래의 것 보다 얇게 된다. 공동(4) 및 트레이스(10) 역시 미리 결정된다. 따라서, 수율은 종래보다 향상된다. 본 발명은 RDL 상에 층을 쌓아올리지 않는 팬-아웃식 WLP를 개시한다.
웨이퍼가 가공되어 원하는 두께로 겹쳐진 후, 웨이퍼는 다이로 분할된다. 기판에는 내장 회로와 적어도 하나의 공동이 미리 형성되어 있다. 바람직하게, 기판용 물질은 Tg 속성이 높은 FR5/BT 인쇄회로기판이다. 기판은 상이한 칩들을 수용하기 위해 상이한 크기의 공동을 가지며, 공동의 깊이는 다이 부착 물질의 20㎛ 내지 30㎛ 정도의 다이 두께보다 더 깊다.
본 발명의 프로세스는 얼라이먼트 패턴이 형성되어 있는 얼라이먼트 툴(플레이트)를 제공하는 단계를 포함한다. 이어서, 팬턴 글루(glue)는 얼라이먼트 툴(다이의 표면을 접착하는데 이용될 수 있음)상에 인쇄되고, 다음으로 플립칩 기능과 함께 픽앤드플레스 파인 얼라인먼트 시스템(pick and place fine alignemet system)을 이용하여 양품의 다이를 소정의 피치로 툴상에 재배열한다. 패턴 글루는 칩을 툴상에 접착시킨다. 그 다음으로, 다이 부착 물질이 다이의 이면에 인쇄된다. 이어서, 패널 본드가 다이 이면에 기판을 결합하기 위해 사용되고, 공동을 제외한 기판의 상표면은 패턴 글루 상에 밀착되고, 진공 건조(vacuum curing)되며 툴과 패널 웨이퍼를 분리한다.
대안적으로, 파인 얼라이먼트를 지원하는 다이 본딩 머신이 채용되어, 다이 부착 물질이 기판의 공동에 가해질 수 있다. 다이 부착 물질은 다이가 기판에 확실하게 부착되도록 열 건조될 수 있다.
다이가 일단 기판상에 재배열되면, 이어서 습식 및/또는 건식의 세정에 의해 다이 표면을 세정하기 위한 세정 공정이 수행된다. 다음 단계에서는 패널 상의 유전 물질을 코팅하고, 이어서 패널 내에 기포가 발생하지 않도록 진공처리를 수행한다. 이어서, 리소그래피 공정이 수행되어 비아 홀 및 Al 본딩 패드를 개방시킨다. 이어서 플라즈마 세정 단계가 수행되어 비아 홀 및 Al 본딩 패드의 표면을 세정한다. 그 다음 단계에서는 시드 금속 층으로서 Ti/Cu를 스퍼터링하고, 이어서 포토 레지스터(PR)를 유전층과 시드 금속층 상에 코팅하여 재배열 금속층(RDL)의 패턴을 형성한다. 이어서 전기 도금을 수행하여 RDL 금속으로서 Cu/Au 또는 Cu/Ni/Au를 형성하고, 이어서 포토 레지스터와 습식 에칭 금속을 제거하여 (stripping), RDL 금속 트레이스를 형성한다. 그 다음으로, 다음 단계에서는 유전층을 코팅 또는 인쇄하고, 및/또는 콘택트 패드를 개방하여 제1 층 패널 공정을 완료한다.
다음 단계는 제2 층 다이를 완성하기 위한 절차가 채용된다. 바람직하게, 박형 다이(약 50㎛)는 프로세스의 성능과 신뢰도가 높다. 이 프로세스는 제2 층 다이(30)의 이면에 다이 부착 물질(28)을 인쇄하는 것을 포함한다. 제1 프로세스 패널은 제2 층 다이와 툴에 결합된다. 다음 단계에서 건조 후에 툴과 패널을 분리하고, 이어서 제2 층 다이의 표면을 세정하고, 유전 물질을 인쇄 또는 코팅하여 다이 주변의 비다이(non-die) 영역과 다이상을 충전한다. 유전층(50)은 다이(30)에 걸쳐 형성되고, 이어서 리소그래피 공정에 의해 패드를 개방한다. 다음 단계에서 유전층을 건조하고 제2 층 다이(30)의 I/O 패드와 비아 관통공을 세정한다. 시드 금속층을 형성하기 위해 Ti/Cu 스퍼터링 단계가 수행되고, RDL 패턴 형성을 위한 PR 코팅이 수행된다. 이어서, 전기 도금 단계가 수행되어 PDL 패턴 내에 Cu/Au를 형성하고, PR과 습식 에칭 시드 금속을 제거하여 RDL 금속 트레이스(38)를 형성한다. RDL 트레이스(38)를 보호하기 위해 최상부 유전층(40)을 형성한다. 상부 마킹을 위해 커버층(42)을 형성한다.
볼 프레스먼트(ball placement) 또는 솔더 접착 인쇄 후에, 열 리플로우 절 차(heat reflow)가 수행되어 기판의 측면(BGA 타입)에 리플로우된다. 패널 웨이퍼 레벨 최종 검사는 수직 프로브 카드를 사용하여 수행된다. 검사 후, 기판은 패키지를 멀티-칩을 가진 개별의 SIP 유닛으로 분할한다. 이어서, 패키지들은 트레이 또는 테이프 및 릴(reel) 상에 개별적으로 집어져 배치된다.
본 발명의 이점은, 공동이 준비된 기판에 미리 형성되어 있고, 공동의 크기가 크기당 약 50㎛ 내지 100㎛를 더한 다이 크기와 동일하여, 실리콘 다이와 기판(FR5/BT) 사이의 CTE 편차로 인한 열 기계적 스트레스를 흡수하기 위해, 탄성의 유전 물질을 충전함으로써 스트레스 완충 이완 영역으로서 사용될 수 있다. 단순한 빌드 업 층들을 다이와 기판의 상표면 상에 인가하기 때문에, SIP 패키지는 수율은 향상된다(제조 사이클 기간이 단축된다). 단자 패드를 갖는 회로는 다이 활성면(미리 형성됨)에 반대면에 형성된다. 다이 배치 공정은 현재의 공정과 유사하다. 본 발명에서는 코어 접착제(수지, 엑폭시 화합물, 실리콘, 고무 등) 충전이 필요하지 않다. 일단 마더보드 PCB와 솔더가 결합되면 CTE 불일치는 발생되지 않고, 다이와 기판 FR4 사이의 깊이는 단지 20㎛ 내지 30㎛(다이 부착 물질의 두께에 대해 이용됨) 정도이고, 다이와 기판의 표면 레벨은 다이가 기판의 공동에 부착된 후 동일하다. 실리콘 유전 물질(바람직하게는 SINR)만이 화성면과 기판 표면(바람직하게는 FR4 또는 BT)에 코팅된다. 유전층(SINR)은 감광성층이므로, 콘택트 비아를 개방하기 위해서는 콘택 비아 구조물은 광마스크 공정을 사용하여 개방된다. SINR 코팅 동안 진공 공정이 사용되어 기포 발생을 제거한다. 다이 부착 물질은 기판이 다이 (칩)과 부착되기 이전에 다이의 이면에 인쇄된다. 패키지 및 보드 레벨의 신뢰도는 종래보다 향상되는데, 특히 보드 레벨 온도 사이클링 검사에서는 기판과 PCB 마더보드의 동일한 CTE로 인하여, 솔더 범프/볼에 어떤 열 기계적 스트레스도 인가되지 않았다. 비용이 절감되고 공정도 단순화된다. 콤보 패키지(멀티 다이 패키지)를 형성하는 것도 용이하다.
본 발명의 실시예를 설명하였지만, 본 발명은 전술한 실시예로 한정되지 않는다는 것은 당업자에게 자명하다. 따라서 이하 첨부된 특허청구범위에서 규정하는 바와 같이 본 발명의 범위 내에서 각종 변경 및 변형이 이루어질 수 있다.
도 1은 본 발명에 따른 적층 팬-아웃식 SIP의 구조를 나타내는 단면도.
도 2는 본 발명에 따른 적층 팬-아웃식 SIP의 구조를 나타내는 단면도.
도 3은 본 발명에 따른 평행 팬-아웃식 SIP의 구조를 나타내는 단면도.
도 4는 본 발명에 따른 적층 팬-아웃식 SIP의 구조를 나타내는 단면도.

Claims (10)

  1. 기판으로서, 상기 기판의 상표면에 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 제1 관통공 구조물이 형성되어 있으며, 상기 제1 관통공 구조물 아래로 단자 패드를 구비한 회로가 형성되어 있는 기판;
    상기 다이 수용 공동 내에 배치된 제1 다이;
    상기 제1 다이와 상기 기판 상에 형성된 제1 유전층;
    상기 제1 유전층 상에 형성된 제1 재배열 도전층(RDL)으로서, 상기 제1 RDL은 상기 제1 관통 구조물을 통해 상기 제1 다이와 상기 단자 패드에 결합되어 있는 제1 재배열 도전층(RDL);
    상기 RDL 상에 형성된 개구를 갖는 제2 유전층;
    상기 제2 유전층 상에 부착된 제2 다이;
    상기 제2 다이를 감싸는 서라운딩 물질로서, 상기 서라운딩 물질은 상기 개구에 정렬된 제2 관통공 구조물을 구비한 서라운딩 물질;
    상기 제2 다이와 상기 서라운딩 물질 상에 형성된 제2 유전층;
    상기 제3 유전층 상에 형성된 제2 재배열 도전층(RDL)으로서, 상기 제2 재배열 도전층은 상기 제2 관통공 구조물을 통해 상기 제2 다이와 상기 단자 패드에 결합되어 있는 제2 재배열 도전층(RDL); 및
    상기 제2 재배열 도전층 상에 형성된 보호층
    을 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물.
  2. 제1항에 있어서,
    상기 유전층은 탄성 유전층을 포함하는 것을 특징으로 하는
    멀티-칩 패키지의 구조물.
  3. 제1항에 있어서,
    상기 제1 및 제2 재배열 도전층은 상기 제1 및 제2 다이로부터 팬 아웃되는 것을 특징으로 하는
    멀티-칩 패키지의 구조물.
  4. 제1항에 있어서,
    상기 제1 및 제2 재배열 도전층은 상기 제1 및 제2 관통공 구조물을 통해 하향으로 상기 단자 패드와 접속되는 것을 특징으로 하는
    멀티-칩 패키지의 구조물.
  5. 기판으로서, 상기 기판의 상표면 내에 적어도 두개의 다이를 수용하기 위해 적어도 2개의 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 관통공 구조물이 형성되어 있으며, 상기 관통공 구조물 아래에 단자 패드를 구비한 회로가 형성되어 있는 기판;
    상기 적어도 두개의 다이 수용 공동 내에 각각이 배치된 제1 다이 및 제2 다이;
    상기 제1 다이, 상기 제2 다이 및 상기 기판 상에 형성된 제1 유전층;
    상기 제1 유전층 상에 형성된 재배열 도전층(RDL)으로서, 상기 재배열 도전층은 상기 제1 다이, 상기 제2 다이 및 상기 단자 패드에 결합되는 재배열 도전층; 및
    상기 재배열 도전층 상에 형성된 제2 유전층
    을 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물.
  6. 제5항에 있어서,
    상기 유전층은 탄성 유전층을 포함하는 것을 특징으로 하는
    멀티-칩 패키지의 구조물.
  7. 제5항에 있어서,
    상기 재배열 도전층은 상기 제1 및 제2 다이로부터 팬 아웃되는 것을 특징으로 하는
    멀티-칩 패키지의 구조물.
  8. 제5항에 있어서,
    상기 재배열 도전층은 상기 관통공 구조물을 통해 하향으로 상기 단자 패드와 접속되는 것을 특징으로 하는
    멀티-칩 패키지의 구조물.
  9. 기판을 제공하는 단계로서, 상기 기판의 상표면에는 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 관통공 구조물이 형성되어 있으며, 상기 관통공 구조물 아래로 단자 패드를 구비한 회로가 형성되어 있는 기판을 제공하는 단계;
    픽 앤드 플래이스 파인 얼라인먼트 시스템(pick and place fine alignment system)을 사용하여 툴 상에 제1 다이를 원하는 피치로 재배열하는 단계;
    상기 다이 이면에 접착제를 부착하는 단계;
    상기 기판을 상기 다이 이면에 결합하고, 상기 툴을 분리하고, 상기 다이와 상기 기판에 제1 유전층을 코팅하는 단계;
    상기 제1 유전층 상에 제1 재배열 도전층(RDL)을 형성하는 단계;
    상기 제1 재배열 도전층상에 제2 유전층을 형성하는 단계;
    상기 제2 유전층 상에 제2 다이를 부착하는 단계;
    상기 제2 다이 주변 영역을 충전하기 위해 유전 물질을 형성하는 단계;
    상기 제2 다이 상에 제3 유전층을 형성하는 단계;
    상기 제3 유전층 상에 제2 재배열 도전층(RDL)을 형성하는 단계; 및
    상기 제1 및 제2 재배열 도전층을 보호하기 위해 제4 유전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 재배열 도전층은 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함하는 합금으로부터 이루어지고, 상기 기판의 물질은 에폭시 타입 RF5, FR4, BT, PCB(인쇄회로기판), 합금, 유리, 실리콘, 세라믹, 금속, 42% Ni-58% Fe로 이루어진 Alloy42 또는 29% Ni-17% Co-54% Fe로 이루어진 코바르(Kovar)를 포함하는 것을 특징으로 하는
    반도체 장치 패키지 제조 방법.
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886232B2 (en) 2019-05-10 2021-01-05 Applied Materials, Inc. Package structure and fabrication methods
US10937726B1 (en) 2019-11-27 2021-03-02 Applied Materials, Inc. Package structure with embedded core
US11063169B2 (en) 2019-05-10 2021-07-13 Applied Materials, Inc. Substrate structuring methods
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812434B2 (en) * 2007-01-03 2010-10-12 Advanced Chip Engineering Technology Inc Wafer level package with die receiving through-hole and method of the same
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
TWI501359B (zh) * 2009-03-13 2015-09-21 Xintec Inc 電子元件封裝體及其形成方法
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
CN102194706B (zh) * 2010-03-02 2013-08-21 日月光半导体制造股份有限公司 封装工艺
TW201131705A (en) * 2010-03-03 2011-09-16 Advanced Chip Eng Tech Inc Conductor package structure and method of the same
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
TWI501365B (zh) * 2010-10-13 2015-09-21 Ind Tech Res Inst 封裝單元及其堆疊結構與製造方法
US9337116B2 (en) * 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die
TWI416679B (zh) 2010-12-06 2013-11-21 Ind Tech Res Inst 半導體結構及其製造方法
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US9543269B2 (en) * 2011-03-22 2017-01-10 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
WO2012126377A1 (en) 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US8546900B2 (en) * 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
KR101918261B1 (ko) * 2011-11-28 2018-11-14 삼성전자주식회사 모바일 장치용 반도체 패키지
US8648473B2 (en) * 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US9941229B2 (en) 2013-10-31 2018-04-10 Infineon Technologies Ag Device including semiconductor chips and method for producing such device
US9527723B2 (en) 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
KR20150144416A (ko) * 2014-06-16 2015-12-28 한국전자통신연구원 적층 모듈 패키지 및 그 제조 방법
TWI566348B (zh) * 2014-09-03 2017-01-11 矽品精密工業股份有限公司 封裝結構及其製法
TWI611523B (zh) * 2014-09-05 2018-01-11 矽品精密工業股份有限公司 半導體封裝件之製法
CN104282657A (zh) * 2014-10-28 2015-01-14 华进半导体封装先导技术研发中心有限公司 超薄多层封装体及其制作方法
KR101640076B1 (ko) * 2014-11-05 2016-07-15 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
CN104409424B (zh) * 2014-12-24 2017-05-24 华进半导体封装先导技术研发中心有限公司 一种基于玻璃转接板的叠层封装体及其制备方法
US9627224B2 (en) * 2015-03-30 2017-04-18 Stmicroelectronics, Inc. Semiconductor device with sloped sidewall and related methods
TWI634629B (zh) * 2015-08-20 2018-09-01 矽品精密工業股份有限公司 電子封裝件及其製法
US9831147B2 (en) 2015-11-30 2017-11-28 Infineon Technologies Austria Ag Packaged semiconductor device with internal electrical connections to outer contacts
EP3267484B1 (en) * 2016-07-04 2021-09-01 ams International AG Sensor chip stack and method of producing a sensor chip stack
US9679878B1 (en) * 2016-07-27 2017-06-13 Semiconductor Components Industries, Llc Embedded stacked die packages and related methods
KR102549402B1 (ko) 2016-08-04 2023-06-28 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102059403B1 (ko) * 2016-10-04 2019-12-26 삼성전자주식회사 팬-아웃 반도체 패키지
US9966361B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10700035B2 (en) * 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10312194B2 (en) 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof
US10529671B2 (en) 2016-12-13 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10763242B2 (en) 2017-06-23 2020-09-01 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US11158595B2 (en) * 2017-07-07 2021-10-26 Texas Instruments Incorporated Embedded die package multichip module
US10497648B2 (en) * 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
CN108364913A (zh) * 2018-04-25 2018-08-03 哈尔滨奥瑞德光电技术有限公司 一种用于碳化硅功率器件的无引线封装结构和制备方法
CN109599389A (zh) * 2018-12-19 2019-04-09 成都瑞迪威科技有限公司 一种一体化集成电路封装结构
US11088100B2 (en) 2019-02-21 2021-08-10 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
WO2020172557A1 (en) 2019-02-22 2020-08-27 Micron Technology, Inc. Memory device interface and method
US11798865B2 (en) 2019-03-04 2023-10-24 Intel Corporation Nested architectures for enhanced heterogeneous integration
CN110035625B (zh) * 2019-03-07 2021-07-06 武汉迈斯卡德微电子科技有限公司 一种讯号量测介质软板的制作方法
KR102586890B1 (ko) * 2019-04-03 2023-10-06 삼성전기주식회사 반도체 패키지
US10903169B2 (en) * 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
KR20220119697A (ko) 2019-12-27 2022-08-30 마이크론 테크놀로지, 인크. 뉴로모픽 메모리 장치 및 방법
KR20220116258A (ko) 2019-12-30 2022-08-22 마이크론 테크놀로지, 인크. 메모리 디바이스 인터페이스 및 방법
CN113125007B (zh) * 2019-12-31 2023-04-07 科大国盾量子技术股份有限公司 一种正弦门控探测器雪崩信号处理系统及处理方法
WO2021138408A1 (en) 2019-12-31 2021-07-08 Micron Technology, Inc. Memory module mutiple port buffer techniques
US11183765B2 (en) 2020-02-05 2021-11-23 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
US11101840B1 (en) 2020-02-05 2021-08-24 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
CN111312697B (zh) * 2020-02-28 2022-02-22 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
US11605571B2 (en) * 2020-05-29 2023-03-14 Qualcomm Incorporated Package comprising a substrate, an integrated device, and an encapsulation layer with undercut
CN112349693B (zh) * 2020-09-28 2022-06-28 中国电子科技集团公司第二十九研究所 一种采用bga接口的宽带射频系统级封装结构
CN112968012B (zh) * 2021-02-01 2022-09-09 长江存储科技有限责任公司 扇出型芯片堆叠封装结构及其制造方法
CN113707630A (zh) * 2021-08-26 2021-11-26 矽磐微电子(重庆)有限公司 Mcm封装结构及其制作方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11417605B2 (en) 2019-05-10 2022-08-16 Applied Materials, Inc. Reconstituted substrate for radio frequency applications
US11264331B2 (en) 2019-05-10 2022-03-01 Applied Materials, Inc. Package structure and fabrication methods
US11887934B2 (en) 2019-05-10 2024-01-30 Applied Materials, Inc. Package structure and fabrication methods
US11715700B2 (en) 2019-05-10 2023-08-01 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11476202B2 (en) 2019-05-10 2022-10-18 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11264333B2 (en) 2019-05-10 2022-03-01 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11362235B2 (en) 2019-05-10 2022-06-14 Applied Materials, Inc. Substrate structuring methods
US11521935B2 (en) 2019-05-10 2022-12-06 Applied Materials, Inc. Package structure and fabrication methods
US11398433B2 (en) 2019-05-10 2022-07-26 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11063169B2 (en) 2019-05-10 2021-07-13 Applied Materials, Inc. Substrate structuring methods
US10886232B2 (en) 2019-05-10 2021-01-05 Applied Materials, Inc. Package structure and fabrication methods
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US10937726B1 (en) 2019-11-27 2021-03-02 Applied Materials, Inc. Package structure with embedded core
US11881447B2 (en) 2019-11-27 2024-01-23 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11742330B2 (en) 2020-03-10 2023-08-29 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11927885B2 (en) 2020-04-15 2024-03-12 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

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