KR20220116258A - 메모리 디바이스 인터페이스 및 방법 - Google Patents

메모리 디바이스 인터페이스 및 방법 Download PDF

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브렌트 키이스
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마이크론 테크놀로지, 인크.
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Abstract

메모리 디바이스들 및 시스템들을 포함하는 장치들 및 방법들이 개시된다. 일례로, 메모리 모듈은 메모리 다이 4쌍을 포함하는 적어도 8개의 메모리 다이의 제1 스택 - 메모리 다이 4쌍의 각 쌍은 메모리 모듈의 4개의 메모리 랭크들의 개별 메모리 랭크와 연관됨 -, 메모리 액세스 커맨드들을 수신하고 제1 스택의 메모리 위치들에 액세스하도록 구성된 메모리 제어기, 및 메모리 모듈과 메모리 제어기의 외부 종단들 사이의 연결부들을 라우팅하도록 구성된 기판을 포함할 수 있다.

Description

메모리 디바이스 인터페이스 및 방법
우선권 및 관련 출원
본 출원은 2019년 12월 30일에 출원된 MEMORY DEVICE INTERFACE AND NETHOD(메모리 디바이스 인터페이스 및 방법)라는 명칭의 Keeth, 미국 가 특허 제62/954954호의 우선권 이익을 주장하며, 이에 의해 본원에 전문이 원용된다.
기술분야
본 발명은 일반적으로 메모리 모듈들에 관한 것이고, 보다 구체적으로는 다양한 에러 정정 레벨들을을 제공하는 모듈러 모듈들에 관한 것이다.
메모리 디바이스들은 호스트 시스템(예를 들어, 컴퓨터 또는 다른 전자 디바이스)에 대한 데이터의 전자 저장을 제공하는 반도체 회로들이다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 휘발성 메모리는 데이터를 유지하기 위해 전력을 필요로 하고, 특히 랜덤 액세스 메모리(RAM), 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 또는 동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 디바이스들을 포함한다. 비휘발성 메모리는 저장된 데이터를 전력이 공급되지 않을 때 보유할 수 있고, 특히 플래시 메모리, 판독 전용 메모리(ROM), 전기적 소거가능 프로그램가능 ROM(EEPROM), 소거가능 프로그램가능 ROM(EPROM), 가변 저항 메모리, 이를테면 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 또는 자기 저항성 랜덤 액세스 메모리(MRAM)와 같은 디바이스들을 포함한다.
호스트 시스템들은 통상적으로 호스트 프로세서, 호스트 프로세서를 지원하기 위한 제1 양의 메인 메모리(예를 들어, 보통 휘발성 메모리, 이를테면 DRAM), 및 메인 메모리에 추가하여 또는 메인 메모리로부터 분리되어 데이터를 보유하기 위한 추가 저장소를 제공하는 하나 이상의 저장 시스템(예를 들어, 보통 비휘발성 메모리, 이를테면 플래시 메모리)을 포함한다.
고체 상태 드라이브(SSD)와 같은 저장 시스템은 메모리 제어기 및 다수의 다이들 또는 논리 유닛(LUN)들을 포함하는 하나 이상의 메모리 디바이스를 포함할 수 있다. 특정 예들에서, 각 다이는 다수의 메모리 어레이들 및 이의 주변 회로부, 이를테면 다이 로직 또는 다이 프로세서를 포함할 수 있다. 메모리 제어기는 통신 인터페이스(예를 들어, 양방향 병렬 또는 직렬 통신 인터페이스)를 통해 호스트 디바이스(예를 들어, 호스트 프로세서 또는 인터페이스 회로부)와 통신하도록 구성된 인터페이스 회로부를 포함할 수 있다. 메모리 제어기는 메모리 디바이스들과 호스트 사이에서 데이터(예를 들어, 사용자 데이터 및 연관된 무결성 데이터, 이를테면 에러 데이터 또는 어드레스 데이터 등)를 전달하기 위한 판독 또는 기록 동작들, 또는 메모리 디바이스들로부터 데이터를 소거하기 위한 소거 동작들, 수행 드라이버 관리 동작들(예를 들어, 데이터 이동, 가비지 수집, 블록 폐기) 등과 같은 메모리 동작들 또는 명령어들과 관련하여 호스트로부터의 커맨드들 또는 동작들을 수신할 수 있다.
메모리 모듈들에 대한 애플리케이션들은 다양하다. 에러 정정은 애플리케이션에 중요할 수도 있고 중요하지 않을 수도 있는 능력이지만, 메모리 모듈 내에서 구현되는 에러 정정을 가질 필요성 및 메모리 모듈이 어느 정도로 에러 정정을 제공하는지에 따라 보통 상이한 모듈들을 종종 필요로 할 수 있다. 에러 정정에 관한 각 변형에는 보통 완전히 상이한 메모리 모듈 아키텍처가 필요할 수 있다.
반드시 일정한 비율로 그려진 것은 아닌 도면들에서, 상이한 도면들에서 같은 부호들은 유사한 구성요소들을 기술할 수 있다. 끝에 붙은 첨자들이 상이한 같은 부호들은 유사한 구성요소들의 상이한 인스턴스들을 나타낼 수 있다. 도면들은 일반적으로 제한이 아닌 예로서, 본 문서에서 논의되는 다양한 실시예들을 도시한다.
도 1a 및 도 1b는 예시적인 전자 시스템을 일반적으로 도시한다.
도 2는 예시적인 메모리 시스템을 일반적으로 도시한다.
도 3은 예시적인 메모리 시스템의 버퍼 다이의 블록도를 도시한다.
도 4는 메모리 디바이스의 예를 일반적으로 도시한다.
도 5a 내지 도 5d는 예시적인 메모리 디바이스들을 도시한다.
도 6은 메모리 디바이스의 예를 도시한다.
도 7은 메모리 디바이스의 예를 도시한다.
도 8a 및 도 8b는 메모리 디바이스의 예들을 일반적으로 도시한다.
도 9는 본 개시의 예들 중 임의의 예들에 따른 DRAM 다이들의 스택에 포함될 수 있는 네 개의 DRAM 다이들의 예시적인 스택의 블록도를 일반적으로 도시한다.
도 10은 세 개의 상이한 에러 정정 레벨들을 제공하도록 확장될 수 있는 예시적인 메모리 모듈에 대한 모듈화된 기본 아키텍처의 예를 일반적으로 도시한다.
도 11은 에러 정정 코드(ECC) 정보 또는 기능을 제공하는 예시적인 메모리 모듈을 제공하기 위한 기본 아키텍처의 확장을 일반적으로 도시한다.
도 12는 전체 ECC/SDDC 능력을 제공하는 예시적인 메모리 모듈을 제공하기 위한 기본 아키텍처의 추가 확장을 일반적으로 도시한다.
도 13a 및 도 13b는 도 10의 예시적인 메모리 모듈의 예시적인 물리적 구성들을 일반적으로 도시한다.
도 14a 및 도 14b는 도 11의 예시적인 메모리 모듈의 예시적인 물리적 구성들을 일반적으로 도시한다.
도 15a 및 도 15b는 도 11의 예시적인 메모리 모듈의 예시적인 물리적 구성들을 일반적으로 도시한다.
도 16은 전술한 바와 같은 하나 이상의 메모리 디바이스 및/또는 시스템을 포함할 수 있는 예시적인 기계(예를 들어, 호스트 시스템)의 블록도를 도시한다.
다음의 설명 및 도면들은 해당 기술분야의 통상의 기술자들이 구체적인 실시예들을 실시할 수 있게 하기에 충분히 설명된다. 다른 실시예들은 구조적, 논리적, 전기적, 공정 및 다른 변경들을 통합할 수 있다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들의 부분들 및 특징들에 포함되거나, 그러한 부분들 및 특징들로 대체될 수 있다. 청구항들에 제시된 실시예들은 이들 청구항들의 모든 이용가능한 균등물들을 포괄한다.
기본 메모리 모듈 구성을 통합하는 예시적인 메모리 모듈 아키텍처가 후술된다. 후술되는 예들에서, 보다 정교한 에러 정정 기능이 기본 아키텍처를 추가적인 메모리 디바이스들과 조합함으로써 제공될 수 있다. 예를 들어, 단지 기본 아키텍처에 기초한 메모리 모듈은 메모리 에러 정정을 사용하지 않거나 에러 정정 기능을 위해 메모리 모듈의 메모리 공간을 필요로 하지 않는 시스템에 대한 아이디어일 수 있다. 일부 예들에서, 하나 이상의 추가적인 메모리 디바이스는 에러 정정 코드(ECC) 기능과 연관된 정보를 위한 저장 공간을 제공하기 위해 기본 아키텍처와 함께 적층될 수 있다. 추가 예들에서, 제2의 하나 이상의 추가 메모리 디바이스는 단일 디바이스 데이터 정정(Single Device Data Correction, SDDC)(인텔의 상표) 기능과 연관된 정보의 저장 공간을 제공하기 위해 추가로 적층될 수 있다.
도 1a는 기판(102)에 결합된 프로세서(106)를 갖는 전자 시스템(100)을 도시한다. 일부 예들에서, 기판(102)은 시스템 마더보드일 수 있거나, 또는 다른 예들에서, 기판(102)은 다른 기판, 이를테면 마더보드에 결합될 수 있다. 전자 시스템(100)은 또한, 제1 및 제2 메모리 디바이스들(120A, 120B)을 포함한다. 메모리 디바이스들(120A, 120B)은 또한, 기판(102)에 의해 프로세서(106)에 인접하여 지지되는 것으로 도시되지만, 예시적인 구성에서, 보조 기판(124)에 결합되는 것으로 도시된다. 다른 예들에서, 메모리 디바이스들(120A, 120B)은 프로세서(106)와 동일한 기판(102)에 직접 결합될 수 있다.
메모리 디바이스들(120A, 120B) 각각은 여기서 보조 기판(124)에 결합된 버퍼 다이(128)의 예시적인 형태인, 버퍼 어셈블리를 포함한다. 메모리 디바이스들(120A, 120B)은 개별 다이일 수 있거나, 또는 일부 경우들에서는 각각 메모리 디바이스들의 각 스택(122)을 포함할 수 있다. 본 설명의 목적들을 위해, 메모리 디바이스들(120A, 120B)은 적층된 메모리 디바이스들의 예시적인 구성으로 설명될 것이다. 추가적으로, 메모리 디바이스들(120A, 120B)은 디바이스들이 동적 랜덤 액세스 메모리(DRAM) 다이들(122A, 122B)인 일례의 구성에서 각각 보조 기판(124)에 결합되는 것으로 설명될 것이다. DRAM 대신, 예를 들어, FeRAM, PCM(phase change memory), 3D XPointTM 메모리, NAND 메모리, 또는 NOR 메모리 또는 이들의 조합을 포함하여, 다른 유형들의 메모리 디바이스들이 사용될 수 있다. 일부 경우들에서, 단일 메모리 디바이스는 제1 메모리 기술(예를 들어, DRAM)을 사용하는 하나 이상의 메모리 다이, 및 제1 메모리 기술과 상이한 제2 메모리 기술(예를 들어, SRAM, FeRAM 등)을 사용하는 제2 메모리 다이를 포함할 수 있다.
DRAM 다이들의 스택(122)은 도 1에서 블록도 형태로 도시되어 있다. 도 1a의 예에서, 다수의 와이어 본드들(126)이 DRAM 다이들의 스택(122)에 결합된 것으로 도시되어 있다. 추가적인 회로부(도시되지 않음)가 기판(124) 상에 또는 내에 포함된다. 추가적인 회로부는 와이어 본드들(126)을 통해 DRAM 다이들의 스택(122)과 버퍼 다이(120) 사이의 연결을 완성한다. 선택된 예들은 후속 도면들에서 더 상세히 설명될 바와 같이 와이어 본드들(126) 대신에 실리콘 관통 비아(TSV)들을 포함할 수 있다.
메모리 디바이스(120A)를 프로세서(106)에 결합시키는 기판 배선(104)이 도시되어 있다. 도 1b의 예에서, 추가적인 메모리 디바이스(120B)가 도시되어 있다. 도시된 예에 대해 2개의 메모리 디바이스들(120A, 120B)이 도시되지만, 단일의 메모리 구조체가 사용될 수 있거나, 또는 2개 초과의 메모리 디바이스들이 사용될 수 있다. 본 개시에서 설명되는 바와 같은 메모리 디바이스들의 예들은 속도 증가 및 제조 비용 감소로 메모리 부근 용량 증가를 제공한다.
도 1b는 기판(152)에 결합된 프로세서(156)를 갖는 전자 시스템(150)을 도시한다. 시스템(150)은 또한, 제1 및 제2 메모리 디바이스들(160A, 160B)을 포함한다. 도 1a와 대조적으로, 도 1b에서, 제1 및 제2 메모리 디바이스들(160A, 160B)은 임의의 중간 기판들 또는 인터포저들 없이, 프로세서(156)와 동일한 기판(102)에 직접 연결된다. 이러한 구성은 도 1a의 예에 비해 추가적인 속도 및 구성요소들의 감소를 제공할 수 있다. 도 1a의 예와 유사하게, 버퍼 어셈블리 또는 버퍼 다이(168)는 DRAM 다이들의 스택(162)에 인접하여 도시되어 있다. 와이어 본드들(166)은 예시적인 상호연결 구조체로서 도시되지만, TSV들과 같은 다른 상호연결 구조체들이 사용될 수 있다.
도 2는 도 1b로부터의 메모리 디바이스(118A 또는 118B)와 유사한 메모리 시스템(200)을 도시한다. 메모리 디바이스(200)는 기판(204)에 결합된 버퍼 다이(202)를 포함한다. 메모리 디바이스(200)는 또한, 기판(204)에 결합된 DRAM 다이들의 스택(210)을 포함한다. 도 2의 예에서, DRAM 다이들의 스택(210)에서의 개별 다이들은 구체적으로 하나 이상의 수직으로 인접한 다이로부터 횡측으로 오프셋되며, 도시된 예에서, 각 다이는 수직으로 인접한 다이 둘 다로부터 횡측으로 오프셋된다. 예로서, 다이는 적어도 하나의 계단 구성으로 스태거링될 수 있다. 도 2의 예는 DRAM 다이들(210)의 계단식 스택에서의 두 개의 상이한 스태거 방향들을 도시한다. 도시된 이중 계단 구성에서, 각 다이의 노출된 표면 부분(212)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(214, 216)은 DRAM 다이들의 스택(210)에서의 다이들로부터 기판(204)까지 도시된다. 기판(204) 상의 또는 내의 추가적인 도체들(도시되지 않음)이 추가로 와이어 본드 상호연결부들(214, 216)을 버퍼 다이(202)에 결합시킨다. 버퍼 다이(202)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부(203)를 사용하여 기판(204)에 결합되는 것으로 도시되어 있다. 다수의 기판 솔더 상호연결부들(206)이 도 1b에 도시된 바와 같이, 버퍼 다이로부터 기판(102)으로 그리고 종내에는 프로세서(106)로 신호들 및 데이터를 추가로 전송하기 위해 기판(204)의 저측면 상에 추가로 도시된다.
도 3은 도 2로부터의 버퍼 다이(202)와 유사한 버퍼 다이들(300)의 블록도를 도시한다. 호스트 디바이스 인터페이스(312) 및 DRAM 인터페이스(314)가 도시되어 있다. 버퍼 다이(300)의 추가적인 회로부 구성요소들은 제어기 및 스위칭 로직(316); 신뢰성, 가용성, 및 서비스가능성(RAS) 로직(317); 및 내장형 셀프-테스트(built-in self-test, BIST) 로직(318)을 포함할 수 있다. 버퍼 다이(300)로부터 DRAM 다이들의 스택으로의 통신은 화살표들(320)로 표시되어 있다. 버퍼 다이(300)로부터 호스트 디바이스로의 통신은 화살표들(322 및 324)로 표시되어 있다. 도 3에서, 화살표들(322)은 커맨드/어드레스(CA) 핀들로부터의 통신을 나타내고, 화살표들(324)은 데이터(DQ) 핀들(322)로부터의 통신을 나타낸다. 호스트 디바이스 인터페이스가 CA 및 DQ 핀들 중 어느 하나 또는 둘 다를 실질적으로 더 많거나 더 적게 가질 수도 있기 때문에, 예시적인 CA 핀 및 DQ 핀의 수들은 단지 예들로서 제공된다. 요구되는 어느 하나의 유형의 핀의 수는 많은 다른 변수들 중에서도, 인터페이스의 채널의 폭, 추가적인 비트들(예를 들어, ECC 비트들)에 대한 프로비전에 따라 달라질 수 있다. 많은 예들에서, 호스트 디바이스 인터페이스는 산업 표준 메모리 인터페이스(표준화 기구에 의해 명시적으로 정의되거나, 또는 산업계에서 채택된 사실 표준(de facto standard))일 것이다.
일 예에서, 모든 CA 핀들(324)은 단일 채널로서 동작하고, 모든 데이터 핀들(322)은 단일 채널로서 동작한다. 일 예에서, 모든 CA 핀들은 모든 데이터 핀들(322)을 서비스한다. 다른 예에서, CA 핀들(324)은 다수의 서브 채널들로 세분된다. 다른 예에서, 데이터 핀들(322)은 다수의 서브 채널들로 세분된다. 일 구성은 CA 핀들(324)의 일부가 데이터 핀들(322)의 일부를 서비스하는 것을 포함할 수 있다. 하나의 특정 예에서, 8개의 CA 핀들은 CA 핀들과 데이터(DQ) 핀들의 서브 조합으로서 9개의 데이터(DQ) 핀들을 서비스한다. 8 CA 핀/9 데이터 핀 예와 같은 다수의 서브 조합들이 하나의 메모리 디바이스에 포함될 수 있다.
컴퓨팅 디바이스들에서, DIMM(dual in line memory) 소켓과 같은 소켓을 사용하여, 마더보드와 같은 기판에 결합된 DRAM 메모리를 갖는 것이 일반적이다. 그러나, DIMM 디바이스 상의 DRAM 칩들 및 소켓 연결들의 물리적 레이아웃은 많은 양의 공간을 차지한다. DRAM 메모리에 대한 공간의 양을 감소시키는 것이 바람직하다. 추가 구성요소는 컴퓨팅 디바이스에 비용을 추가한다. 추가적으로, 소켓 인터페이스를 통한 통신은 솔더 연결부들을 사용하는 마더보드에의 직접 연결보다 느리고 신뢰성이 낮다. 소켓 인터페이스의 추가적인 구성요소는 컴퓨팅 디바이스에 비용을 추가한다.
본 개시에서 메모리 디바이스들의 예들을 사용하여, 메모리 디바이스의 물리적 크기는 소정의 DRAM 메모리 용량에 대해 감소된다. 기판에의 직접 연결로 인해 속도가 개선되고, 소켓 구성요소를 제거함으로써 비용이 감소된다.
동작 시, 호스트 디바이스로부터의 가능한 데이터 속도는 트레이스 라인들, TSV들, 와이어 본드들 등과 같은 DRAM 다이들에 대한 상호연결 구성요소들이 핸들링할 수 있는 것보다 높을 수 있다. 버퍼 다이(300)(또는 다른 형태의 버퍼 어셈블리)의 추가는 호스트 디바이스로부터의 고속 데이터 상호작용들이 버퍼링될 수 있게 한다. 도 3의 예에서, 호스트 인터페이스(312)는 제1 데이터 속도로 동작하도록 구성된다. 일 예에서, 제1 데이터 속도는 호스트 디바이스가 전달할 수 있는 속도와 매칭될 수 있다.
일 예에서, DRAM 인터페이스(314)는 제1 데이터 속도보다 느린 제2 데이터 속도로 동작하도록 구성된다. 일 예에서, DRAM 인터페이스(314)는 호스트 인터페이스(312)보다 느리고 넓도록 구성된다. 동작 시, 버퍼 다이는 호스트 인터페이스(312) 측의 고속 데이터 상호작용들을 DRAM 인터페이스(314) 측의 더 느리고 더 넓은 데이터 상호작용들로 변환할 수 있다. 추가적으로, 추가로 후술되는 바와 같이, 적어도 호스트 인터페이스의 데이터 스루풋에 근사한 데이터 스루풋을 유지하기 위해, 일부 예들에서, 버퍼 어셈블리는 호스트 인터페이스의 연결들을 각 DRAM 인터페이스들과 연관된 다수의 서브 채널들에 재할당할 수 있다. 더 느리고 더 넓은 DRAM 인터페이스(314)는 더 좁고 더 높은 속도의 호스트 인터페이스(312)의 용량과 실질적으로 매칭되도록 구성될 수 있다. 이러한 방식으로, 트레이스 라인들, TSV들, 와이어 본드들 등과 같은 DRAM 다이들에 대한 더 제한된 상호연결 구성요소들은 더 빠른 호스트 디바이스로부터 공급되는 상호작용들의 용량을 핸들링할 수 있다. 버퍼 다이(300)에 대한 (CA 핀들 및 DQ 핀들 둘 다를 갖는) 하나의 예시적인 호스트 인터페이스가 도시되어 있지만, 버퍼 다이(300)는 유사한 방식으로, 버퍼 다이(300)에 의해 다수의 DRAM 인터페이스들에 각각 맵핑되는 개별 데이터 경로들을 위한 다수의 호스트 인터페이스들을 포함할 수 있다.
일 예에서, 호스트 디바이스 인터페이스(312) 는 제1 개수의 데이터 경로를 포함하고, DRAM 인터페이스(314) 는 데이터 경로의 제1 개수보다 큰 제2 개수의 데이터 경로를 포함한다. 일 예에서, 버퍼 다이(300)에서의 회로부는 제1 개수의 데이터 경로로부터의 데이터 및 커맨드들을 제2 개수의 데이터 경로에 맵핑한다. 이러한 구성에서, 제2 개수의 데이터 경로는 전술한 바와 같이, 더 느리고 더 넓은 인터페이스를 제공한다.
일 예에서, 호스트 디바이스 인터페이스(312)의 커맨드/어드레스 핀들(324)은 제1 개수의 커맨드/어드레스 경로를 포함하고, 버퍼 다이(300)의 대응하는 DRAM 인터페이스(314) 측 상에서, DRAM 인터페이스(314)는 커맨드/어드레스 경로의 제1 개수보다 큰 제2 개수의 커맨드/어드레스 경로를 포함한다. 일 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 2배이다. 일 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 2배보다 많다. 일 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 4배이다. 일 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 8배이다.
일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 소정의 커맨드/어드레스 경로는 단지 단일의 DRAM 다이와 통신한다. 일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 소정의 커맨드/어드레스 경로는 다수의 DRAM 다이들과 통신한다. 일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 소정의 커맨드/어드레스 경로는 4개의 DRAM 다이들과 통신한다. 일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 소정의 커맨드/어드레스 경로는 16개의 DRAM 다이들과 통신한다.
일 예에서, 호스트 디바이스 인터페이스(312)의 데이터 핀들(322)은 제1 개수의 데이터 경로를 포함하고, 버퍼 다이(300)의 대응하는 DRAM 인터페이스(314) 측 상에서, DRAM 인터페이스(314)는 데이터 경로의 제1 개수보다 큰 제2 개수의 데이터 경로를 포함한다. 일 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 2배이다. 일 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 2배보다 많다. 일 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 4배이다. 일 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 8배이다.
일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 데이터 경로는 단지 단일의 DRAM 다이와 통신한다. 일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 소정의 데이터 경로는 다수의 DRAM 다이들과 통신한다. 일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 소정의 데이터 경로는 4개의 DRAM 다이들과 통신한다. 일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 소정의 데이터 경로는 16개의 DRAM 다이들과 통신한다.
일 예에서, 호스트 인터페이스(312)는 커맨드/어드레스 핀들(324) 및 데이터 핀들(322)에 대한 상이한 속도들을 포함한다. 일 예에서, 호스트 인터페이스의 데이터 핀들(322)은 6.4 Gb/s로 동작하도록 구성된다. 일 예에서, 호스트 인터페이스의 커맨드/어드레스 핀들(324)은 3.2 Gb/s로 동작하도록 구성된다.
일 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314)는 버퍼 다이(300)의 호스트 인터페이스(312) 측으로부터의 통신을 느리게 하고 넓힌다. 일 예에서, 호스트 인터페이스(312)로부터의 소정의 커맨드/어드레스 경로가 DRAM 인터페이스(314) 상의 두 개의 커맨드/어드레스 경로들에 맵핑되는 경우, 호스트 인터페이스의 속도는 3.2 Gb/s이고, DRAM 인터페이스(314)의 속도는 1.6 Gb/s이다.
일 예에서, 호스트 인터페이스(312)로부터의 소정의 데이터 경로가 DRAM 인터페이스(314) 상의 두 개의 데이터 경로들에 맵핑되는 경우, 호스트 인터페이스의 속도는 6.4 Gb/s이고, DRAM 인터페이스(314)의 속도는 3.2 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택에서의 단일 DRAM 다이와 통신한다. 일 예에서, 호스트 인터페이스(312)로부터의 소정의 데이터 경로가 DRAM 인터페이스(314) 상의 두 개의 데이터 경로들에 맵핑되는 경우, 호스트 인터페이스의 속도는 6.4 Gb/s이고, DRAM 인터페이스(314)의 속도는 1.6 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택에서의 4개의 DRAM 다이들과 통신한다. 일 예에서, 호스트 인터페이스(312)로부터의 소정의 데이터 경로가 DRAM 인터페이스(314) 상의 두 개의 데이터 경로들에 맵핑되는 경우, 호스트 인터페이스의 속도는 6.4 Gb/s이고, DRAM 인터페이스(314)의 속도는 0.8 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택에서의 16개의 DRAM 다이들과 통신한다.
일 예에서, 펄스 진폭 변조(PAM) 프로토콜이 버퍼 다이(300)의 DRAM 인터페이스(314) 측에서 통신하기 위해 사용된다. 일 예에서, PAM 프로토콜은 PAM-4를 포함하지만, 다른 PAM 프로토콜들이 본 발명의 범주 내이다. 일 예에서, PAM 프로토콜은 데이터 대역폭을 증가시킨다. 일 예에서, 호스트 인터페이스(312)로부터의 소정의 데이터 경로가 DRAM 인터페이스(314) 상의 두 개의 데이터 경로들에 맵핑되는 경우, 호스트 인터페이스의 속도는 6.4 Gb/s이고, DRAM 인터페이스(314)의 속도는 PAM을 사용하여 0.8 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택에서의 4개의 DRAM 다이들과 통신한다. 일 예에서, 호스트 인터페이스(312)로부터의 소정의 데이터 경로가 DRAM 인터페이스(314) 상의 두 개의 데이터 경로들에 맵핑되는 경우, 호스트 인터페이스의 속도는 6.4 Gb/s이고, DRAM 인터페이스(314)의 속도는 PAM을 사용하여 0.4 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택에서의 16개의 DRAM 다이들과 통신한다.
버퍼 다이(300)와 예시적인 16개의 DRAM 다이들 사이에서 통신하기 위해 필요한 핀들의 수는 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 커맨드/어드레스 경로의 수, 및 각 데이터 경로에 결합된 DRAM 다이들의 수에 따라 달라진다. 다음의 표는 핀 카운트들 및 대응하는 커맨드/어드레스 경로 구성들의 다수의 비제한적인 예들을 제시한다.
Figure pct00001
버퍼 다이(300)와 예시적인 16개의 DRAM 다이들 사이에서 통신하기 위해 필요한 핀들의 수는 버퍼 다이(300)의 DRAM 인터페이스(314) 측의 데이터 경로의 수, 및 각 데이터 경로에 결합된 DRAM 다이들의 수에 따라 달라진다. 다음의 표는 핀 카운트들 및 대응하는 데이터 경로 구성들의 다수의 비제한적인 예들을 제시한다.
Figure pct00002
아래의 선택된 예들에서 예시된 바와 같이, 상기한 표들에서의 핀의 수는 다수의 상이한 방식들로 DRAM 다이들의 스택에서의 DRAM 다이들에 결합될 수 있다. 일 예에서, 와이어 본드들이 핀들로부터 다수의 DRAM 다이들에 결합하기 위해 사용된다. 일 예에서, TSV들이 핀들로부터 다수의 DRAM 다이들에 결합하기 위해 사용된다. 와이어 본드들 및 TSV들이 예로서 사용되지만, 와이어 본드들 및 TSV들 이외의 다른 통신 경로들이 본 발명의 범주 내이다.
도 4는 메모리 디바이스(400)의 다른 실시예 도시한다. 메모리 디바이스(400)는 기판(404)에 결합된 버퍼 다이(402)를 포함한다. 메모리 디바이스(400)는 또한, 기판(404)에 결합된 DRAM 다이들의 스택(410)을 포함한다. 도 4의 예에서, DRAM 다이들의 스택(410)은 적어도 하나의 계단 구성으로 스태거링된다. 도 4의 예는 DRAM 다이들의 계단식 스택(410)에서의 두 개의 상이한 스태거 방향들을 도시한다. 도 2의 구성과 유사하게, 도시된 계단 구성에서, 노출된 표면 부분(412)은 다수의 와이어 본드 상호연결들에 사용된다.
다수의 와이어 본드 상호연결부들(414, 416)은 DRAM 다이들의 스택(410)에서의 다이들로부터 기판(404)까지 도시된다. 기판(404) 상의 또는 내의 추가적인 도체들(도시되지 않음)이 추가로 와이어 본드 상호연결부들(414, 416)을 버퍼 다이(402)에 결합시킨다. 버퍼 다이(402)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부를 사용하여 기판(404)에 결합되는 것으로 도시되어 있다. 다수의 기판 솔더 상호연결부들(406)이 버퍼 다이로부터 마더보드로 그리고 종내에는 호스트 디바이스로 신호들 및 데이터를 추가로 전송하기 위해 기판(404)의 저측면 상에 추가로 도시된다.
도 4의 예에서, 다수의 와이어 본드 상호연결부들(414, 416)은 다수의 적층된 DRAM 다이들에 직렬로 연결된다. 선택된 예들에서, 단일의 와이어 본드가 하나 초과의 DRAM 다이에서의 부하를 구동할 수 있다. 이러한 예에서, 와이어 본드 상호연결부들은 도 4에 도시된 바와 같이 직렬로 연결될 수 있다. 일 예에서, 단일의 와이어 본드가 4개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일의 와이어 본드가 8개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일의 와이어 본드가 16개의 DRAM 다이들에 직렬로 연결될 수 있다. 다른 수의 직렬 연결된 DRAM 다이도 본 발명의 범주 내이다. 추가적으로, DRAM 인터페이스의 CA 연결들은 제1 개수의 DRAM 다이에 대해 이루어질 수 있는 한편, DRAM 인터페이스의 대응하는 DQ 연결들은 제1 개수와 상이한 제2 개수의 DRAM 다이에 대해 이루어질 수 있다.
도 5a는 메모리 디바이스(500)의 다른 실시예 도시한다. 메모리 디바이스(500)는 기판(504)에 결합된 버퍼 다이(502)를 포함한다. 메모리 디바이스(500)는 또한, 기판(504)에 결합된 DRAM 다이들의 스택(510)을 포함한다. 도 5a의 예에서, DRAM 다이들의 스택(510)은 적어도 하나의 계단 구성으로 스태거링된다. 도 5의 예는 DRAM 다이들의 계단식 스택(510)에서의 두 개의 상이한 스태거 방향들을 도시한다. 도시된 계단 구성에서, 노출된 표면 부분(512)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(514, 516)은 DRAM 다이들의 스택(410)에서의 다이들로부터 기판(404)까지 도시된다. 기판(504) 상의 또는 내의 추가적인 도체들(도시되지 않음)이 추가로 와이어 본드 상호연결부들(514, 451616)을 버퍼 다이(502)에 결합시킨다. 버퍼 다이(502)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부를 사용하여 기판(504)에 결합되는 것으로 도시되어 있다. 다수의 기판 솔더 상호연결부들(506)이 버퍼 다이로부터 마더보드로 그리고 종내에는 호스트 디바이스로 신호들 및 데이터를 추가로 전송하기 위해 기판(504)의 저측면 상에 추가로 도시된다.
도 5a의 예에서, 버퍼 다이(502)는 DRAM 다이들의 스택(510) 아래에 적어도 부분적으로 위치된다. 일 예에서, 봉지재(503)가 버퍼 다이(502)를 적어도 부분적으로 둘러싼다. 도 5a의 예는 메모리 디바이스(500)의 면적 풋프린트를 추가로 감소시킨다. 나아가, DRAM 다이들의 스택(510)과 버퍼 다이(502) 사이의 상호연결 거리가 감소된다.
도 5b는 메모리 디바이스(520)의 다른 실시예 도시한다. 메모리 디바이스(520)는 기판(524)에 결합된 버퍼 다이(522)를 포함한다. 메모리 디바이스(520)는 또한, 기판(524)에 결합된 DRAM 다이들의 스택(530)을 포함한다. 다수의 와이어 본드 상호연결부들(534, 536)은 DRAM 다이들의 스택(530)에서의 다이들로부터 기판(524)까지 도시된다. 도 5b의 예에서, 다수의 와이어 본드 상호연결부들(534, 536)은 다수의 적층된 DRAM 다이들에 직렬로 연결된다. 일 예에서, 단일의 와이어 본드가 4개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일의 와이어 본드가 8개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일의 와이어 본드가 16개의 DRAM 다이들에 직렬로 연결될 수 있다. 다른 수의 직렬 연결된 DRAM 다이도 본 발명의 범주 내이다.
도 5c는 메모리 디바이스들(500 및 520)과 유사한 메모리 디바이스(540)의 상면도를 도시한다. 도 5c의 예에서, 버퍼 다이(542)는 기판(544)에 결합된 것으로 도시되고, DRAM 다이들의 스택(550) 밑에 완전히 위치된다. 도 5d는 메모리 디바이스들(500 및 520)과 유사한 메모리 디바이스(560)의 상면도를 도시한다. 도 5d에서, 버퍼 다이(562)는 기판(564)에 결합되고, DRAM 다이들의 제1 스택(570) 및 DRAM 다이들의 제2 스택(572)의 일부 아래에 부분적으로 위치된다. 일 예에서, DRAM 다이들의 더 짧은 스택은 더 짧은 상호연결 경로, 및 더 높은 제조 수율을 제공한다. 선택된 예들에서, 이러한 이유들로 DRAM 다이들의 다수의 더 짧은 스택들을 사용하는 것이 바람직할 수 있다. DRAM 다이들의 다수의 더 짧은 스택들의 하나의 트레이드오프는 메모리 디바이스(560)의 더 큰 면적 풋프린트이다.
도 6는 메모리 디바이스(600)의 다른 실시예 도시한다. 메모리 디바이스(600)는 기판(604)에 결합된 버퍼 다이(602)를 포함한다. 메모리 디바이스(600)는 또한, 기판(604)에 결합된 DRAM 다이들의 스택(610)을 포함한다. 도 6의 예에서, DRAM 다이들의 스택(610)은 적어도 하나의 계단 구성으로 스태거링된다. 도 6의 예는 DRAM 다이들의 계단식 스택(610)에서의 두 개의 상이한 스태거 방향들의 4개의 스태거들을 도시한다. 도 6에서의 DRAM 다이들의 스택(610)은 16개의 DRAM 다이들을 포함하지만, 본 발명은 이에 제한되지 않는다. 도시된 다른 계단 구성과 유사하게, 도 6에서, 노출된 표면 부분(612)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(614, 616)은 DRAM 다이들의 스택(610)에서의 다이들로부터 기판(604)까지 도시된다. 기판(604) 상의 또는 내의 추가적인 도체들(도시되지 않음)이 추가로 와이어 본드 상호연결부들(614, 616)을 버퍼 다이(602)에 결합시킨다. 버퍼 다이(602)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부를 사용하여 기판(604)에 결합되는 것으로 도시되어 있다. 다수의 기판 솔더 상호연결부들(606)이 버퍼 다이로부터 마더보드로 그리고 종내에는 호스트 디바이스로 신호들 및 데이터를 추가로 전송하기 위해 기판(604)의 저측면 상에 추가로 도시된다.
도 7는 메모리 디바이스(700)의 다른 실시예 도시한다. 메모리 디바이스(700)는 기판(704)에 결합된 버퍼 다이(702)를 포함한다. 메모리 디바이스(700)는 또한, 기판(704)에 결합된 DRAM 다이들의 스택(710)을 포함한다. 도 7의 예에서, DRAM 다이들의 스택(710)은 적어도 하나의 계단 구성으로 스태거링된다. 도 7의 예는 DRAM 다이들의 계단식 스택(710)에서의 두 개의 상이한 스태거 방향들의 4개의 스태거들을 도시한다. 도 7에서의 DRAM 다이들의 스택(710)은 16개의 DRAM 다이들을 포함하지만, 본 발명은 이에 제한되지 않는다. 도시된 다른 계단 구성과 유사하게, 도 7에서, 노출된 표면 부분(712)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(714, 716)은 DRAM 다이들의 스택(710)에서의 다이들로부터 기판(704)까지 도시된다. 기판(704) 상의 또는 내의 추가적인 도체들(도시되지 않음)이 추가로 와이어 본드 상호연결부들(714, 716)을 버퍼 다이(702)에 결합시킨다. 버퍼 다이(702)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부를 사용하여 기판(704)에 결합되는 것으로 도시되어 있다. 다수의 기판 솔더 상호연결부들(706)이 버퍼 다이로부터 마더보드로 그리고 종내에는 호스트 디바이스로 신호들 및 데이터를 추가로 전송하기 위해 기판(704)의 저측면 상에 추가로 도시된다.
도 7의 예에서, 버퍼 다이(702)는 DRAM 다이들의 스택(710) 아래에 적어도 부분적으로 위치된다. 일 예에서, 봉지재(703)가 버퍼 다이(702)를 적어도 부분적으로 둘러싼다. 도 7의 예는 메모리 디바이스(700)의 면적 풋프린트를 추가로 감소시킨다. 추가적으로, DRAM 다이들의 스택(710)과 버퍼 다이(702) 사이의 상호연결 거리가 감소된다.
도 8a는 메모리 디바이스(800)의 다른 실시예 도시한다. 메모리 디바이스(800)는 기판(804)에 결합된 버퍼 다이(802)를 포함한다. 메모리 디바이스(800)는 또한, 기판(804)에 결합된 DRAM 다이들의 스택(810)을 포함한다. 도 8a의 예에서, DRAM 다이들의 스택(810)은 수직으로 정렬된다. 도 8a에서의 DRAM 다이들의 스택(810)은 8개의 DRAM 다이들을 포함하지만, 본 발명은 이에 제한되지 않는다.
다수의 TSV 상호연결부들(812)이 DRAM 다이들의 스택(810)에서의 하나 이상의 다이를 통과하여 기판(804)으로 통신하는 것으로 도시되어 있다. 기판(804) 상의 또는 내의 추가적인 도체들(도시되지 않음)이 추가로 TSV들(812)을 버퍼 다이(802)에 결합시킨다. 버퍼 다이(802)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부를 사용하여 기판(804)에 결합되는 것으로 도시되어 있다. 다수의 기판 솔더 상호연결부들(806)이 버퍼 다이로부터 마더보드로 그리고 종내에는 호스트 디바이스로 신호들 및 데이터를 추가로 전송하기 위해 기판(804)의 저측면 상에 추가로 도시된다.
도 8b는 메모리 디바이스(820)의 다른 실시예 도시한다. 메모리 디바이스(820)는 기판(824)에 결합된 버퍼 다이(822)를 포함한다. 메모리 디바이스(820)는 또한, 기판(824)에 결합된 DRAM 다이들의 스택(830)을 포함한다. 도 8b의 예에서, DRAM 다이들의 스택(830)은 수직으로 정렬된다. 도 8b에서의 DRAM 다이들의 스택(830)은 16개의 DRAM 다이들을 포함하지만, 본 발명은 이에 제한되지 않는다.
다수의 TSV 상호연결부들(832)이 DRAM 다이들의 스택(830)에서의 하나 이상의 다이를 통과하여 기판(824)으로 통신하는 것으로 도시되어 있다. 기판(824) 상의 또는 내의 추가적인 도체들(도시되지 않음)이 추가로 TSV들(832)을 버퍼 다이(822)에 결합시킨다. 버퍼 다이(822)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부를 사용하여 기판(824)에 결합되는 것으로 도시되어 있다. 다수의 기판 솔더 상호연결부들(826)이 버퍼 다이로부터 마더보드로 그리고 종내에는 호스트 디바이스로 신호들 및 데이터를 추가로 전송하기 위해 기판(824)의 저측면 상에 추가로 도시된다.
도 9는 본 개시의 예들 중 임의의 예들에 따른 DRAM 다이들의 스택에 포함될 수 있는 네 개의 DRAM 다이들(940)의 예시적인 스택의 블록도를 일반적으로 도시한다. 스택(940)에서의 각 다이는 메모리 셀들의 어레이들을 포함하는 저장 영역(942)을 포함한다. 단일 데이터 I/O 스트라이프(944)가 스택(940)의 제1 측(941)으로부터 스택(940)의 제2 측(943)까지 통과하는 것으로 도시된다. 일 예에서, 콘택트들이 데이터 I/O 스트라이프(944)의 일측 또는 양측(941, 943) 상의 데이터 I/O 스트라이프(944)의 에지들 상에 형성될 수 있다. 콘택트들은 상기한 예들에서 설명된 바와 같은 와이어 본드들에 연결될 수 있다. 다른 예들에서, TSV들은 측들(941, 943)에서, 또는 제1 데이터 I/O 스트라이프(944)를 따르는 다른 위치들에서 데이터 I/O 스트라이프(944)에 결합될 수 있다. 특정 예들에서, 단일 데이터 I/O 스트라이프(944)는 와이어 본드들 또는 TSV들에의 연결을 위한 32개의 콘택트들을 포함한다. 일 예에서, 스택(940)에서의 4개의 다이들 모두가 상기한 예들에서 설명된 바와 같이 단일의 데이터 경로에 의해 구동될 수 있다. 특정 예들에서, 스택은 커맨드/어드레스 스트라이프(950)를 포함할 수 있다. 도시된 예에서, 커맨드/어드레스 스트라이프(950)는 와이어 본드들 또는 TSV들에의 연결을 위한 30개의 콘택트들을 포함한다.
도 10은 세 개의 상이한 에러 정정 레벨들을 제공하도록 확장될 수 있는 예시적인 메모리 모듈(1000)에 대한 모듈화된 기본 아키텍처의 예를 일반적으로 도시한다. 메모리 모듈(1000)의 기본 아키텍처는 랭크된 메모리 다이의 하나 이상의 스택(1040)에 통신가능하게 결합된 다수의 데이터 경로들(MI0 - MI3)을 포함하는 DRAM 인터페이스(1014)와 호스트 인터페이스(1012) 사이의 인터페이싱을 위한 버퍼 다이(1002)를 포함할 수 있다. 도시된 예에서, 메모리 모듈(1002)은 4개의 랭크들(랭크 0-3)로 배열된 16개의 메모리 다이를 포함할 수 있다. DRAM 인터페이스(1014)의 각 데이터 경로(MI0 - MI3)는 각 랭크(랭크 1-3)의 단일의 다이에 동시에 결합될 수 있다. 이와 같이, 메모리 다이는 랭크들 - 각 랭크는 4개의 32 DQ 핀 DRAM 다이를 포함함 - 로 배열될 수 있다. 도 10의 메모리 모듈(1002)의 기본 아키텍처 또는 구성은 에러 정정을 제공하지 않고, 32 비트 호스트 데이터 버스 또는 인터페이스(1012)를 서비스할 수 있다.
도 11은 에러 정정 코드(ECC) 정보 또는 기능을 제공하는 예시적인 메모리 모듈(1100)을 제공하기 위한 기본 아키텍처의 확장을 일반적으로 도시한다. 메모리 모듈(1100)의 기본 아키텍처는 랭크된 메모리 다이의 하나 이상의 스택(1140)에 통신가능하게 결합된 다수의 데이터 경로들(MI0 - MI3)을 포함하는 DRAM 인터페이스(1114)와 호스트 인터페이스(1112) 사이의 인터페이싱을 위한 버퍼 다이(1102)를 포함할 수 있다. 도시된 예에서, 메모리 모듈(1102)은 4개의 랭크들(랭크 0-3)로 배열된 16개의 메모리 다이를 포함할 수 있다. 기본 아키텍처에 추가하여, 예시적인 메모리 모듈(1102)은 DRAM 인터페이스(1114)의 추가적인 하나 이상의 데이터 경로(예를 들어, MI4)뿐만 아니라, ECC를 수용하기 위한 추가적인 하나의 이상의 ECC 다이(1161)를 포함한다. 도시된 예에서, 하나 이상의 ECC 다이(1161)의 각 ECC 다이는 4개의 랭크들(랭크들 0-3) 중 두 개에 대한 ECC를 수용할 수 있어서, ECC를 제공하도록 구성된 예시적인 메모리 모듈(1100)은 18개의 DRAM 다이를 포함할 수 있고 36 비트 호스트 데이터 버스(1112)를 서비스할 수 있다.
도 12는 전체 ECC/SDDC 능력을 제공하는 예시적인 메모리 모듈(1200)을 제공하기 위한 기본 아키텍처의 추가 확장을 일반적으로 도시한다. 메모리 모듈(1200)의 기본 아키텍처는 랭크된 메모리 다이의 하나 이상의 스택(1240)에 통신가능하게 결합된 다수의 데이터 경로들(MI0 - MI3)을 포함하는 DRAM 인터페이스(1214)와 호스트 인터페이스(1212) 사이의 인터페이싱을 위한 버퍼 다이(1202)를 포함할 수 있다. 도시된 예에서, 메모리 모듈(1202)은 4개의 랭크들(랭크 0-3)로 배열된 16개의 메모리 다이를 포함할 수 있다. 기본 아키텍처에 추가하여, 예시적인 메모리 모듈(1200)은 DRAM 인터페이스(1214)의 추가적인 하나 이상의 데이터 경로(예를 들어, MI4)뿐만 아니라, ECC/SDDC를 수용하기 위한 각 랭크(랭크 0-3)에 대한 추가적인 DRAM 다이(1261)를 포함할 수 있다. 도시된 예에서, 단일의 ECC/SDDC DRAM 다이는 각 랭크와 연관될 수 있어서, 전체 ECC/SDDC를 제공하도록 구성된 예시적인 메모리 모듈(1200)은 20개의 DRAM 다이를 포함할 수 있고 40 비트 호스트 데이터 버스(1212)를 서비스할 수 있다.
도 13a 및 도 13b는 도 10의 예시적인 메모리 모듈의 예시적인 물리적 구성들(1300)을 일반적으로 도시한다. 도 13a는 예시적인 2 스택 구성의 DRAM 다이들(1310)의 단일 스택을 일반적으로 도시한다. 2 스택 구성의 각 스택은 8개의 다이를 포함할 수 있다. 2 스택 구성의 각 스택은 4개의 랭크들(랭크 0-3)의 각 랭크로부터의 두 개의 다이를 포함할 수 있다. 각 스택의 다이는 버퍼(1302)의 DRAM 인터페이스의 두 개의 데이터 경로들로부터 연장되는 와이어 본드들(1312, 1314)을 통해 버퍼(1302)에 결합될 수 있다. 일례로, 제1 데이터 경로(1312)는 스택의 4개의 다이에 데이지 체이닝될 수 있다. 4개의 다이 각각은 4개의 랭크의 상이한 랭크와 연관될 수 있다. 일부 예들에서, 버퍼 다이(1302)는 도 13a에 도시된 바와 같이 스택들 각각으로부터 오프셋될 수 있다. 다른 예들에서, 버퍼 다이는 도 5a, 502 또는 도 5b, 522에 도시된 바와 같이 스택들 중 하나 아래에 위치될 수 있다. 일부 예들에서, 버퍼 다이는 도 5d, 562에 도시된 바와 같이 스택들 둘 다의 아래에 위치될 수 있다.
도 13b는 위에서 논의된 기본 아키텍처에 기초한 예시적인 메모리 모듈(1300)의 단일 스택 구성을 일반적으로 도시한다. DRAM 메모리 다이의 단일 스택(1310)은 메모리 모듈(1300)의 모두 16개의 DRAM 다이를 포함한다. 단일 스택(1310)은 4개의 랭크들(랭크 0-3)의 각 랭크로부터의 4개의 다이를 포함할 수 있다. 스택의 다이(1310)는 버퍼 다이(1302)의 DRAM 인터페이스의 4개의 데이터 경로들로부터 연장되는 와이어 본드들(1312, 1314, 1316, 1318)을 통해 버퍼에 결합될 수 있다. 일례로, 각 데이터 경로는 스택(1310)의 4개의 다이의 그룹에 데이지 체이닝될 수 있다. 4개의 다이 각각은 4개의 랭크(랭크 0-3)의 상이한 랭크와 연관될 수 있다. 일부 예들에서, 버퍼 다이(1302)는 도 12b에 도시된 바와 같이 스택(1310)으로부터 오프셋될 수 있다. 일부 예들에서, 버퍼 다이(1302)는 도 5e에 도시된 바와 같이 스택(1310) 아래에 위치될 수 있다.
도 14a 및 도 14b는 도 11의 예시적인 메모리 모듈의 예시적인 물리적 구성들(1400)을 일반적으로 도시한다. 도 14a는 예시적인 2 스택 구성의 DRAM 다이들(1410)의 단일 스택을 일반적으로 도시한다. 2 스택 구성의 각 스택은 9개의 다이를 포함할 수 있다. 2 스택 구성의 각 스택은 4개의 랭크들(랭크 0-3)의 각 랭크로부터의 두 개의 다이를 포함할 수 있다. 각 스택의 다이는 버퍼(1402)의 DRAM 인터페이스의 두 개의 데이터 경로들로부터 연장되는 와이어 본드들(1412, 1414)을 통해 버퍼(1402)에 결합될 수 있다. 일례로, 제1 데이터 경로(1412)는 스택의 4개의 다이에 데이지 체이닝될 수 있다. 4개의 다이 각각은 4개의 랭크의 상이한 랭크와 연관될 수 있다. 일부 예들에서, 버퍼 다이(1402)는 도 14a에 도시된 바와 같이 스택들 각각으로부터 오프셋될 수 있다. 다른 예들에서, 버퍼 다이는 도 5a, 502 또는 도 5b, 522에 도시된 바와 같이 스택들 중 하나 아래에 위치될 수 있다. 일부 예들에서, 버퍼 다이는 도 5d, 562에 도시된 바와 같이 스택들 둘 다의 아래에 위치될 수 있다. 기본 구성에 추가하여, 2 스택 구성의 각 스택은 하나 이상의 ECC DRAM 다이(1461)를 포함할 수 있다. 하나 이상의 ECC 다이 각각은 메모리의 랭크들의 일부의 ECC 정보를 저장할 수 있다. 예를 들어, 다이의 단일 스택(1410)은 랭크들 2 및 3에 대한 ECC 정보를 저장하도록 구성된 ECC 다이(1461)를 포함할 수 있다. 다른 스택(도시되지 않음)은 랭크들 0 및 1에 대한 ECC 정보를 저장하도록 구성된 제2 ECC 다이를 포함할 수 있다. 각 랭크로부터 각 ECC 다이로의 ECC 정보의 부여는 본 발명의 범주로부터 벗어나지 않고 전술된 것과 상이할 수 있다는 것이 이해된다. 특정 예들에서, 2 스택 구성의 각 스택의 ECC 다이는 추가적인 데이터 경로의 와이어 본드들(예를 들어, 1420)에 의해 버퍼 다이(1402)의 DRAM 인터페이스에 결합될 수 있다.
도 14b는 위에서 논의된 기본 아키텍처에 기초한 예시적인 메모리 모듈(1400)의 단일 스택 구성을 일반적으로 도시한다. DRAM 메모리 다이의 단일 스택(1410)은 메모리 모듈(1400)의 모두 18개의 DRAM 다이를 포함한다. 단일 스택(1410)은 4개의 랭크들(랭크 0-3)의 각 랭크로부터의 4개의 다이를 포함할 수 있다. 랭크된 메모리의 스택(1410)의 다이는 버퍼 다이(1402)의 DRAM 인터페이스의 4개의 데이터 경로들로부터 연장되는 와이어 본드들(1412, 1414, 1416, 1418)을 통해 버퍼에 결합될 수 있다. 일례로, 각 데이터 경로는 랭크된 메모리의 스택(1410)의 4개의 다이의 그룹에 데이지 체이닝될 수 있다. 4개의 다이 각각은 4개의 랭크(랭크 0-3)의 상이한 랭크와 연관될 수 있다. 일부 예들에서, 버퍼 다이(1402)는 도 12b에 도시된 바와 같이 스택(1410)으로부터 오프셋될 수 있다. 일부 예들에서, 버퍼 다이(1402)는 도 5e에 도시된 바와 같이 스택(1410) 아래에 위치될 수 있다. 기본 구성에 추가하여, 단일 스택 구성은 하나 이상의 ECC DRAM 다이(1461, 1462)를 포함할 수 있다. 하나 이상의 ECC 다이(1461, 1462) 각각은 메모리의 랭크들의 일부의 ECC 정보를 저장할 수 있다. 예를 들어, 다이의 단일 스택(1410)은 랭크된 메모리의 스택(1410)의 메모리의 모든 4개의 랭크들에 대한 ECC 정보를 저장하도록 구성된 2개의 ECC 다이(1461, 1462)를 포함할 수 있다. 각 랭크로부터 각 ECC 다이(1461, 1462)로의 ECC 정보의 부여는 본 발명의 범주로부터 벗어나지 않고 전술된 것과 상이할 수 있다는 것이 이해된다. 특정 예들에서, 도 14b의 단일 스택 구성의 스택(1410)의 ECC 다이는 추가적인 데이터 경로의 와이어 본드들의 세트(1520) - 여기서 와이어 본드들의 세트(1420)는 데이지 체인 방식으로 스택(1410)의 ECC 다이 둘 다(예를 들어, 1461, 1462)에 결합됨 - 에 의해 버퍼 다이(1402)의 DRAM 인터페이스에 결합될 수 있다.
도 15a 및 도 15b는 도 11의 예시적인 메모리 모듈의 예시적인 물리적 구성들(1500)을 일반적으로 도시한다. 도 15a는 예시적인 2 스택 구성의 DRAM 다이들(1510)의 단일 스택을 일반적으로 도시한다. 2 스택 구성의 각 스택은 10개의 다이를 포함할 수 있다. 2 스택 구성의 각 스택은 4개의 랭크들(랭크 0-3)의 각 랭크로부터의 두 개의 다이를 포함할 수 있다. 각 스택의 다이는 버퍼(1502)의 DRAM 인터페이스의 두 개의 데이터 경로들로부터 연장되는 와이어 본드들(1512, 1514)을 통해 버퍼(1502)에 결합될 수 있다. 일례로, 제1 데이터 경로(1512)는 스택의 4개의 다이에 데이지 체이닝될 수 있다. 4개의 다이 각각은 4개의 랭크의 상이한 랭크와 연관될 수 있다. 일부 예들에서, 버퍼 다이(1502)는 도 15a에 도시된 바와 같이 스택들 각각으로부터 오프셋될 수 있다. 다른 예들에서, 버퍼 다이는 도 5a, 502 또는 도 5b, 522에 도시된 바와 같이 스택들 중 하나 아래에 위치될 수 있다. 일부 예들에서, 버퍼 다이는 도 5d, 562에 도시된 바와 같이 스택들 둘 다의 아래에 위치될 수 있다. 기본 구성에 추가하여, 2 스택 구성의 각 스택은 하나 이상의 ECC/SDDC DRAM 다이(1561, 1562)를 포함할 수 있다. 하나 이상의 ECC/SDDC 다이 각각은 메모리의 랭크들 중 하나의 랭크의 ECC 및 SDDC 정보를 저장할 수 있다. 예를 들어, 도 15a의 다이(1510)의 단일 스택은 랭크 2에 대한 ECC/SDDC 정보를 저장하도록 구성된 제1 ECC/SDDC 다이(1561) 및 랭크 3에 대한 ECC/SDDC 정보를 저장하도록 구성된 제2 ECC/SDDC 다이(1562)를 포함할 수 있다. 다른 스택(도시되지 않음)은 랭크들 0 및 1에 대한 ECC/SDDC 정보를 저장하도록 구성된 두 개의 추가적인 ECC/SDDC 다이를 포함할 수 있다. 각 랭크로부터 각 ECC/SDDC 다이로의 ECC/SDDC 정보의 부여는 본 발명의 범주로부터 벗어나지 않고 전술된 것과 상이할 수 있다는 것이 이해된다. 특정 예들에서, 2 스택 구성의 각 스택의 ECC/SDDC 다이는 추가적인 데이터 경로(예를 들어, 1520)의 와이어 본드들 - 여기서 와이어 본드들의 각 세트는 데이지 체인 방식으로 각 스택의 ECC/SDDC 다이 둘 다(예를 들어, 1561, 1562)에 결합됨 - 에 의해 버퍼 다이(1502)의 DRAM 인터페이스에 결합될 수 있다.
도 15b는 위에서 논의된 기본 아키텍처에 기초한 예시적인 메모리 모듈(1500)의 단일 스택 구성을 일반적으로 도시한다. DRAM 메모리 다이의 단일 스택(1510)은 메모리 모듈(1500)의 모두 20개의 DRAM 다이를 포함한다. 단일 스택(1510)은 4개의 랭크들(랭크 0-3)의 각 랭크로부터의 4개의 다이를 포함할 수 있다. 랭크된 메모리의 스택(1510)의 다이는 버퍼 다이(1502)의 DRAM 인터페이스의 4개의 데이터 경로들로부터 연장되는 와이어 본드들(1512, 1514, 1516, 1518)을 통해 버퍼에 결합될 수 있다. 일례로, 각 데이터 경로는 랭크된 메모리의 스택(1510)의 4개의 다이의 그룹에 데이지 체이닝될 수 있다. 4개의 다이 각각은 4개의 랭크(랭크 0-3)의 상이한 랭크와 연관될 수 있다. 일부 예들에서, 버퍼 다이(1502)는 도 12b에 도시된 바와 같이 스택(1510)으로부터 오프셋될 수 있다. 일부 예들에서, 버퍼 다이(1502)는 도 5e에 도시된 바와 같이 스택(1510) 아래에 위치될 수 있다. 기본 구성에 추가하여, 도 15b의 단일 스택 구성은 하나 이상의 ECC/SDDC DRAM 다이(1561, 1562, 1563, 1564)를 포함할 수 있다. 하나 이상의 ECC 다이(1561, 1562, 1563, 1564) 각각은 메모리의 랭크들 중 하나의 랭크의 ECC/SDDC 정보를 저장할 수 있다. 예를 들어, 다이의 단일 스택(1510)은 랭크된 메모리의 스택(1510)의 메모리의 모든 4개의 랭크들에 대한 ECC 정보를 저장하도록 구성된 4개의 ECC/SDDC 다이를 포함할 수 있다. 각 랭크로부터 각 ECC 다이로의 ECC 정보의 부여는 본 발명의 범주로부터 벗어나지 않고 전술된 것과 상이할 수 있다는 것이 이해된다. 특정 예들에서, 도 15b의 단일 스택 구성의 스택(1510)의 ECC/SDDC 다이(1561, 1562, 1563, 1564)는 추가적인 데이터 경로의 와이어 본드들의 세트(1520) - 여기서 와이어 본드들의 각 세트는 데이지 체인 방식으로 스택(1510)의 ECC/SDDC 다이(1561, 1562, 1563, 1564) 각각에 결합됨 - 에 의해 버퍼 다이(1502)의 DRAM 인터페이스에 결합될 수 있다.
도 16은 전술한 바와 같은 하나 이상의 메모리 디바이스 및/또는 시스템을 포함할 수 있는 예시적인 기계(예를 들어, 호스트 시스템)(1600)의 블록도를 도시한다. 대안적인 실시예들에서, 기계(1600)는 독립형 디바이스로서 작동할 수 있거나 다른 기계들에 연결(예를 들어, 네트워킹)될 수 있다. 네트워킹된 전개에서, 기계(1600)는 서버-클라이언트 네트워크 환경들에서 서버 기계, 클라이언트 기계 또는 양자의 역할로 작동할 수 있다. 일례로, 기계(1600)은 피어 투 피어(P2P)(또는 다른 분산된) 네트워크 환경에서 피어 기계으로서의 역할을 할 수 있다. 기계(1600)는 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), 개인용 정보 단말기(PDA), 모바일 전화, 웹 기기, IoT 디바이스, 자동차 시스템 또는 해당 기계이 취해질 조치들을 특정하는 (순차적인 또는 그 외의) 명령어들을 실행할 수 있는 임의의 기계일 수 있다. 나아가, 하나의 기계만 도시되어 있지만, "기계"라는 용어는 또한 클라우드 컴퓨팅, SaaS(Software as a Service), 다른 컴퓨터 클러스터 구성들과 같이, 여기서 논의된 방법론들 중 임의의 하나 이상을 수행하기 위한 명령어 집합(또는 다수의 집합들)를 개별적으로 또는 공동으로 실행하는 임의의 기계군을 포함하는 것으로 간주되어야 한다.
여기서 설명된 바와 같은 예들은 로직, 구성요소들, 디바이스들, 패키지들 또는 메커니즘들을 포함하거나 이에 의해 작동할 수 있다. 회로는 하드웨어(예를 들어, 단순 회로, 게이트, 논리 등)를 포함하는 유형의 개체들로 구현된 회로 집단(예를 들어, 집합)이다. 회로부 귀속 관계는 시간이 지남에 따라 유연하고 기저를 이루는 하드웨어 변동이 있을 수 있다. 회로부들은 작동시 단독으로 또는 조합하여 특정 작업들을 수행할 수 있는 일원들을 포함한다. 일례로, 회로부의 하드웨어는 특정 동작(예를 들어, 하드웨어에 내장된)을 수행하도록 불변으로 설계될 수 있다. 일례로, 회로부의 하드웨어는 특정 동작의 명령어들을 인코딩하기 위해 물리적으로 변형된(예를 들어, 자기적으로, 전기적으로, 질량 불변 입자들의 가동 배치 등) 컴퓨터 판독가능 매체를 포함하여 가변적으로 연결되는 물리적 구성요소들(예를 들어, 실행 유닛들, 트랜지스터들, 단순 회로들 등)을 포함할 수 있다. 물리적 구성요소들을 연결시, 하드웨어 성분의 기저 전기적 속성들은 예를 들어, 절연체에서 도체로 또는 그 반대로 변경된다. 명령어들은 참여 하드웨어(예를 들어, 실행 유닛들 또는 로딩 메커니즘)가 작동할 때 특정 작업들의 부분들을 수행하기 위해 가변 연결부들을 통해 하드웨어로 회로부의 일원들을 생성할 수 있게 한다. 따라서, 컴퓨터 판독가능 매체는 디바이스가 작동할 때 회로부의 다른 구성요소들에 통신가능하게 결합된다. 일례로, 물리적 구성요소들 중 어느 하나가 하나보다 많은 회로부의 하나보다 많은 일원에 사용될 수 있다. 예를 들어, 작동 중, 실행 유닛들은 한 시점에 제1 회로부의 제1 회로에 사용될 수 있고, 상이한 시간에 제1 회로부에서 제2 회로에 의해 또는 제2 회로부에서 제3 회로에 의해 재사용될 수 있다.
기계(예를 들어, 컴퓨터 시스템, 호스트 시스템 등)(1600)은 처리 디바이스(1602)(예를 들어, 하드웨어 프로세서, CPU(central processing unit), GPU(graphics processing unit), 그래픽 프로세서 코어, 또는 이들의 임의의 조합 등), 메인 메모리(1604)(예를 들어, ROM(read-only memory), DRAM(dynamic random-access memory), 이를테면 SDRAM(synchronous DRAM) 또는 RDRAM(Rambus DRAM) 등), 정적 메모리(1606)(예를 들어, SRAM(static random- access memory) 등) 및 저장 시스템(1618)을 포함할 수 있으며, 이들 중 일부 또는 전부는 통신 인터페이스(예를 들어, 버스)(1630)를 통해 서로 통신할 수 있다. 일례로, 메인 메모리(1604)는 상기한 예들에서 설명된 바와 같은 하나 이상의 메모리 디바이스를 포함한다.
처리 디바이스(1602)는 하나 이상의 범용 처리 디바이스, 이를테면 마이크로 프로세서, 중앙 처리 유닛 등을 나타닐 수 있다. 보다 더 구체적으로, 처리 디바이스는 복합 명령어 세트 컴퓨팅(complex instruction set computing, CISC) 마이크로 프로세서, 축소 명령어 세트 컴퓨팅(reduced instruction set computing, RISC) 마이크로 프로세서, 훨씬 긴 명령어(very long instruction word, VLIW) 마이크로 프로세서, 또는 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 처리 디바이스(1602)는 또한, 하나 이상의 특수 목적 처리 디바이스, 이를테면 주문형 반도체(ASIC), 필드 프로그램가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등일 수 있다. 처리 디바이스(1602)는 본원에서 논의된 동작들 및 단계들을 수행하기 위한 명령어들(1626)을 실행하도록 구성될 수 있다. 컴퓨터 시스템(1600)은 네트워크(1620)를 통해 통신하기 위한 네트워크 인터페이스 디바이스(1608)를 더 포함할 수 있다.
저장 시스템(1618)은 본원에서 설명된 방법들 또는 기능들 중 어느 하나 이상을 구현하는 명령어들의 하나 이상의 세트(1626) 또는 소프트웨어가 저장되는 기계 판독가능 저장 매체(컴퓨터 판독가능 매체라고도 함)를 포함할 수 있다. 명령어들(1626)은 또한, 기계 판독가능 저장 매체들을 또한 구성하는 컴퓨터 시스템(1600), 메인 메모리(1604) 및 처리 디바이스(1602)에 의한 이들의 실행 동안 메인 메모리(1604) 내에 또는 처리 디바이스(1602) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다.
"기계 판독가능 매체"라는 용어는 하나 이상의 명령어 세트를 저장하는 단일 매체 또는 다수의 매체들, 또는 기계에 의한 실행을 위한 명령어 세트를 저장하거나 인코딩할 수 있고 기계로 하여금 본 개시의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 이에 따라, "기계 판독가능 저장 매체"라는 용어는 고체 상태 메모리들, 광학 매체들, 및 자기 매체들을 포함하지만, 이에 제한되지는 않는 것으로 간주되어야 한다. 일례로, 대용량 기계 판독가능 매체는 불변(예를 들어, 정지) 질량체를 갖는 다수의 입자들을 갖는 기계 판독가능 매체를 포함한다. 따라서, 대용량 기계 판독가능 매체들은 일시적인 전파 신호들이 아니다. 대용량 기계 판독가능 매체들의 구체적인 예들은: 비휘발성 메모리, 이를테면 반도체 메모리 디바이스(예를 들어, EPROM(Electrically Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory)) 및 플래시 메모리 디바이스; 자기 디스크, 이를테면 내부 하드 디스크 및 이동식 디스크; 광-자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함할 수 있다.
기계(1600)는 디스플레이 유닛, 영숫자 입력 디바이스(예를 들어, 키보드) 및 사용자 인터페이스(UI) 내비게이션 디바이스(예를 들어, 마우스)를 더 포함할 수 있다. 일례로, 디스플레이 유닛, 입력 디바이스, 또는 UI 내비게이션 디바이스 중 하나 이상은 터치 스크린 디스플레이일 수 있다. 기계는 신호 생성 디바이스(예를 들어, 스피커), 또는 GPS(global positioning system) 센서, 나침반, 가속도계, 또는 하나 이상의 다른 센서와 같은 하나 이상의 센서를 포함한다. 기계(1600)는 하나 이상의 주변 디바이스(예를 들어, 프린터, 카드 리더 등)와 통신하거나 이를 제어하기 위해 직렬(예를 들어, USB(universal serial bus), 병렬 또는 다른 유선 또는 무선(예를 들어, 적외선(IR), 근거리 통신(NFC) 등)) 연결과 같은 출력 제어기를 포함할 수 있다.
명령어들(1626)(예를 들어, 소프트웨어, 프로그램들, 운영 체제(OS) 등) 또는 다른 데이터는 처리 디바이스(1602)에 의한 사용을 위해 메인 메모리(1604)에 의해 액세스될 수 있는 저장 시스템(1618) 상에 저장된다. 메인 메모리(1604)(예를 들어, DRAM)는 통상적으로 빠르지만 휘발성이고, 이에 따라 "오프" 상태에 있는 동안을 포함하여, 장기간 저장에 적합한 저장 시스템(1618)(예를 들어, SSD)과 상이한 유형의 저장소이다. 사용자 또는 기계(1600)에 의해 사용되는 명령어들(1626) 또는 데이터는 통상적으로 처리 디바이스(1602)에 의해 사용하기 위해 메인 메모리(1604)에 로딩된다. 메인 메모리(1604)가 가득 찰 때, 저장 시스템(1618)으로부터의 가상 공간은 메인 메모리(1604)를 보충하기 위해 할당될 수 있지만, 저장 시스템(1618)은 통상적으로 메인 메모리(1604)보다 느리고, 기록 속도들은 통상적으로 판독 속도들보다 적어도 2배 느리기 때문에, 가상 메모리의 사용은 (메인 메모리(1604), 예를 들어, DRAM과 대조적으로) 저장 시스템 레이턴시로 인해 사용자 경험을 크게 감소시킬 수 있다. 나아가, 가상 메모리에 저장 시스템(1618)을 사용하면 저장 시스템(1618)의 사용가능한 수명을 크게 감소시킬 수 있다.
명령어들(1624)은 또한 다수의 전송 프로토콜들(예를 들어, 프레임 릴레이, 인터넷 프로토콜(IP), 전송 제어 프로토콜(TCP), 사용자 데이터그램 프로토콜(UDP), 하이퍼텍스트 전송 프로토콜(HTTP) 등) 중 어느 하나를 이용하여 네트워크 인터페이스 디바이스(1608)를 통해 전송 매체를 사용하여 네트워크(1620)을 통해 송신 또는 수신될 수 있다. 예시적인 통신 네트워크들은 다른 것들 중에서도, 근거리 통신망(LAN), 광역 통신망(WAN), 패킷 데이터 네트워크(예를 들어, 인터넷), 모바일 전화 네트워크(예를 들어, 셀룰러 네트워크), POTS(Plain Old Telephone) 네트워크, 및 무선 데이터 네트워크(예를 들어, Wi-Fi®로 알려진 IEEE(Institute of Electrical and Electronics Engineers) 802.15 표준 계열, WiMax®로 알려진 IEEE 802.16 표준 계열), IEEE 802.15.4 표준 계열, 피어 투 피어(P2P) 네트워크를 포함할 수 있다. 일례로, 네트워크 인터페이스 디바이스(1608) 네트워크(1620)에 연결하기 위한 하나 이상의 물리적 잭(예를 들어, 이더넷, 동축 또는 전화 잭) 또는 하나 이상의 안테나를 포함할 수 있다. 일례로, 네트워크 인터페이스 디바이스(1608)는 단일 입력 다중 출력(SIMO), 다중 입력 다중 출력(MIMO), 또는 다중 입력 단일 출력(MISO) 기술 중 적어도 하나를 사용하여 무선으로 통신하기 위한 다수의 안테나들을 포함한다. "전송 매체"라는 용어는 기계(1600)에 의한 실행을 위한 명령들을 저장, 인코딩 또는 전달할 수 있는 임의의 무형의 매체를 포함하는 것으로 간주되어야 하고, 그러한 소프트웨어의 통신을 가능하게 하기 위한 디지털 또는 아날로그 통신 신호들 또는 다른 무형의 매체를 포함한다.
상기한 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면들에 대한 참조를 포함한다. 도면들은 예로서, 본 발명이 실시될 수 있는 구체적인 실시예들을 도시한다. 이러한 실시예들은 본 명세서에서 "예들(examples)"이라고도 지칭된다. 이러한 예들은 도시되거나 설명된 것들 이외의 요소들을 포함할 수 있다. 그러나, 본 발명자는 또한 도시되거나 설명된 요소들만이 제공되는 예들도 고려한다. 더욱이, 본 발명자는 또한 본 명세서에서 도시되거나 설명된 특정 예(또는 이의 하나 이상의 양태), 또는 다른 예들(또는 이의 하나 이상의 양태) 중 어느 하나에 대해 도시되거나 설명된 요소들(또는 이의 하나 이상의 양태)의 임의의 조합 또는 치환을 사용하는 예들도 고려한다.
본 문서에서 참조되는 모든 공보, 특허, 및 특허 문서는 개별적으로 참조로서 통합되는 것과 같이, 그 전체가 여기에 참조로서 통합된다. 이 문서와 참조로 통합된 문서들 간에 일관되지 않은 사용이 있는 경우, 통합된 참조(들)의 사용은 이러한 문서의 사용을 보완하는 것으로 간주되어야 한다; 조정 불가능한 불일치의 경우에는, 이 문서의 사용이 우선한다.
본 문서에서, "한" 또는 "하나의"라는 용어들은 특허 문서들에서 통상적인 바와 같이, "적어도 하나" 또는 "하나 이상"의 임의의 다른 사례들 또는 용법들과 관계없이, 하나 또는 하나 초과를 포함하도록 사용된다. 본 문서에서, "또는"이라는 용어는 비배타적 또는을 지칭하도록 사용되어, 다르게 표시되지 않는 한, "A 또는 B"는 "A이지만 B는 아닌", "B이지만 A는 아닌", 그리고 "A 및 B"를 포함한다. 첨부된 청구항들에서, "포함하는" 및 "여기서"라는 용어들은 "포함한" 및 "이때"의 각각의 용어들의 알기 쉬운 영어와 동등한 것으로 사용된다. 또한, 다음의 청구항들에서, "포함하는" 및 "포함한"이라는 용어들은 개방형이다, 즉 청구항에서 그러한 용어 뒤에 나열되는 것들 이외의 요소들을 포함하는 시스템, 디바이스, 물품 또는 방법이 여전히 그 청구항의 범위 내에 속하는 것으로 간주된다. 더욱이, 다음의 청구항들에서, "제1", "제2", 및 "제3" 등의 용어들은 단지 라벨들로 사용되고, 이들의 대상들에 수와 관련된 요건들을 부과하는 것으로 의도되지 않는다.
다양한 예에서, 여기에 설명된 구성요소들, 제어기들, 프로세서들, 유닛들, 엔진들 또는 테이블들은 다른 것들 중에서도 물리적 디바이스 상에 저장된 물리적 회로 또는 펌웨어를 포함할 수 있다. 본 명세서에서 사용될 때, "프로세서"는 이에 제한되지는 않지만 마이크로 프로세서, 마이크로 제어기, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 프로세서들 또는 멀티 코어 디바이스들의 그룹을 비롯한 임의의 다른 유형의 프로세서 또는 처리 회로와 같은 임의의 유형의 계산 회로를 의미한다.
본 문서에서 사용될 때 "수평"이라는 용어는 임의의 시점에 기판의 실제 배향과 관계 없이, 웨이퍼 또는 다이의 기저와 같이 기판의 통상의 평면 또는 표면에 평행한 평면으로서 정의된다. 수직이라는 용어는 위에서 정의된 바와 같이 수평에 수직인 방향을 지칭한다. "상(on)", "위(over)" 및 "아래(under)"와 같은 전치사들은 기판의 배향에 관계없이 기판의 상부 또는 노출된 표면 상에 있는 통상의 평면 또는 표면에 대하여 정의되며; "상"은 ~ "상"에 놓이는 다른 구조물에 관한 하나의 구조물의 직접 접촉을 제시하도록 의도되는 한편(반대되는 표기가 없는 경우); "위" 및 "아래"라는 용어들은 이에 제한되지는 않지만 그에 따라 구체적으로 식별되지 않는 한 식별된 구조들 간의 직접 접촉을 명시적으로 포함하는 구조들(또는 층들, 특징부들 등)의 상대적 배치를 명시적으로 식별도록 의도된다. 유사하게, "위" 및 "아래"라는 용어들은 구조물이 참조된 구조물에 관해 수평 배향이 아니라, 수직으로 연장되더라도, 구조물이 참조된 구조 "위에" 있을 수 있으므로 - 이것이 어떤 시점에, 논의 중인 구성물의 최외측 부분인 경우 -, 수평 배향들로 제한되지 않는다.
"웨이퍼" 및 "기판"이라는 용어들은 본 명세서에서 집적 회로 제조의 다양한 스테이지들 동안 집적 회로들이 위에 형성되는 임의의 구조물, 그리고 또한 이러한 구조물들을 총칭한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 취해지지 않아야 하고, 다양한 실시예들의 범위는 첨부된 청구항들에 의해서만, 이러한 청구항들에 부여되는 균등물들의 전체 범위와 함께, 정의된다.
본 개시에 따라 그리고 본 명세서에서 설명된 다양한 실시예들은 메모리 셀들의 수직 구조를 이용하는 메모리를 포함한다(예를 들어, 메모리 셀들의 NAND 스트링들). 본 명세서에서 사용될 때, 방향 형용사들은 메모리 셀들이 형성되는 기판의 표면에 관해 취해질 것이다(즉, 수직 구조는 기판 표면으로부터 연장되는 것으로 취해질 것이고, 수직 구조의 하단은 기판 표면에 가장 가까운 단부로 취해질 것이며, 수직 구조물의 상단은 기판 표면으로부터 가장 먼 단부로 취해질 것이다).
여기서 사용될 때, 수평, 수직, 법선, 평행, 수선 등과 같은 방향 형용사들은 상대적인 배향들을 지칭할 수 있고, 달리 언급되지 않는 한 특정 기하학적 속성들에 대한 엄격한 준수를 요구하지는 않는다. 예를 들어, 여기서 사용될 때, 수직 구조물은 기판의 표면에 엄격히 수선일 필요는 없지만, 대신에 기판의 표면에 대체로 수선일 수 있고, 기판의 표면과 예각을 형성할 수 있다(예를 들어, 60도 - 120도 등).
여기에 설명된 일부 실시예에서, 상이한 도핑 구성이 선택 게이트 소스(SGS), 제어 게이트(CG) 및 선택 게이트 드레인(SGD)에 적용될 수 있으며, 이러한 예에서 이들 각각은 이러한 티어들(예를 들어, 폴리실리콘 등)이 에칭 용액에 노출될 때 상이한 에칭 속도들을 가질 수 있도록 하는 결과, 폴리실리콘으로 형성되거나 적어도 폴리실리콘을 포함할 수 있다. 예를 들어, 3D 반도체 소자에서 모놀리식 필라를 형성하는 공정에서, SGS 및 CG는 오목하게 형성할 수 있는 한편, SGD는 덜 오목하거나 오목하지 않을 수 있다. 그에 따라 이러한 도핑 구성들은 에칭 용액(예를 들어, 테트라메틸암모늄 하이드 록사이드(TMCH))을 사용함으로써 3D 반도체 소자에서 별개의 티어들(예를 들어, SGS, CG 및 SGD)로의 선택적 에칭을 가능하게 할 수 있다.
메모리 셀을 작동하는 것은 본 명세서에서 사용될 때, 메모리 셀로부터 판독하는 것, 메모리 셀에 기록하는 것, 또는 메모리 셀을 소거하는 것을 포함한다. 메모리 셀을 의도된 상태로 두는 동작은 본 명세서에서 "프로그래밍"이라고 지칭되고, 메모리 셀에 기록하는 것 또는 메모리 셀로부터 소거하는 것 양자를 포함할 수 있다(예를 들어, 메모리 셀은 소거된 상태로 프로그래밍될 수 있다).
본 개시의 하나 이상의 실시예에 따르면, 메모리 디바이스의 내부 또는 외부에 위치된 메모리 제어기(예를 들어, 프로세서, 제어기, 펌웨어 등)는 (예를 들어, 웨어 사이클들을 기록, 이것들이 발생할 때 메모리 디바이스의 동작들을 카운팅, 이것이 개시하는 메모리 디바이스의 동작들을 추적, 웨어 상태에 대응하는 메모리 디바이스 특성들을 평가하여 등) 웨어 사이클들의 양 또는 웨어 상태를 결정(예를 들어, 선택, 설정, 조절, 컴퓨팅, 변경, 삭제, 통신, 구성, 유도, 정의, 이용, 수정, 적용 등)할 수 있다.
본 개시의 하나 이상의 실시예에 따르면, 메모리 액세스 디바이스는 각 메모리 동작마다 웨어 사이클 정보를 메모리 디바이스에 제공하도록 구성될 수 있다. 메모리 디바이스 제어 회로부(예를 들어, 제어 로직)는 웨어 사이클 정보에 대응하는 메모리 디바이스 성능 변화를 보상하도록 프로그래밍될 수 있다. 메모리 디바이스는 웨어 사이클 정보를 수신하고 웨어 사이클 정보에 응답하여 하나 이상의 작동 파라미터(예를 들어, 값, 특성)를 결정할 수 있다.
하나의 요소가 또 다른 요소 "상"에 있거나 또 다른 요소"에 연결"되거나 또 다른 요소"와 결합"되는 것으로 언급될 때, 이는 직접 다른 요소 상에 있거나 다른 요소에 연결되거나 다른 요소와 결합될 수 있거나 중간에 다른 요소들이 존재할 수 있는 것으로 이해될 것이다. 대조적으로, 하나의 요소가 "직접" 또 다른 요소 "상"에 있거나 "직접" 또 다른 요소"에 연결"되거나 "직접" 또 다른 요소"와 결합"되는 것으로 언급될 때에는, 중간에 어떠한 요소 또는 층도 존재할 수 없다. 도면들에서 두 개의 요소들이 이것들을 연결하는 선으로 도시된다면, 달리 표시되지 않는 한, 두 개의 요소들은 결합, 또는 직접 결합되는 것 중 어느 하나일 수 있다.
본 명세서에서 설명된 방법 예들은 적어도 부분적으로 기계 또는 컴퓨터 구현될 수 있다. 일부 예들은 상기한 예들에 설명된 바와 같은 방법들을 수행하도록 전자 디바이스를 구성하도록 동작가능한 명령어들로 인코딩된 컴퓨터 판독가능 매체 또는 기계 판독가능 매체를 포함할 수 있다. 이러한 방법들의 구현은 코드, 이를테면 마이크로 코드, 어셈블리 언어 코드, 상위 레벨 언어 코드, 또는 기타를 포함할 수 있다. 이러한 코드는 다양한 방법들을 수행하기 위한 컴퓨터 판독가능한 명령어들을 포함할 수 있다. 코드는 컴퓨터 프로그램 제품들의 부분들을 형성할 수 있다. 나아가, 코드는 이를테면 실행 동안 또는 다른 때에, 하나 이상의 휘발성 또는 비휘발성의 유형적인 컴퓨터 판독가능 매체 상에 유형적으로 저장될 수 있다. 이들 유형적인 컴퓨터 판독가능 매체들의 예들은 하드 디스크, 착탈식 자기 디스크, 착탈식 광 디스크(예를 들어, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM) 등을 포함할 수 있다.
본원에서 개시된 방법 및 장치를 더 잘 예시하기 위해, 실시예들의 비제한적인 리스트가 여기서 제공된다:
제1 예, 예 1에서, 메모리 모듈은 메모리 다이 4쌍을 포함하는 적어도 8개의 메모리 다이의 제1 스택 - 메모리 다이 4쌍의 각 쌍은 메모리 모듈의 4개의 메모리 랭크들의 개별 메모리 랭크와 연관됨 -, 메모리 액세스 커맨드들을 수신하고 제1 스택의 메모리 위치들에 액세스하도록 구성된 메모리 제어기, 및 메모리 모듈과 메모리 제어기의 외부 종단들 사이의 연결부들을 라우팅하도록 구성된 기판을 포함할 수 있다.
예 2에서, 예 1의 사항은, 제1 스택은 적어도 9개의 메모리 다이들을 포함하고; 제어기는 적어도 9개의 메모리 다이들 중 제1 메모리 다이 상에 에러 정정 코드(ECC) 정보를 저장하도록 구성되며; 제1 메모리 다이는 메모리 다이 4쌍 중 하나가 아닌 것을 포함한다.
예 3에서, 예 2의 사항은, 제1 스택은 적어도 10개의 메모리 다이들을 포함하고; 제어기는 적어도 10개의 메모리 다이들 중 제2 메모리 다이 상에 단일 디바이스 데이터 정정(SDDC) 정보를 저장하도록 구성되며; 제2 메모리 다이는 메모리 다이 4쌍 중 하나가 아닌 것을 포함한다.
예 4에서, 예 1-예 3의 사항은, 메모리 제어기는 기판 상의 제1 스택으로부터 횡측으로 오프셋되어 장착되는 것을 포함한다.
예 5에서, 예 1-예 4의 사항은, 메모리 제어기는 제1 스택과 기판 사이에 장착되는 것을 포함한다.
예 6에서, 예 1-예 5의 사항은, 제1 스택의 종단들을 기판의 종단들과 결합하도록 구성된 복수의 와이어 본드 종단들을 포함한다.
예 7에서, 예 1-예 6의 사항은, 복수의 와이어 본드 종단들 중 제1 와이어 본드 종단은 기판의 제1 단일 데이터 종단을 8개의 메모리 다이들의 제1 스택의 적어도 4개의 메모리 다이의 제1 데이터 종단과 결합하도록 구성되는 것을 포함한다.
예 8에서, 예 1-예 7의 사항은, 적어도 8개의 메모리 다이들의 제2 스택 - 제2 스택은 제2의 메모리 다이 4쌍을 포함하며, 제2의 메모리 다이 4쌍의 각 쌍은 메모리 모듈의 4개의 메모리 랭크들의 개별 메모리 랭크와 연관됨 - 을 포함한다.
예 9에서, 예 8의 사항은, 제2 스택은 기판 상에서 제1 스택 및 메모리 제어기로부터 오프셋되는 것을 포함한다.
예 10에서, 예 8-예 9의 사항은, 제2 스택은 제1 스택과 적층되는 것을 포함한다.
예 11에서, 예 8-예 10의 사항은, 각 랭크는 제1 스택을 형성하고 제2 스택을 형성하는 메모리 다이들 중 적어도 4개의 메모리 다이를 포함하는 것을 포함한다.
예 12에서, 예 1-예 11의 사항은, 제1 스택 내의 적어도 8개의 메모리 다이들의 각 메모리 다이는 적어도 8개의 메모리 다이들 중 적어도 7개의 메모리 다이들의 와이어 본드 종단 영역을 노출시키기 위해 제1 스택의 이웃하는 메모리 다이로부터 횡측으로 오프셋되는 것을 포함한다.
예 13에서, 예 1-예 12의 사항은, 기판에 결합된 버퍼 다이 - 버퍼 다이는 호스트 디바이스 인터페이스, 및 제1 스택에 결합된 메모리 인터페이스를 포함함 -; 및 버퍼 다이 내의 회로부 - 버퍼 다이 내의 회로부는 호스트 인터페이스를 제1 데이터 속도로 동작시키고, 메모리 인터페이스를 제1 데이터 속도보다 느린 제2 데이터 속도로 동작시키도록 구성됨 - 를 포함하는 것을 포함한다.
예 14에서, 예 13의 사항은, 제1 스택은 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것을 포함한다.
예 15에서, 예 13-예 14의 사항은, 8개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함한다.
예 16에서, 예 13-예 15의 사항은, 9개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함한다.
예 17에서, 예 13-예 16의 사항은, 10개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함한다.
예 18에서, 예 13-예 17의 사항은, 16개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함한다.
예 19에서, 예 13-예 18의 사항은, 18개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함한다.
예 20에서, 예 13-예 19의 사항은, 20개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함한다.
예 21에서, 예 1-예 20의 사항은, 제1 스택은 계단식 적층형 메모리 다이들을 포함하는 것을 포함한다.
예 22에서, 예 21의 사항은, 제1 스택은 단일 스택 내에 하나보다 많은 계단 방향을 포함하는 것을 포함한다.
예 23은 적어도 8개의 메모리 디바이스들의 스택의 메모리 셀들에 정보를 저장하는 단계; 및 메모리 셀들의 4개의 랭크들에 걸쳐 정보를 조직화하는 단계 - 4개 랭크들의 각 랭크는 적어도 8개의 메모리 디바이스들 중 적어도 두 개에 부여됨 - 를 포함하는, 방법이다.
예 24에서, 예 23의 사항은, 스택의 제9 메모리 디바이스의 메모리 셀들 상에 에러 정정 코드(ECC) 정보를 저장하는 단계를 포함하되, 제9 메모리 디바이스는 적어도 8개의 메모리 디바이스들 이외의 것이다.
예 25에서, 예 24의 사항은, 제9 메모리 디바이스에는 4개의 랭크들 중 단일의 랭크에 대한 ECC 정보가 부여되는 것을 포함한다.
예 26에서, 예 24-예 25의 사항은, 스택의 제10 메모리 디바이스의 메모리 셀들 상에 단일 디바이스 데이터 정정(SDDC) 정보를 저장하는 단계를 포함하되, 제10 메모리 디바이스는 적어도 8개의 메모리 디바이스들 이외의 것이다.
상기한 설명은 제한적이 아니라, 예시적인 것으로 의도된다. 예를 들어, 상술된 예들(또는 이의 하나 이상의 양태)은 서로 조합하여 사용될 수 있다. 이를테면 해당 기술분야의 통상의 기술자에 의해, 상기한 설명을 검토시 다른 실시예들이 사용될 수 있다. 본 요약은 독자가 기술 개시의 본질을 신속하게 확인할 수 있게 해주기 위해 37 C.F.R. § 1.72(b)에 따라 제공된 것이다. 본 요약은 청구항들의 범위 또는 의미를 해석하거나 제한하는 데에 사용되지 않을 것이라는 이해 하에 제출된 것이다. 또한, 상기한 상세한 설명에서, 다양한 특징들은 본 개시를 간소화하기 위해 함께 그룹화될 수 있다. 이는 청구되지 않은 개시된 특징이 임의의 청구항에 필수적인 것임을 의도하는 것으로 해석되어서는 안 된다. 그보다, 본 발명의 대상은 개시된 특정 실시예의 모든 특징들보다 적을 수 있다. 이에 따라, 다음의 청구항들은 이에 의해 상세한 설명으로 통합되며, 각 청구항은 별개의 실시예로서 독립되고, 이러한 실시예들은 다양한 조합들 또는 치환들로 서로 조합될 수있는 것으로 고려된다. 본 발명의 범위는 첨부된 청구항들을 참조하여, 이러한 청구항들의 권리가 부여되는 균등물들의 전체 범위와 함께 결정되어야 한다.

Claims (26)

  1. 메모리 모듈로서,
    메모리 다이 4쌍을 포함하는 적어도 8개의 메모리 다이의 제1 스택 - 상기 메모리 다이 4쌍의 각 쌍은 상기 메모리 모듈의 4개의 메모리 랭크들의 개별 메모리 랭크와 연관됨 -;
    메모리 액세스 커맨드들을 수신하고 상기 제1 스택의 메모리 위치들에 액세스하도록 구성된 메모리 제어기; 및
    상기 메모리 모듈과 상기 메모리 제어기의 외부 종단들 사이의 연결부들을 라우팅하도록 구성된 기판을 포함하는, 메모리 모듈.
  2. 제1항에 있어서, 상기 제1 스택은 적어도 9개의 메모리 다이들을 포함하고;
    상기 제어기는 상기 적어도 9개의 메모리 다이들 중 제1 메모리 다이 상에 에러 정정 코드(error correction cod, ECC) 정보를 저장하도록 구성되며;
    상기 제1 메모리 다이는 상기 메모리 다이 4쌍 중 하나가 아닌 것인, 메모리 모듈.
  3. 제2항에 있어서, 상기 제1 스택은 적어도 10개의 메모리 다이들을 포함하고;
    상기 제어기는 상기 적어도 10개의 메모리 다이들 중 제2 메모리 다이 상에 단일 디바이스 데이터 정정(single device data correction, SDDC) 정보를 저장하도록 구성되며;
    상기 제2 메모리 다이는 상기 메모리 다이 4쌍 중 하나가 아닌 것인, 메모리 모듈.
  4. 제1항에 있어서, 상기 메모리 제어기는 상기 기판 상의 상기 제1 스택으로부터 횡측으로 오프셋되어 장착되는 것인, 메모리 모듈.
  5. 제1항에 있어서, 상기 메모리 제어기는 상기 제1 스택과 상기 기판 사이에 장착되는 것인, 메모리 모듈.
  6. 제1항에 있어서, 상기 제1 스택의 종단들을 상기 기판의 종단들과 결합하도록 구성된 복수의 와이어 본드 종단들을 포함하는 것인, 메모리 모듈.
  7. 제6항에 있어서, 상기 복수의 와이어 본드 종단들 중 제1 와이어 본드 종단은 상기 기판의 제1 단일 데이터 종단을 상기 8개의 메모리 다이들의 제1 스택의 적어도 4개의 메모리 다이의 제1 데이터 종단과 결합하도록 구성되는 것인, 메모리 모듈.
  8. 제1항에 있어서, 적어도 8개의 메모리 다이들의 제2 스택 - 상기 제2 스택은 제2의 메모리 다이 4쌍을 포함하며, 상기 제2의 메모리 다이 4쌍의 각 쌍은 상기 메모리 모듈의 상기 4개의 메모리 랭크들의 개별 메모리 랭크와 연관됨 - 을 포함하는, 메모리 모듈.
  9. 제8항에 있어서, 상기 제2 스택은 상기 기판 상에서 상기 제1 스택 및 상기 메모리 제어기로부터 오프셋되는 것인, 메모리 모듈.
  10. 제8항에 있어서, 상기 제2 스택은 상기 제1 스택과 적층되는 것인, 메모리 모듈.
  11. 제8항에 있어서, 각 랭크는 상기 제1 스택을 형성하고 상기 제2 스택을 형성하는 상기 메모리 다이들 중 적어도 4개의 메모리 다이를 포함하는 것인, 메모리 모듈.
  12. 제1항에 있어서, 상기 제1 스택 내의 상기 적어도 8개의 메모리 다이들의 각 메모리 다이는 상기 적어도 8개의 메모리 다이들 중 적어도 7개의 메모리 다이들의 와이어 본드 종단 영역을 노출시키기 위해 상기 제1 스택의 이웃하는 메모리 다이로부터 횡측으로 오프셋되는 것인, 메모리 모듈.
  13. 제1항에 있어서,
    기판에 결합된 버퍼 다이 - 상기 버퍼 다이는 호스트 디바이스 인터페이스, 및 상기 제1 스택에 결합된 메모리 인터페이스를 포함함 -; 및
    상기 버퍼 다이 내의 회로부 - 상기 버퍼 다이 내의 회로부는 상기 호스트 인터페이스를 제1 데이터 속도로 동작시키고, 상기 메모리 인터페이스를 상기 제1 데이터 속도보다 느린 제2 데이터 속도로 동작시키도록 구성됨 - 를 포함하는, 메모리 모듈.
  14. 제13항에 있어서, 상기 제1 스택은 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것인, 메모리 모듈.
  15. 제13항에 있어서, 상기 제1 스택은 8개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것인, 메모리 모듈.
  16. 제13항에 있어서, 상기 제1 스택은 9개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것인, 메모리 모듈.
  17. 제13항에 있어서, 상기 제1 스택은 10개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것인, 메모리 모듈.
  18. 제13항에 있어서, 상기 제1 스택은 16개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것인, 메모리 모듈.
  19. 제13항에 있어서, 상기 제1 스택은 18개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것인, 메모리 모듈.
  20. 제13항에 있어서, 상기 제1 스택은 20개의 동적 랜덤 액세스 메모리(DRAM) 다이를 포함하는 것인, 메모리 모듈.
  21. 제1항에 있어서, 상기 제1 스택은 계단식 적층형 메모리 다이들을 포함하는 것인, 메모리 모듈.
  22. 제21항에 있어서, 상기 제1 스택은 단일 스택 내에 하나보다 많은 계단 방향을 포함하는 것인, 메모리 모듈.
  23. 방법으로서,
    적어도 8개의 메모리 디바이스들의 스택의 메모리 셀들에 정보를 저장하는 단계; 및
    메모리 셀들의 4개의 랭크들에 걸쳐 상기 정보를 조직화하는 단계 - 상기 4개 랭크들의 각 랭크는 상기 적어도 8개의 메모리 디바이스들 중 적어도 두 개에 부여됨 - 를 포함하는, 방법.
  24. 제23항에 있어서, 상기 스택의 제9 메모리 디바이스의 메모리 셀들 상에 에러 정정 코드(ECC) 정보를 저장하는 단계를 포함하되, 상기 제9 메모리 디바이스는 상기 적어도 8개의 메모리 디바이스들 이외의 것인, 방법.
  25. 제24항에 있어서, 상기 제9 메모리 디바이스에는 상기 4개의 랭크들 중 단일의 랭크에 대한 상기 ECC 정보가 부여되는 것인, 방법.
  26. 제24항에 있어서, 상기 스택의 제10 메모리 디바이스의 메모리 셀들 상에 단일 디바이스 데이터 정정(SDDC) 정보를 저장하는 단계를 포함하되, 상기 제10 메모리 디바이스는 상기 적어도 8개의 메모리 디바이스들 이외의 것인, 방법.
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