TWI501359B - 電子元件封裝體及其形成方法 - Google Patents

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Description

電子元件封裝體及其形成方法
本發明係有關於一種電子元件封裝體及其製法，且特別是有關於以一種由液態固化的材料層作為上封裝層及/或具有穿矽通孔(TSV)之電子元件封裝體。
光感測元件或發光元件等光電元件在擷取影像或照明的應用中扮演著重要的角色，這些光電元件均已廣泛地應用於例如是數位相機(digital camera)、數位攝錄像機(digital video recorder)、手機(mobile phone)、太陽能電池、螢幕、照明設備等的消費電子元件和攜帶型電子元件中。隨著上述各種電子元件愈來愈輕巧化，使得光電元件封裝體的尺寸也愈來愈縮小化。
傳統的半導體封裝主要是將半導體晶片封裝於一不透明的電子元件封裝體中，以避免半導體晶片受到外界的污染且保護半導體晶片不受外界撞擊的影響。反之，光電元件(例如CMOS影像感應器或發光二極體元件)必須封裝於具有至少一透明基板(如玻璃基板)作為上封裝層的電子元件封裝體中以接受外界的光線或輸出光線。通常所採取的封裝方式是將透明基底整面塗以黏著劑而接合至具有光感測元件或發光元件之晶圓上而完成封裝。然而，黏著劑可能會造成光線折射而影響光線的接收或輸出。
為了避免黏著劑影響光線的接收或輸出，目前已發展出一種利用圍堰結構(dam)撐起透明基板並圍出空穴(cavity)的技術。在此技術中，圍堰結構取代整面塗以黏著劑而將透明基板固定於光電元件上(僅於圍堰結構塗上黏著劑)，光電元件對於光線之接收或輸出係透過所圍出的空穴與透明基板，不需經由透光率不佳的黏著劑，具較佳的光線接收與輸出。然而，圍堰結構之結構強度較差，容易於接面處(例如與透明基板的接合處)發生裂痕(crack)、脫層(delaminate)、彎曲(bending)等現象。此外，所使用之透明基板一般為玻璃基板，除了價格不菲，亦增加封裝體的重量。
此外，隨著半導體製程技術的不斷進步，可於更小的晶片中形成更多的半導體元件。除了使晶片的效能更為提升外，還能節省晶圓面積而降低成本。然而，隨著晶片尺寸縮小化與元件密度之增加，其輸出/輸入連接(I/O)之數目與密度亦增加，因而造成封裝上的困難。
因此，業界亟需一種新穎的封裝技術及結構以改善光電元件之封裝。
本發明實施例提供一種電子元件封裝體，包括一具有電子元件之基底，其中此基底具有第一表面與相反之第二表面；以及一上封裝層，直接液態固化形成於第一表面上，且上封裝層與第一表面之間不含黏著劑，其中由液態固化的上封裝層具有平坦的上表面，且由液態固化的上封裝層透光率大於90%。
本發明實施例另提供一種形成電子元件封裝體的方法，包括提供一具有電子元件之基底，此基底具有第一表面與相反之第二表面；以及直接於第一表面上液態固化形成一上封裝層，上封裝層與第一表面之間不含黏著劑，其中由液態固化的上封裝層具有大抵平坦的上表面，且由液態固化的上封裝層之透光率約大於90%；其中，由液態固化的上封裝層之形成包括：將一液態材料直接覆蓋於第一表面上；以及將液態材料固化以形成上封裝層。
本發明實施例又提供一種電子元件封裝體的形成方法，包括提供一承載基底，具有一上表面及一相反之下表面；於承載基底之該上表面形成至少一凹槽；於凹槽中設置一具有導電電極之晶片，晶片並由一上封裝層所覆蓋；於承載基底之凹槽中形成一填充層，填充層圍繞上述晶片；自下表面薄化承載基底至一既定深度；於晶片內或承載基底內形成至少一穿孔；以及於穿孔之側壁上形成一導電層，且導電層與導電電極形成電性接觸。
本發明實施例又提供一種電子元件封裝體，包括一承載基底，具有至少一開口，此開口係自承載基底之上表面向下延伸；一填充層，位於開口中；一晶片，位於開口中，且被填充層圍繞，此晶片具有一導電電極；一上封裝層，覆蓋上述晶片；至少一穿孔，位於晶片內或承載基底內；以及一導電層，位於穿孔之側壁上，且導電層與導電電極形成電性接觸。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明之一實施例係提供一種具有以由液態固化的材料層為上封裝層之電子元件封裝體，利用將液態材料固化以形成透明的上封裝層。本發明之另一實施例還提供具有穿矽通孔(TSV)之封裝結構，利用穿矽通孔與線路重佈層(RDL)形成晶片與封裝結構外部之導電通路。本發明實施例之各階段製程將以圖式表示。在本發明實施例之圖式與敘述中，相似的元件將以相似的標號標示。
第1A-1D圖顯示本發明實施例之電子元件封裝體的一系列製程剖面圖。如第1A圖所示，首先提供一包含電子元件之基底100，其具有第一表面102與一相反之第二表面104。基底100可為矽基底、半導體基底、化合物半導體基底、半導體晶圓、藍寶石基底、或前述之組合。本發明實施例之電子元件封裝體包括晶圓級封裝，主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體。然而，在一特定實施例中，例如將已分離的半導體晶片重新分佈在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit device)之封裝體。
在一實施例中，基底100中具有於第一表面102露出之電子元件106，其可為各種光電元件。例如，電子元件106可為光感測元件、太陽能電池、或發光元件等。電子元件106亦可為微機電系統(micro electro mechanical system,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理變化量來測量的物理感測器(physical sensor)、射頻元件(RF circuit)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等。為了保護電子元件106免於受到外界的污染或傷害，需於其上形成透明的上封裝層，以提供保護並使光線能順利地進入與輸出。
接著，進行本發明實施例之一特徵步驟，直接於第一表面102上液態固化形成一材料層，其具有大抵平坦的上表面，且其透光率約大於90%。由液態固化的材料層可作為本發明實施例之電子元件封裝體的上封裝層，可取代習知的玻璃基板、黏著劑、或圍堰結構。在一實施例中，上封裝層與第一表面102之間不含額外的黏著劑。
請參照第1B-1C圖，其顯示本發明實施例中之由液態固化的上封裝層108的形成過程。如第1B圖所示，首先將具流動性的液態材料108a直接塗佈於基底100的第一表面102上，利用液態材料108a本身的披覆性形成大抵平坦的塗膜。液態材料108a可以各種濕式塗佈法直接塗佈於第一表面102上，例如刮刀塗佈(bar coating)、旋轉塗佈(spin coating)、淋幕塗佈(curtain coating)、或噴塗(spray coating)等。
液態材料108a包括固化後為透明的高分子材料，較佳為熱固性高分子材料，可使固化後之上封裝層108具有足夠的硬度(例如大於約諾氏(Rockwell)100度)與耐熱性。適合的液態材料108a例如包括(但不限於)酚醛環氧樹脂，如CAS編號為28906-96-9之Novolac phenol epoxy resin。在其他實施例中，可將酚醛環氧樹脂與例如丙位丁內酯(Gamma Butyrolactone，CAS No. 96-48-0)混合以作為液態材料108a。或者，亦可進一步添加其他的添加劑，例如三芳基硫六氟銻酸鹽(triarylsulfonium hexafluoroantimonate salt,CAS No. 109037-75-4)或/及碳酸丙烯酯(propylene carbonate,CAS No. 108-32-7)等。
在一實施例中，可將適合用作液態材料108a之高分子加熱至約大於其玻璃轉換溫度而使具有流動性，接著將具流動性的液態材料108a塗佈至第一表面102上。在一實施例中，可利用液態材料108a本身的披覆性形成大抵平坦的塗膜。此外，亦可將基底100放置在可旋轉平台上，利用類似旋轉塗佈的方式，使液態材料108a均勻地覆蓋於第一表面102上，並具有大抵平坦的上表面。由於高分子材質即使處於略高於玻璃轉換溫度下，其仍具有一定的黏度，因而不致於完全從第一表面上流失。然亦可於基底100之第一表面102之邊緣上形成阻擋結構(未顯示)以避免液態材料108a於固化前流失。或者，阻擋結構(未顯示)亦可形成在放置基底100的平台上，用以圍住基底100。此外，液態材料108a中亦可加入適當的溶劑，以調控其塗佈性質。
接著，例如可於液態材料108a上方照射紫外光10而使液態材料108a產生交聯而固化形成上封裝層108(如第1C圖所示)。經固化後之上封裝層108亦可保有大抵平坦之上表面。此外，在一實施例中，由液態固化的上封裝層108之厚度大於約10μm，較佳為約1μm至5μm之間。此外，以上述方法製成之上封裝層固化後由於其熱膨率較小，因此可以確保電子元件封裝體的穩定性。
在上述實施例中，上封裝層108具有大抵平坦的上表面，此處的大抵平坦係指上封裝層108表面最高處與最低處之高低差很小，而不影響光線之輸入或輸出。例如，在一實施例中，上封裝層108表面最高處與最低處之高低差小於約3μm，較佳者，其高低差小於約1μm。然應注意的是，隨著所傳送光線波長的不同或封裝體之尺寸與種類不同，上封裝層108表面之高低差可能會有差異，不限於前述之高低差範圍。由於由液態固化的上封裝層108包括選用透明的高分子材料且又具大抵平坦的上表面，電子元件106可透過透明的由液態固化的上封裝層108接收或輸出光線，而不致產生折射或散射等問題。
此外，可於由液態固化的上封裝層108中加入其他添加劑。例如，可加入硬化劑(hardener)等，例如可直接加在液態材料108a中。再者，亦可於由液態固化的上封裝層108中添加螢光材料(例如螢光粉)，可用以調變輸出或輸入光線的波長。螢光材料除了加入上封裝層108中，亦可加在上封裝層108上，例如可於上封裝層108上形成螢光粉層。此外，其餘各種光學元件亦可形成在電子元件106上或由液態固化的上封裝層108上，以符合各種需求。例如，可視情況設置微透鏡陣列結構(microlens array)、濾光片、抗反射層、偏光膜、分色膜(dichroic filter)、光柵(optical grating)、光波導(optical wave guide)等於電子元件106上。
請接著參照第1D圖，可以各種習知技術於基底100之第二表面104上形成導電結構114，例如是導電凸塊。導電結構114與電子元件106之間可設置有各種導電通路(未顯示)，其與基底100之間可更包括絕緣層110及防銲層112。在一實施例中，以導電凸塊作為導電結構114，可將防銲層112圖案化以形成終端接觸墊開口於導電通路(未顯示)的表面上，接著藉由圖案化的光阻層進行銲料電鍍或是藉由網版印刷塗佈銲料而填入終端接觸墊開口中，最後去除種晶層或光阻層以及進行迴銲形成銲球，完成導電凸塊製程。電性連接至電子元件106的導電結構114，可作為電子元件106與電子元件封裝體之外部電路間的訊號溝通橋樑。其中，絕緣層110之材質可為環氧樹脂、防銲材料、或其他適合之絕緣物質，例如無機材料之氧化矽層、氮化矽層、氮氧化矽層、金屬氧化物、或前述之組合；或亦可為有機高分子材料之聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene,BCB,道氏化學公司)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates)等。絕緣層110的形成方式可包含塗佈方式，例如旋轉塗佈(spin coating)、噴塗(spray coating)、或淋幕塗佈(curtain coating)，或其他適合之沈積方式，例如，液相沈積、物理氣相沈積、化學氣相沈積、低壓化學氣相沈積、電漿增強式化學氣相沈積、快速熱化學氣相沈積、或常壓化學氣相沈積等製程。
前述實施例，係將具流動性之液態材料108a直接塗佈至第一表面102上，然本發明實施例之形成方式不限於此。第2A-2C圖顯示本發明另一實施例之電子元件封裝體的一系列製程剖面圖。
如第2A圖所示，將固態的粒狀材料108b舖於第一表面102上。接著，如第2B圖所示，於粒狀材料108b上照射紅外光20以加熱粒狀材料108b。當受熱後的粒狀材料108b溫度高於其玻璃轉換溫度時，會轉變為具流動性之液態材料108c(如第2B圖所示)。接著，可類似於第1B圖所述之實施例，使具流動性之液態材料108c自然流動或透過旋轉基底100而使具有大抵平坦之上表面(如第2C圖所示)。在一實施例中，將第2B圖中所示之結構放置於可旋轉平台(未顯示)上並旋轉之，此時可同步照射紅外光20。透過調整可旋轉平台之轉速及紅外光20之波長與強度，可調控液態材料108c之表面型態，使具有大抵平坦之上表面(如第2C圖)。例如，隨著液態材料108c之上表面漸漸平坦化時，可逐漸減小紅外光20之強度及/或可旋轉平台之轉速，使液態材料108c之流動性逐漸減低而定形。最後，如第2C圖所示，可以紫外光10照射液態材料108c，使固化為如第1C圖所示之由液態固化的上封裝層108，以作為本發明實施例之電子元件封裝體的上封裝層。同樣地，在其他實施例中，可透過對溫度的控制來調控液態材料之流動性，以獲得具大抵平坦上表面且透明之上封裝層。之後的製程同第1D圖所示，可進行導電結構之形成，在此不予贅述。
本發明實施例具有許多優點，例如第一表面102上或由液態固化的上封裝層108上不具有玻璃基板，而以由液態固化的上封裝層108取代玻璃基板，可有效避免習知技術中，黏著劑對透光率之影響，並可避免強度較弱之圍堰結構所造成可靠度上的疑慮。本發明一實施例中，不需要於第一表面102或由液態固化的上封裝層108上設置玻璃基板之製程，除了大幅減少成本外，還能節省許多製程時間。在一些實施例中，採用透明的熱固性高分子作為上封裝層108，可具有較高的耐熱性，使上封裝層108即使在較高的操作溫度下，仍能維持透明且大抵平坦。此外，由液態固化的上封裝層108之重量較玻璃基板輕許多，更適於各種攜帶式電子產品之應用。
上述液態固化的材料層或上封裝層可適用於各種封裝結構，為方便說明起見，以下係以具有穿矽通孔(TSV)之封裝結構為例，但其不應以此為限。
請接著參照第3A-3L圖，其顯示本發明實施例中，具有穿矽通孔(TSV)之封裝結構的一系列製程剖面圖。首先，如第3A圖所示，提供承載基底300，具有上表面302及相反之下表面304。承載基底300可包括矽基底、半導體基底、化合物半導體基底、半導體晶圓、藍寶石基底、或前述之組合。
接著，於承載基底300之上表面302形成至少一凹槽306。應注意的是，在一較佳實施例中，承載基底300較佳選用矽晶圓，且較佳形成複數個凹槽306。可於晶圓中的數個凹槽放置數個晶片，再經過後續的封裝與切割製程後，獲得數個電子元件封裝體。凹槽306可例如以微影及蝕刻製程形成。
請接著參照第3B圖，將具有導電電極之晶片308設置於凹槽306中，例如可透過(但不限於)黏著層314而將晶片308固定於凹槽306中。在此實施例中，晶片308具有導電電極310，並由上封裝層312所覆蓋，其中上封裝層312位於導電電極310之上。導電電極310可作為晶片308中之電子元件與封裝體之間的導電通路，例如導電電極310可由半導體晶片之金屬內連線構成。晶片308中之電子元件可包括(但不限於)微機電系統、微流體系統、或利用熱、光線及壓力等物理變化量來測量的物理感測器、射頻元件、加速計、陀螺儀、微制動器、表面聲波元件、壓力感測器、或噴墨頭等。上封裝層312可用於保護晶片308中之電子元件。當所欲保護之電子元件屬光電元件時，例如包括發光二極體元件、光感測元件、光伏電池(photovoltaic cell)，上封裝層312較佳選用透明之材質。例如，在一實施例中，上封裝層312採用第1C圖實施例中之由液態固化的上封裝層。在另一實施例中，由液態固化的上封裝層具有大抵平坦的上表面，且具有透光率約大於90%。在又一實施例中，上封裝層312與晶片308之間不含黏著劑。
接著，如第3C圖所示，於承載基底300上形成填充層316。填充層316可將凹槽306填滿，並圍繞晶片308。填充層316之材質包括高分子材料，例如是環氧樹脂、有機高分子材料之聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene,BCB,道氏化學公司)、矽膠、或前述之組合。
其次，如第3D及3E圖所示，自下表面304薄化承載基底300至一既定深度。在此實施例中，承載基底300薄化後露出部分的晶片308以及承載基底300之薄化後下表面304a。請參照第3D圖，為了使承載基底300之薄化及後續製程能較順利地完成，較佳將承載基底300固定於一可回收之輔助基底318上。在一實施例中，可先於承載基底300或輔助基底318上塗上可脫離黏著層320。接著，透過可脫離黏著層320使承載基底300與輔助基底318接合。可脫離黏著層320例如包括可脫離膠或膠帶。可脫離膠包括受熱脫離型、受光脫離型、或溶劑洗去型等。
請接著參照第3E圖，以輔助基底318為支撐，自承載基底300之下表面304將承載基底300薄化至一既定深度以露出部分的晶片308及薄化後下表面304a。承載基底300之薄化可例如採用機械研磨(mechanical griding)或化學機械研磨(CMP)等，而經此薄化步驟之後，即可直接對露出之晶片下表面進行穿孔步驟，而不必使用多道蝕刻製程。在一實施例中，可以進一步濕式清理薄化後下表面304a。
接著，如第3F圖所示，於露出的晶片308上形成至少一穿孔322，穿孔322可位於晶片308內之導電電極310下方。穿孔322之形成方式例如包括微影及蝕刻製程或雷射穿孔製程等。在一實施例中，穿孔322露出至少部分的導電電極310。在後續於穿孔322之側壁形成導電層時，導電層可進一步與導電電極310電性連接，而形成晶片308與外部電路的橋樑。
如第3G圖所示，為了避免導電層直接與晶片308中之基底直接接觸而造成短路，或者避免導電層之材質擴散進入晶片308中之電子元件而影響運作，較佳於形成導電層之前，先於穿孔322之側壁與底部上形成絕緣層324。絕緣層324之材質可為環氧樹脂、防銲材料、或其他適合之絕緣物質，例如無機材料之氧化矽層、氮化矽層、氮氧化矽層、金屬氧化物、或前述之組合；或亦可為有機高分子材料之聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene,BCB,道氏化學公司)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates)等。絕緣層324的形成方式可包含塗佈方式，例如旋轉塗佈(spin coating)、噴塗(spray coating)、或淋幕塗佈(curtain coating)，或其他適合之沈積方式，例如，液相沈積、物理氣相沈積、化學氣相沈積、低壓化學氣相沈積、電漿增強式化學氣相沈積、快速熱化學氣相沈積、或常壓化學氣相沈積等製程。
在形成絕緣層324之後，較佳於絕緣層324上形成露出導電電極310之第一開口326。第一開口326之形成包括使用能量束移除部份的絕緣層324，例如使用雷射、電子束、離子束等。或者，當絕緣層324之材質屬光阻材料時，可直接透過曝光及顯影製程形成第一開口326。
請接著參照第3H圖，於穿孔322之側壁上形成導電層328。導電層328與導電電極310之間形成電性接觸。在此實施例中，還進一步延伸至承載基底300之薄化後下表面304a上。導電層328之材質包括金屬材料、導電高分子材料、導電陶瓷材料、或前述之組合，可採用物理氣相沉積、化學氣相沉積、或電化學電鍍等方法來形成導電層328。
在一實施例中，導電層328例如透過絕緣層324上所預先形成的第一開口326而與導電電極310接觸。因此，晶片308中的電子元件可透過導電電極310及導電層328而輸出或接收電子訊號。透過由穿孔322之側壁向下延伸至薄化後下表面304a上的導電層328，可增加封裝體內連線的佈局區域，使輸出/輸入連接(I/O)之密度降低。此外，雖然圖式中的導電層328係順應性地沉積於穿孔322之側壁上，但在其他實施例中，導電層328亦可大抵完全填滿穿孔322，再透過線路重佈層而將導電通路延伸至薄化後下表面304a上。
請接著參照第3I圖，在一實施例中，可選擇性於薄化後下表面304a及導電層328上形成保護層330。保護層330之材質例如是高分子材料。保護層330之形成例如包括噴塗法、噴墨法、浸鍍法、化學氣相沉積、網印(printing)或前述之組合。接著，移除部份的保護層330以形成至少一第二開口332。保護層330之移除可使用任何習知之方法或亦可以能量束移除。第二開口露出部分延伸在薄化後下表面304a上的導電層328，提供與外部電路連接的接觸區。例如，在一實施例中，如第3J圖所示，於第二開口332中形成導電結構334。例如，可於露出之導電層328上進行凸塊化製程而形成銲球(即導電結構334)。所形成之電子元件封裝結構可保護晶片308，並可提供與外部電路間之導電通路。
接著，如第3K圖所示，將輔助基底318及可脫離黏著層320自承載基底300上移除，而獲得本發明一實施例之電子元件封裝體。在一實施例中，承載基底300為晶圓，其封裝有複數個晶片308。在此實施例中，更包括切割承載基底300以分離出至少一晶片封裝體。此外，切割承載基底300之步驟可於移除輔助基底318之前或之後進行。例如，當以可脫離膠帶作為黏著層320時，較佳將承載基底300沿預定之切割道切穿至可脫離黏著層320為止，但不整個切穿可脫離黏著層320。接著，再一次移除輔助基底318而獲得數個晶片封裝體，如此，可留下完整的輔助基底318並繼續回收使用。在其他實施例中，係先將輔助基底318整體移除後，才切割承載基底300以分離出數個晶片封裝體。
第3L圖顯示本發明一實施例中之電子元件封裝體340。電子元件封裝體340包括承載基底300，具有至少一開口301，開口301係自承載基底300之上表面302向下延伸。在此實施例中，開口301自承載基底300之上表面302貫穿至相反之下表面304a。開口301中填有填充層316，且設置有晶片308，其中晶片308被填充層316圍繞。晶片308具有導電電極310及至少一穿孔322，且由上封裝層312所覆蓋。穿孔322之側壁上形成有導電層328，導電層328可進一步延伸至下表面304a，且電性連接至導電電極310。如第3L圖所示，導電層328將導電通路自晶片308之導電電極310延伸至承載基底300之下表面304a上，可增加封裝體內連線的佈局區域，使輸出/輸入連接(I/O)之密度降低。隨著晶片308尺寸不斷地縮小化，本發明實施例所提供之方法及結構，更可有效舒緩過於密集的導電通路佈局，使電子元件封裝體之製作難度降低而有較高的良率。
第4A-4L圖顯示本發明另一實施例中，具有穿矽通孔之封裝結構的一系列製程剖面圖。有別於第3圖所示實施例將穿矽通孔形成於晶片中，此實施例將穿矽通孔形成於承載基底中。在第4圖之實施例中，相似的元件將以相似的標號標示。
首先，如第4A圖所示，提供承載基底400，其具有上表面402及相反之下表面404。承載基底400可包括矽基底、化合物半導體基底、半導體晶圓、藍寶石基底、或前述之組合。接著，於承載基底400之上表面402形成至少一凹槽406。如第4B圖所示，將具有導電電極之晶片408設置於凹槽406中，例如可透過(但不限於)黏著層414而將晶片408固定於凹槽406中。在此實施例中，晶片408具有導電電極410，並部分由上封裝層412所覆蓋，其中上封裝層412可位於導電電極410之上。晶片408中之電子元件可包括(但不限於)微機電系統、微流體系統、或利用熱、光線及壓力等物理變化量來測量的物理感測器、射頻元件、加速計、陀螺儀、微制動器、表面聲波元件、壓力感測器、或噴墨頭等。上封裝層412可用於保護晶片408中之電子元件。當所欲保護之電子元件屬光電元件時，例如包括發光二極體元件、光感測元件、光伏電池，上封裝層412較佳選用透明之材質。例如，在一實施例中，上封裝層412採用第1C圖實施例中之由液態固化的上封裝層。在另一實施例中，由液態固化的上封裝層具有大抵平坦的上表面，且具有透光率約大於90%。在又一實施例中，上封裝層412與晶片408之間不含黏著劑。
接著，如第4C圖所示，於承載基底400上形成填充層416。填充層416圍繞晶片408。接著，於填充層416上形成線路重佈層417，線路重佈層417電性連接至導電電極410，且延伸至上表面402上。線路重佈層417之材質包括金屬材料、導電高分子材料、導電陶瓷材料、或前述之組合，可採用物理氣相沉積、化學氣相沉積、或電化學電鍍等方法來形成線路重佈層417。
接著，如第4D及4E圖所示，自下表面404薄化承載基底400至一既定深度。在此實施例中，薄化後之承載基底400露出部分的晶片408以及承載基底400之薄化後下表面404a。請參閱第4D圖，為了使承載基底400之薄化及後續製程能較順利地完成，較佳將承載基底400固定於輔助基底418上。在一實施例中，可先於承載基底400或輔助基底418上塗上可脫離黏著層420。接著，透過黏著層420使承載基底400與輔助基底418接合。黏著層420例如包括可脫離膠或膠帶。可脫離膠包括受熱脫離型、受光脫離型、或溶劑洗去型等。
請接著參照第4E圖，以輔助基底418為支撐，自承載基底400之下表面404將承載基底400薄化至露出部分的晶片408及薄化後下表面404a。承載基底400之薄化可例如採用機械研磨(mechanical griding)或化學機械研磨(CMP)等。在一實施例中，可以進一步濕式清理薄化後下表面404a。
接著，如第4F圖所示，於露出的薄化後下表面404a上形成至少一穿孔422。穿孔422之形成方式例如包括微影及蝕刻製程或雷射穿孔製程等。在一實施例中，穿孔422露出至少部分的線路重佈層417。在後續於穿孔422之側壁形成導電層時，導電層可進一步與導電電極410電性連接(透過線路重佈層417)，而形成晶片408與外部電路的橋樑。
如第4G圖所示，為了避免導電層直接與晶片408中之基底直接接觸而造成短路，或者避免導電層之材質擴散進入晶片408中之電子元件而影響運作，較佳於形成導電層之前，先於穿孔422之側壁與底部上形成絕緣層424。
在形成絕緣層424之後，較佳於絕緣層424上形成露出線路重佈層417之第一開口426。第一開口426之形成包括使用能量束移除部份的絕緣層424，例如使用雷射、電子束、離子束等。或者，當絕緣層424之材質屬光阻材料時，可直接透過曝光及顯影製程形成第一開口426。
請接著參照第4H圖，於穿孔422之側壁上形成導電層428。導電層428透過線路重佈層417而電性連接至導電電極410，且可延伸至承載基底400之薄化後下表面404a上。導電層428之材質包括金屬材料、導電高分子材料、導電陶瓷材料、或前述之組合，可採用物理氣相沉積、化學氣相沉積、或電化學電鍍等方法來形成導電層428。
在一實施例中，導電層428例如透過絕緣層424上所預先形成的第一開口426而與線路重佈層417及導電電極410電性接觸。因此，晶片408中的電子元件可透過導電電極410、線路重佈層417、及導電層428而輸出或接收電子訊號。透過由穿孔422之側壁向下延伸至薄化後下表面404a上的導電層428，可增加封裝體內連線的佈局區域，使輸出/輸入連接(I/O)之密度降低。此外，雖然圖式中的導電層428係順應性地沉積於穿孔422之側壁上，但在其他實施例中，導電層428亦可大抵完全填滿穿孔422。
請接著參照第4I圖，在一實施例中，可選擇性於薄化後下表面404a及導電層428上形成保護層430。保護層430之材質例如是高分子材料。保護層430之形成例如包括噴塗法、噴墨法、浸鍍法、化學氣相沉積、網印(printing)或前述之組合。接著，移除部份的保護層430以形成至少一第二開口432。保護層430之移除可使用任何習知之方法或亦可以能量束移除。第二開口露出部分延伸在薄化後下表面404a上的導電層428，提供與外部電路連接的接觸區。例如，在一實施例中，如第4J圖所示，於第二開口432中形成導電結構434。例如，可於露出之導電層428上進行凸塊化製程而形成銲球(即導電結構434)。所形成之電子元件封裝結構可保護晶片408，並可提供與外部電路間之導電通路。
接著，如第4K圖所示，將輔助基底418及黏著層420自承載基底400上移除，而獲得本發明一實施例之電子元件封裝體。在一實施例中，承載基底400為晶圓，其封裝有複數個晶片408。在此實施例中，更包括切割承載基底400以分離出至少一晶片封裝體。此外，切割承載基底400之步驟可於移除輔助基底418之前或之後進行。例如，當以可脫離膠帶作為黏著層420時，較佳將承載基底400沿預定之切割道切穿，但不整個切穿黏著層420。接著，再一次移除輔助基底418而獲得數個晶片封裝體，如此，可留下完整的輔助基底318並繼續回收使用。在其他實施例中，係先將輔助基底418整體移除後，才切割承載基底400以分離出數個晶片封裝體。
第4L圖顯示本發明一實施例中之電子元件封裝體440。電子元件封裝體440包括承載基底400，具有至少一開口401，開口401係自承載基底400之上表面402向下延伸。在此實施例中，開口401自承載基底400之上表面402貫穿至相反之下表面404a。開口401中填有填充層416，且設置有晶片408，其中晶片408被填充層416圍繞。晶片408具有導電電極410，並由上封裝層412所覆蓋。電子元件封裝體440還包括線路重佈層417，位於填充層416上且延伸至上表面402上。線路重佈層417與導電電極410電性相連。電子元件封裝體440還包括穿孔422，穿孔422側壁上形成有導電層428，導電層428可進一步延伸至下表面404a上，且透過線路重佈層417而電性連接至導電電極410。如第4L圖所示，導電層428將導電通路自晶片408之導電電極410延伸至承載基底400之下表面404a上，可增加封裝體內連線的佈局區域，使輸出/輸入連接(I/O)之密度降低。隨著晶片408尺寸不斷地縮小化，本發明實施例所提供之方法及結構，更可有效舒緩過於密集的導電通路佈局，使電子元件封裝體之製作難度降低而有較高的良率。此外，還可進一步形成上保護層436於承載基底400上，如第4L圖所示。當晶片408為光電元件時，上保護層436較佳不覆蓋於透明的上封裝層412上，以使光線能順利進入或射出。
在上述使用穿承載基底之穿孔結構的實施例中，由於不必對晶片進行穿孔製程，可以降低損傷晶片的機率。同時，由於只對承載基底進行穿孔，因此在另一實施例中，薄化步驟可以省略或者實施薄化製程但並不需要露出晶片408的部份表面，如第5圖所示之封裝體結構，其中相同之元件採用與第4圖相同之標號。
本發明實施例具有許多優點，透過穿晶片或穿承載基底之穿孔，可將導電通路導引至其他平面，可有效舒緩過於密集的導電通路佈局。在其他實施例中，透過由液態固化的上封裝層作為所封裝晶片之上封裝層，更可使封裝體之結構更為穩固可靠。尤其對光電晶片之封裝，由液態固化的上封裝層更可提供所需的透光率。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基底
102．．．第一表面
104．．．第二表面
106．．．電子元件
108．．．上封裝層
108a、108c．．．液態材料
10．．．紫外光
114．．．導電結構
110、324、424．．．絕緣層
112．．．防銲層
108b．．．粒狀材料
20．．．紅外光
300、400．．．承載基底
302、402．．．上表面
304、304a、404、404a．．．下表面
306、406．．．凹槽
308、408．．．晶片
314、320、414、420．．．黏著層
310、410．．．導電電極
312、412．．．上封裝層
316、416．．．填充層
318、418．．．輔助基底
322、422．．．穿孔
326、426．．．第一開口
328、428．．．導電層
330、430、436．．．保護層
332、432．．．第二開口
334、434．．．導電結構
340、440．．．電子元件封裝體
301、401．．．開口
417．．．線路重佈層
第1A-1D圖顯示本發明實施例之電子元件封裝體的一系列製程剖面圖。
第2A-2C圖顯示本發明另一實施例之電子元件封裝體的一系列製程剖面圖。
第3A-3L圖顯示本發明實施例中具有穿矽通孔之封裝結構的一系列製程剖面圖。
第4A-4L圖顯示本發明另一實施例中，具有穿矽通孔之封裝結構的一系列製程剖面圖。
第5圖顯示本發明另一實施例中，具有穿矽通孔之封裝結構剖面圖。
100．．．基底
102．．．第一表面
104．．．第二表面
106．．．電子元件
108．．．上封裝層

Claims (27)

  1. 一種電子元件封裝體，包括：一包含電子元件之基底，具有一第一表面與一相反之第二表面；以及一上封裝層，直接液態固化形成於該第一表面上，且該上封裝層與該第一表面之間不含黏著劑，其中該由液態固化的上封裝層具有平坦的上表面，且該由液態固化的上封裝層透光率大於90%，其中該上封裝層不超出該電子元件之一上表面區域。
  2. 如申請專利範圍第1項所述之電子元件封裝體，其中該由液態固化的上封裝層包括酚醛環氧樹脂。
  3. 如申請專利範圍第2項所述之電子元件封裝體，其中該由液態固化的上封裝層更包括丙位丁內酯、三芳基硫六氟銻酸鹽、碳酸丙烯酯、或前述之組合。
  4. 如申請專利範圍第1項所述之電子元件封裝體，其中該第一表面上或該由液態固化的上封裝層上不具有一玻璃基板。
  5. 如申請專利範圍第1項所述之電子元件封裝體，其中該由液態固化的上封裝層中更包括一螢光材料。
  6. 如申請專利範圍第1項所述之電子元件封裝體，其中該由液態固化的上封裝層上更包括一螢光材料。
  7. 一種形成電子元件封裝體的方法，包括：提供一包含電子元件之基底，具有一第一表面與一相反之第二表面；以及直接於該第一表面上液態固化形成一上封裝層，該 上封裝層與該第一表面之間不含黏著劑，且該由液態固化的上封裝層之透光率大於90%；其中，該由液態固化的上封裝層之形成包括：將一液態材料直接覆蓋於該第一表面上；以及將該液態材料固化以形成該上封裝層，其中該上封裝層不超出該電子元件之一上表面區域。
  8. 如申請專利範圍第7項所述之形成電子元件封裝體的方法，更包括將一粒狀材料鋪於該第一表面上，並加熱該粒狀材料而使成為直接覆蓋於該第一表面上之該液態材料。
  9. 如申請專利範圍第8項所述之形成電子元件封裝體的方法，其中該材料之加熱包括使用紅外光照射該材料。
  10. 如申請專利範圍第7項所述之形成電子元件封裝體的方法，在該液態材料固化前，更包括旋轉該基底，使該液態材料平均塗佈在該第一表面上，且具有大抵平坦的上表面。
  11. 如申請專利範圍第7項所述之形成電子元件封裝體的方法，其中該液態材料之固化包括使用紫外光照射該液態材料。
  12. 如申請專利範圍第7項所述之形成電子元件封裝體的方法，其中該由液態固化的上封裝層包括酚醛環氧樹脂。
  13. 一種電子元件封裝體的形成方法，包括：提供一承載基底，具有一上表面及一相反之下表面； 於該承載基底之該上表面形成至少一凹槽；於該凹槽中設置一具有導電電極之晶片，該晶片並由一上封裝層所覆蓋；於該承載基底之凹槽中形成一填充層，該填充層圍繞該晶片；自該下表面薄化該承載基底至一既定深度；於該晶片內或該承載基底內形成至少一穿孔；以及於該穿孔之側壁上形成一導電層，且該導電層與該導電電極形成電性接觸。
  14. 如申請專利範圍第13項所述之電子元件封裝體的形成方法，更包括藉由自該下表面薄化該承載基底至一既定深度以露出部分的該晶片以及該承載基底之一薄化後下表面。
  15. 如申請專利範圍第14項所述之電子元件封裝體的形成方法，其中該穿孔位於該晶片內之導電電極下方。
  16. 如申請專利範圍第13項所述之電子元件封裝體的形成方法，其更包括於該填充層上形成一線路重佈層，該線路重佈層電性連接至該導電電極，且延伸至該上表面上，其中該穿孔位於該承載基底內且該穿孔之底部露出部分的該線路重佈層。
  17. 如申請專利範圍第13項所述之電子元件封裝體的形成方法，在形成該導電層之前，更包括於該穿孔之側壁與底部形成一絕緣層，並於該絕緣層上形成一第一開口，該第一開口露出該導電電極。
  18. 如申請專利範圍第13項所述之電子元件封裝體 的形成方法，其中該承載基底為一晶圓，且在自該下表面薄化該承載基底之前，更包括將該承載基底之上表面固定於一可回收之輔助基底上。
  19. 如申請專利範圍第18項所述之電子元件封裝體的形成方法，其中該承載基底之上表面係藉一可脫離黏著層固定於該可回收之輔助基底上，且在形成該導電層之後，更包括移除該可回收之輔助基底，其移除步驟包括：將該承載基底沿切割道切穿至可脫離黏著層為止；及移除該輔助基底而獲得多個晶片封裝體，同時保留該完整的輔助基底進行回收。
  20. 如申請專利範圍第13項所述之電子元件封裝體的形成方法，其中該上封裝層係自該晶片上直接液態固化形成，該上封裝層與該晶片之間不含黏著劑，該由液態固化的上封裝層具有大抵平坦的上表面，且具有透光率大於90%。
  21. 一種電子元件封裝體，包括：一承載基底，具有至少一開口，該開口係自該承載基底之上表面向下延伸；一填充層，位於該開口中；一晶片，位於該開口中，且被該填充層圍繞，該晶片具有一導電電極；一上封裝層，覆蓋該晶片且不超出該晶片之一上表面區域； 至少一穿孔，位於該晶片內或該承載基底內；以及一導電層，位於該穿孔之側壁上，且該導電層與該導電電極形成電性接觸。
  22. 如申請專利範圍第21項所述之電子元件封裝體，其中該開口係自該承載基底之上表面貫穿至相反之下表面。
  23. 如申請專利範圍第21項所述之電子元件封裝體，更包括一絕緣層，位於該穿孔之側壁與該導電層之間。
  24. 如申請專利範圍第21項所述之電子元件封裝體，更包括一保護層，位於該下表面及該導電層上。
  25. 如申請專利範圍第22項所述之電子元件封裝體，其中該穿孔係位於該晶片內，且該穿孔底部露出該導電電極。
  26. 如申請專利範圍第21項所述之電子元件封裝體，其中該上封裝層係自該晶片上直接液態固化形成，該上封裝層與該晶片之間不含黏著劑，該由液態固化的上封裝層具有大抵平坦的上表面，且具有透光率大於90%。
  27. 如申請專利範圍第21項所述之電子元件封裝體，更包括一線路重佈層，位於該填充層上且延伸至該上表面上，並且與該導電電極電性連接；其中該穿孔位於該承載基底內且貫穿該上表面及該下表面，該穿孔底部並露出部分的該線路重佈層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732279B (zh) * 2019-02-13 2021-07-01 日商東芝記憶體股份有限公司 半導體裝置之製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5970071B2 (ja) * 2011-09-30 2016-08-17 インテル・コーポレーション デバイス構造の製造方法および構造
TWI562411B (en) * 2012-11-30 2016-12-11 Ind Tech Res Inst Package of optoelectronic device
TWI649856B (zh) * 2016-05-13 2019-02-01 精材科技股份有限公司 晶片封裝體與其製造方法
CN113731863B (zh) * 2021-09-18 2023-06-16 浙江晶科能源有限公司 电池片分选设备及电池片的分选方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590291B2 (en) * 2000-01-31 2003-07-08 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method therefor
US20040070076A1 (en) * 2002-10-11 2004-04-15 Yoshiaki Hayashimoto Semiconductor chip package for image sensor and method of the same
US6916889B2 (en) * 2001-08-21 2005-07-12 General Electric Company Epoxy resin compositions, solid state devices encapsulated therewith and method
JP2006299073A (ja) * 2005-04-20 2006-11-02 Nagase Chemtex Corp 光半導体封止用樹脂組成物
US20080169548A1 (en) * 2007-01-16 2008-07-17 Samsung Electronics Co., Ltd Semiconductor package having a semiconductor chip in a substrate and method of fabricating the same
TW200832666A (en) * 2006-12-07 2008-08-01 Advanced Chip Eng Tech Inc Multi-chips package and method of forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590291B2 (en) * 2000-01-31 2003-07-08 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method therefor
US6916889B2 (en) * 2001-08-21 2005-07-12 General Electric Company Epoxy resin compositions, solid state devices encapsulated therewith and method
US20040070076A1 (en) * 2002-10-11 2004-04-15 Yoshiaki Hayashimoto Semiconductor chip package for image sensor and method of the same
JP2006299073A (ja) * 2005-04-20 2006-11-02 Nagase Chemtex Corp 光半導体封止用樹脂組成物
TW200832666A (en) * 2006-12-07 2008-08-01 Advanced Chip Eng Tech Inc Multi-chips package and method of forming the same
US20080169548A1 (en) * 2007-01-16 2008-07-17 Samsung Electronics Co., Ltd Semiconductor package having a semiconductor chip in a substrate and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732279B (zh) * 2019-02-13 2021-07-01 日商東芝記憶體股份有限公司 半導體裝置之製造方法

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