KR20220119697A - 뉴로모픽 메모리 장치 및 방법 - Google Patents

뉴로모픽 메모리 장치 및 방법 Download PDF

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KR20220119697A
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die
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브렌트 키이스
프랭크 에프. 로스
리차드 씨. 머피
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마이크론 테크놀로지, 인크.
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Abstract

메모리 장치들 및 시스템들을 포함하는 장치들 및 방법들이 개시되어 있다. 예시적인 메모리 장치들, 시스템들 및 방법들은 메모리 다이들의 스택, 컨트롤러 다이 및 버퍼를 포함한다. 예시적인 메모리 장치들, 시스템들 및 방법들은 상기 메모리 다이의 스택 내의 하나 이상의 다이들과 상기 컨트롤러 다이의 호스트 인터페이스 사이에 논리적으로 결합된 하나 이상의 뉴로모픽 층들을 포함한다.

Description

뉴로모픽 메모리 장치 및 방법
우선권 주장
본 특허 출원은 2019년 12월 27일자로 출원된 "NEUROMORPHIC MEMORY DEVICE AND METHOD"이라는 명칭의 미국 임시 특허 출원 일련 번호 제62/954,186호에 대한 우선권의 이익을 주장하며, 이는 그 전체가 본원에 참조로서 통합된다.
메모리 장치들은 호스트 시스템(예를 들어, 컴퓨터 또는 다른 전자 장치)에 데이터의 전자 저장을 제공하는 반도체 회로들이다. 메모리 장치들은 휘발성 또는 비휘발성일 수 있다. 휘발성 메모리는 데이터를 유지하기 위한 전력을 필요로 하며, 그 중에서도, 랜덤 액세스 메모리(Random Access Memory; RAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 또는 동기식 동적 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory; SDRAM)과 같은 장치들을 포함한다. 비휘발성 메모리는 전원이 공급되지 않을 때 저장된 데이터를 유지할 수 있으며, 그 중에서도, 플래시 메모리, 읽기 전용 메모리(read-only memory; ROM), 전기적으로 소거 가능한 프로그램 가능 ROM(electrically erasable programmable ROM; EEPROM), 소거 가능한 프로그램 가능 ROM(erasable programmable ROM; EPROM), 상 변화 랜덤 액세스 메모리(phase change random access memory; PCRAM), 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 또는 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM)과 같은 가변 저항 메모리와 같은 장치들을 포함한다.
호스트 시스템들은 일반적으로 호스트 프로세서, 호스트 프로세서를 지원하기 위한 제 1 양의 메인 메모리(예를 들어, 종종 DRAM과 같은 휘발성 메모리), 및 메인 메모리에 더하여 또는 메인 메모리로부터 분리된 데이터를 보유하기 위한 추가적인 스토리지를 제공하는 하나 이상의 스토리지 시스템들(예를 들어, 종종 플래시 메모리와 같은 비휘발성 메모리)을 포함한다.
솔리드-스테이트 드라이브(solid-state drive; SSD)와 같은 스토리지 시스템은 메모리 컨트롤러 및 다수의 다이(die)들 또는 논리 유닛(logical unit; LUN)들을 포함하는 하나 이상의 메모리 장치들을 포함할 수 있다. 특정 예들에서, 각 다이는 다이 로직 또는 다이 프로세서와 같은 다수의 메모리 어레이들 및 그 위의 주변 회로부를 포함할 수 있다. 메모리 컨트롤러는 통신 인터페이스(예를 들어, 양방향 병렬 또는 직렬 통신 인터페이스)를 통해 호스트 장치(예를 들어, 호스트 프로세서 또는 인터페이스 회로부)와 통신하도록 구성된 인터페이스 회로부를 포함할 수 있다. 메모리 컨트롤러는 메모리 장치들과 호스트 장치 사이에서 데이터(예를 들어, 에러 데이터 또는 어드레스 데이터와 같은 사용자 데이터 및 관련 무결성 데이터 등)를 전송하기 위한 판독 또는 기록 동작들, 메모리 장치들로부터 데이터를 소거하기 위한 소거 동작들과 같은 메모리 동작들 또는 명령어들과 연관된 호스트 시스템으로부터 명령들 또는 동작들을 수신하고, 드라이브 관리 동작들(예를 들어, 데이터 이주(data migration), 가비지 수집(garbage collection), 블록 폐기(block retirement))을 수행하는 등을 할 수 있다.
DRAM 메모리와 같은 개선된 메인 메모리를 제공하는 것이 바람직하다. 원하는 개선된 메인 메모리의 특징들은, 이에 제한되는 것은 아니나, 더 높은 용량, 더 높은 속도, 및 감소된 비용을 포함한다.
반드시 축척에 따라 그려져 있지는 않은 도면들에 있어서, 유사한 부호들은 유사한 컴포넌트들을 다른 뷰(view)들에서 설명할 수 있다. 서로 다른 문자 접미사를 갖는 유사한 부호들은 유사한 컴포넌트들의 서로 다른 인스턴스들을 나타낼 수 있다. 도면들은 일반적으로, 제한이 아닌 예로서, 본 문서에서 논의된 다양한 실시예들을 예시한다.
도 1a는 일부 예시적인 실시예들에 따른 메모리 장치를 포함하는 시스템을 예시한다.
도 1b는 일부 예시적인 실시예들에 따른 메모리 장치를 포함하는 다른 시스템을 예시한다.
도 2는 일부 예시적인 실시예들에 따른 예시적인 메모리 시스템을 예시한다.
도 3a는 일부 예시적인 실시예들에 따른 메모리 시스템을 블록도 형식으로 예시한다.
도 3b는 일부 예시적인 실시예들에 따른 다른 메모리 시스템을 블록도 형식으로 예시한다.
도 3c는 일부 예시적인 실시예들에 따른 버퍼 다이를 블록도 형식으로 예시한다.
도 4는 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 5a는 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 5b는 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 5c는 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 5d는 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 6은 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 7은 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 8a는 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 8b는 일부 예시적인 실시예들에 따른 다른 메모리 장치를 예시한다.
도 9a는 일부 예시적인 실시예들에 따른 DRAM 다이 구성을 예시한다.
도 9b는 일부 예시적인 실시예들에 따른 다른 DRAM 다이 구성을 예시한다.
도 9c는 일부 예시적인 실시예들에 따른 다른 DRAM 다이 구성을 예시한다.
도 10은 일부 예시적인 실시예들에 따른 예시적인 뉴로모픽(neuromorphic) 층을 예시한다.
도 11은 일부 예시적인 실시예들에 따른 다른 예시적인 뉴로모픽 층을 예시한다.
도 12는 일부 예시적인 실시예들에 따른 DIMM 메모리를 예시한다.
도 13은 일부 예시적인 실시예들에 따른 예시적인 방법의 흐름도를 예시한다.
도 14는 일부 예시적인 실시예들에 따른 정보 핸들링 시스템의 예시적인 블록도를 예시한다.
이하의 설명 및 도면들은 당업자가 이를 실시할 수 있도록 하는 특정 실시예들을 충분히 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변경들을 통합할 수 있다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들의 부분들 및 특징들에 포함되거나 대체될 수 있다. 청구항들에 기재된 실시예들은 이러한 청구항들의 모든 이용 가능한 균등물들을 포함한다.
도 1a는 기판(102)에 결합된 프로세서(106)를 갖는 전자 시스템(100)을 도시한다. 일부 예들에서 기판(102)은 시스템 마더보드(system motherboard)일 수 있거나, 또는 다른 예들에서, 기판(102)은 마더보드와 같은 다른 기판에 결합될 수 있다. 전자 시스템(100)은 또한 제1 및 제2 메모리 장치들(120A, 120B)을 포함한다. 메모리 장치들(120A, 120B)은 또한 프로세서(106)에 인접한 기판(102)에 의해 지지되는 것으로 도시되어 있지만, 예시적인 구성에서, 2차 기판(124)에 결합된 것으로 도시되어 있다. 다른 예들에서, 메모리 장치들(120A, 120B)은 프로세서(106)와 동일한 기판(102)에 직접 결합될 수 있다.
메모리 장치들(120A, 120B) 각각은 2차 기판(124)에 결합된 버퍼 회로를 포함하는 컨트롤러 다이(128)를 포함한다. 메모리 장치들(120A, 120B) 각각은 메모리 장치들(122)의 각자의 스택(stack)을 포함한다. 본 설명의 목적들을 위해, 적층된 메모리 장치들은 장치들이 2차 기판(124)에 각각 결합된 동적 랜덤 액세스 메모리(DRAM) 다이들(122A, 122B)인 하나의 예시적인 구성으로 설명될 것이다. 예를 들어, FeRAM, 상 변화 메모리(PCM), 3D XPointTM 메모리, NAND 메모리, 또는 NOR 메모리, 또는 이들의 조합을 포함하는 다른 유형들의 메모리 장치들이 DRAM 대신에 사용될 수 있다. 일부 경우에, 단일 메모리 장치는 제1 메모리 기술(예를 들어, DRAM)을 사용하는 하나 이상의 메모리 다이 및 제1 메모리 기술과는 상이한 제2 메모리 기술(예를 들어, SRAM, FeRAM 등)을 사용하는 제2 메모리 다이를 포함할 수 있다.
DRAM 다이들(122)의 스택은 도 1a에 블록도 형태로 도시되어 있다. 다음 설명에서 기타 도면들은 다이들의 스택 및 다양한 스택 구성에 대한 자세한 내용을 보여준다. 도 1a의 예에서, 다수의 와이어 본드(wire bond)들(126)이 DRAM 다이들(122)의 스택에 결합된 것으로 도시되어 있다. 추가 회로부(도시되지 않음)는 기판(124) 상에 또는 내에 포함된다. 추가 회로부는 와이어 본드들(126)을 통해 버퍼 다이(120)로의 DRAM 다이들(122)의 스택 사이의 연결을 완료한다. 선택된 예들은 후속 도면들에서 더 상세히 설명되는 바와 같이 와이어 본드들(126) 대신에 관통 실리콘 비아(through silicon via; TSV)들을 포함할 수 있다.
메모리 장치(120A)를 프로세서(106)에 결합하는 기판 배선(104)이 도시된다. 도 1b의 예에서, 추가 메모리 장치(120B)가 도시된다. 도시된 예의 경우 2개의 메모리 장치들(120A, 120B)이 도시되어 있지만, 단일 메모리 구조가 사용될 수 있거나, 또는 2개보다 많은 수의 메모리 장치들이 사용될 수 있다. 본 개시에서 설명된 바와 같은 메모리 장치들의 예들은 증가된 속도 및 감소된 제조 비용으로 메모리 근처의 증가된 용량을 제공한다.
도 1b는 기판(152)에 결합된 프로세서(156)를 갖는 전자 시스템(150)을 도시한다. 시스템(150)은 또한 제1 및 제2 메모리 장치들(160A, 160B)을 포함한다. 도 1a와 대조적으로, 도 1b에서, 제1 및 제2 메모리 장치들(160A, 160B)은 임의의 중간 기판들 또는 인터포저(interposer)들 없이 프로세서(156)와 동일한 기판(102)에 직접 연결된다. 이러한 구성은 도 1a의 예에 걸쳐 컴포넌트들의 추가적인 속도 및 감소를 제공할 수 있다. 도 1a의 예와 유사하게, 버퍼를 포함하는 컨트롤러 다이(168)는 DRAM 다이들(162)의 스택에 인접하게 도시되어 있다. 와이어 본드들(166)은 예시적인 상호연결 구조로서 도시되어 있지만, TSV들과 같은 다른 상호연결 구조들이 사용될 수 있다.
도 2는 도 1a로부터의 시스템들(120A, 120B) 또는 도 1b로부터의 시스템들(160A, 160B)과 유사한 메모리 시스템(200)을 도시한다. 메모리 시스템(200)은 기판(204)에 결합된 컨트롤러 다이(202)를 포함한다. 일 예에서, 컨트롤러 다이(202)는 위의 예들에서 설명된 바와 같이 버퍼를 포함한다. 메모리 장치(200)는 또한 기판(204)에 결합된 DRAM 다이들(210)의 스택을 포함한다. 도 2의 예에서, DRAM 다이들(210)의 스택 내의 개별 다이들은 하나 이상의 수직으로 인접한 다이로부터 측방향으로 오프셋되며, 구체적으로, 도시된 예에서, 각 다이는 둘 모두의 수직으로 인접한 다이로부터 측방향으로 오프셋된다. 일 예로서, 다이는 적어도 하나의 계단 스텝 구성에서 스태거링(staggered)될 수 있다. 도 2의 예는 DRAM 다이들(210)의 계단 스텝형 스택에서의 2개의 상이한 스태거 방향들을 도시한다. 예시된 이중 계단 스텝 구성에서, 각 다이의 노출된 표면 부분(212)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(214, 216)이 DRAM 다이들(210)의 스택 내의 다이들로부터 기판(204)으로 도시되어 있다. 기판(204) 상의 또는 내의 추가적인 전도체들(도시되지 않음)은 와이어 본드 상호연결부들(214, 216)을 컨트롤러 다이(202)에 추가로 결합시킨다. 컨트롤러 다이(202)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부들(203)을 사용하여 기판(204)에 결합되는 것으로 도시되어 있다. 도 1b에 도시된 바와 같이, 컨트롤러 다이(202)로부터 기판(102)으로 그리고 결국 프로세서(106)로 신호들 및 데이터를 추가로 송신하기 위해 다수의 기판 솔더 상호연결부들(206)이 기판(204)의 바닥면 상에 추가로 도시된다.
도 3a는 메모리 다이들(310)의 스택을 갖는 메모리 장치(300)의 평면도 블록도를 도시한다. 일 예에서, 메모리 다이들(310)의 스택은 DRAM 다이들을 포함한다. 다이들의 스택은 기판(303)에 결합된 것으로 도시되어 있다. 메모리 다이들(310)의 스택은 전도성 트레이스들(301)을 통해 컨트롤러 다이(302)에 결합된다. 도 3a의 예에서, 컨트롤러 다이(302)는 버퍼(350) 및 뉴로모픽 장치(380)를 포함한다. 일 예에서, 뉴로모픽 장치는 메모리 다이들(310)의 스택 및 버퍼(350)의 하나 이상의 다이들 사이에 결합된다. 데이터가 저장되는 메모리 다이들(310)에 더 가까운, 뉴로모픽 출퇴근(commuting) 동작들과 같은 컴퓨팅 동작들을 수행하는 것이 바람직하다. 메모리 다이들(310)에 대한 뉴로모픽 장치(380)의 물리적 근접성은 데이터가 계산 시 이동해야 하는 물리적 거리를 단축시킨다. 더 짧은 거리는 컴퓨팅 시간을 개선하고, 프로세서(예를 들어, 도 1로부터의 프로세서(106))와 메모리 장치 내의 메모리 다이들 사이에서 데이터 신호들을 주고 받는 데 필요한 전력을 감소시킨다.
도 3a에 도시된 구성에서, 버퍼(350)는 컨트롤러 다이(302)와 호스트 장치 또는 프로세서(106)와 같은 프로세서 사이의 데이터 속도와 비교하여, 컨트롤러 다이(302)와 다이들(310)의 스택 사이의 상이한 데이터 속도를 허용한다. 이러한 구성은 메모리 장치(300)와 호스트 장치 또는 프로세서(106)와 같은 프로세서 사이에 원하지 않는 래그(lag)들을 야기하지 않고 다량의 데이터를 처리하는 뉴로모픽 장치의 능력을 향상시킬 수 있다. 예를 들어, 더 넓고, 더 느린 데이터 인터페이스가 메모리 다이들(310)의 스택과 뉴로모픽 장치(380) 사이에 상호작용에 더 적합할 수 있는 반면, 더 빠르고 더 좁은 데이터 인터페이스가 컨트롤러 다이(302)와 홋트 장치 또는 프로세서(106)와 같은 프로세서 사이의 상호작용에 더 적합할 수 있다. 일 예에서, 컨트롤러 다이(302)의 버퍼(350)는 이 기능을 수행한다. 뉴로모픽 장치 구조들의 예들은 도 10 및 11과 관련하여 아래에서 더 상세히 논의된다.
도 3b는 다이들(331)의 스택을 갖는 메모리 장치(330)의 측면도 블록도를 도시한다. 일 예에서, 다이들(331)의 스택은 DRAM 다이들을 포함한다. 다이들의 스택은 기판(333)에 결합된 것으로 도시되어 있다. 도 3b의 예에서, 다이들(331)의 스택은 메모리 다이들(334) 및 하나 이상의 뉴로모픽 층을 포함하는 적어도 하나의 다이(332)를 포함한다. 메모리 다이들(331)의 스택은 전도성 트레이스들(338)을 통해 컨트롤러 다이(336)에 결합된다. 도 3b의 예에서, 컨트롤러 다이(336)는 버퍼(337)를 포함한다. 다이(332)의 하나 이상의 뉴로모픽 층들은 메모리 다이들(334)과 컨트롤러 다이(336) 사이에 결합된다. 도 3a로부터의 메모리 장치(300)의 동작과 유사하게, 이 구성은 버퍼(337)의 한 면 상에 있는 더 넓고 더 느린 채널로 메모리 다이(334)로부터의 대량의 데이터를 처리하는 하나 이상의 뉴로모픽 층들의 능력을 향상시키는 반면, 메모리 장치(330)와 호스트 장치, 또는 버퍼(337)의 다른 면 상에 있는 프로세서(106)와 같은 프로세서 사이에 더 빠르고 좁은 인터페이스를 유지한다.
뉴로모픽 층들의 2개의 예시적인 위치들이 도 3a 및 3b에 도시되어 있지만, 본 발명은 이에 제한되지 않는다. 뉴로모픽 층들의 다른 물리적 위치들이 가능한데, 여기서 뉴로모픽 층들은 메모리 다이들의 스택 내의 하나 이상의 다이들과 컨트롤러 상의 호스트 인터페이스 사이에 위치된다. 다른 가능성들은, 이에 제한되는 것은 아니나, 컨트롤러 다이 또는 다이들의 스택으로부터의 별개의 다이를 포함하며, 여기서 별개의 다이는 기판(303) 또는 기판(333)과 같은 기판 상에 위치된다.
선택된 예들은 단일 뉴로모픽 층만을 포함할 수 있다. 다른 예들은 다수의 뉴로모픽 층들을 포함할 수 있다. 일 예에서, 다수의 뉴로모픽 층들은 30 내지 100개의 뉴로모픽 층들을 포함할 수 있다. 무인(driverless) 차량 내비게이션을 위한 이미지 인식 시스템들과 같은 예시적인 장치들은 30 내지 100 범위의 다수의 층들을 이용할 수 있다. 일 예에서, 단일 다이는 다수의 뉴로모픽 층들을 포함할 수 있다. 일 예에서, 다수의 다이들은 다수의 뉴로모픽 층들을 포함할 수 있다.
도 3c는 도 3a로부터의 버퍼(350) 또는 도 3b로부터의 버퍼(337)와 같은 버퍼의 블록도를 도시한다. 일 예에서, 아래 예들에 설명된 바와 같은 버퍼를 포함하는 메모리 장치들은 로컬 뉴로모픽 프로세싱의 통합을 더 용이하게 한다. 예를 들어, 더 느리고 더 넓은 인터페이스(354)는 메모리 다이들의 스택과 버퍼 사이에서 수행되는 뉴로모픽 동작으로부터 더 느리고 더 넓은 데이터를 처리하기에 더 적합할 수 있다. 하나 이상의 뉴로모픽 층들로부터의 계산된 결과가 이용 가능한 후에, 이는 버퍼를 통해 도 3c로부터의 인터페이스(352)와 같은 더 좁고, 더 빠른 호스트 인터페이스로 전송될 수 있다.
호스트 장치 인터페이스(352) 및 메모리 인터페이스(354)가 도시된다. 버퍼(350)의 추가적인 회로부 컴포넌트들은 컨트롤러 및 스위칭 로직(356), 행 어드레스 선택(row address select; RAS) 로직(357), 및 빌트 인 셀프 테스트(built in self-test; BIST) 로그인(358)을 포함할 수 있다. 버퍼(350)로부터 메모리 다이들의 스택으로의 통신은 화살표들(360)로 표시된다. 버퍼(350)로부터 호스트 장치로의 통신은 화살표들(362 및 364)로 표시된다. 도 3b에서, 화살표들(364)은 커맨드/어드레스(command/address; CA) 핀들로부터의 통신을 나타내고, 화살표들(362)은 데이터(DQ) 핀들로부터의 통신을 나타낸다. 호스트 장치 인터페이스가 CA 핀 및 DQ 핀 중 어느 하나 또는 둘 모두를 실질적으로 더 많거나 더 적게 가질 수 있기 때문에, CA 핀들 및 DQ 핀들의 예시적인 번호들은 단지 예들로서 제공된다. 요구되는 어느 한 유형의 핀들의 수는 많은 다른 변수들 중에서도, 인터페이스의 채널의 폭, 추가 비트들(예를 들어, ECC 비트들)에 대한 제공에 따라 달라질 수 있다. 많은 예들에서, 호스트 장치 인터페이스는 산업 표준 메모리 인터페이스(표준-설정 조직에 의해 명시적으로 정의되거나, 또는 산업에서 채택된 사실상의 표준)일 것이다.
일 예에서, 모든 CA 핀들(364)은 단일 채널의 역할을 하고, 모든 데이터 핀들(362)은 단일 채널이 역할을 한다. 일 예에서, 모든 CA 핀들(364)은 모든 데이터 핀들(362)을 서비스한다. 다른 예에서, CA 핀들(364)은 다수의 서브 채널들로 세분된다. 다른 예에서, 데이터 핀들(362)은 다수의 서브 채널들로 세분된다. 하나의 구성은 데이터 핀들(362)의 일부를 서비스하는 CA 핀들(364)의 일부를 포함할 수 있다. 하나의 특정 예에서, 8개의 CA 핀들은 CA 핀들 및 데이터 핀들의 서브-조합으로서 9개의 데이터 핀들을 서비스한다. 8 CA 핀/9 데이터 핀 예와 같은 다수의 서브 조합이 하나의 메모리 장치에 포함될 수 있다.
동작 시에, 호스트 장치로부터 가능한 데이터 속도는 처리할 수 있는 트레이스 라인들, TSV들, 와이어 본드들 등과 같은 메모리 다이들에 대한 상호연결 컴포넌트들보다 높을 수 있다. 도 3a로부터의 버퍼(350), 도 3b로부터의 버퍼(337), 또는 다른 형태의 버퍼 어셈블리와 같은 버퍼의 추가는 호스트 장치로부터의 고속 데이터 상호작용이 버퍼링될 수 있게 한다. 도 3c의 예에서, 호스트 인터페이스(352)는 제1 데이터 속도로 동작하도록 구성된다. 일 예에서, 제1 데이터 속도는 호스트 장치가 전달할 수 있는 속도와 일치할 수 있다.
일 예에서, 메모리 인터페이스(354)는 제1 데이터 속도보다 느린 제2 데이터 속도로 동작하도록 구성된다. 일 예에서, 메모리 인터페이스(534)는 호스트 인터페이스(352)보다 더 느리고 더 넓도록 구성된다. 동작시, 버퍼는 호스트 인터페이스(352) 측에서의 고속 데이터 상호작용들을 메모리 인터페이스(354) 측에서의 더 느리고 더 넓은 데이터 상호작용들로 변환할 수 있다. 추가로, 아래에 더 논의되는 바와 같이, 적어도 호스트 인터페이스의 데이터 처리량에 근사하는 데이터 처리량을 유지하기 위해, 일부 예들에서, 버퍼는 호스트 인터페이스의 연결들을 각각의 메모리 인터페이스들과 연관된 다수의 서브 채널들에 재할당할 수 있다. 더 느리고 더 넓은 메모리 인터페이스(354)는 더 좁고 더 빠른 속도의 호스트 인터페이스(352)의 용량에 실질적으로 매칭하도록 구성될 수 있다. 이러한 방식으로, 트레이스 라인들, TSV들, 와이어 본드들 등과 같은 메모리 다이들에 대한 더 제한된 상호연결 컴포넌트들은 더 빠른 호스트 장치로부터 공급되는 상호작용들의 용량을 처리할 수 있다. 버퍼(350)에 대한 (CA 핀들 및 DQ 핀들 둘 모두를 갖는) 하나의 예시적인 호스트 인터페이스가 도시되어 있지만, 버퍼(350)는 유사한 방식으로, 버퍼(350)에 의해 다수의 DRAM 인터페이스들에 각각 재할당되는 개별 데이터 경로들에 대한 다수의 호스트 인터페이스들을 포함할 수 있다.
일 예에서, 호스트 장치 인터페이스(352)는 제1 개수의 데이터 경로들을 포함하고, 메모리 인터페이스(354)는 제1 개수의 데이터 경로들보다 큰 제2 개수의 데이터 경로들을 포함한다. 일 예에서, 버퍼(352) 내의 회로부는 제1 개수의 데이터 경로들에서 제2 개수의 데이터 경로들로 데이터 및 명령들을 맵핑한다. 이러한 구성에서, 제2 개수의 데이터 경로들은 위에 설명된 바와 같이 더 느리고 더 넓은 인터페이스를 제공한다.
일 예에서, 호스트 장치 인터페이스(352)의 커맨드/어드레스 핀들(364)은 제1 개수의 커맨드/어드레스 경로들을 포함하고, 버퍼(350)의 대응하는 메모리 인터페이스(354) 측 상에서, 메모리 인터페이스(354)는 제1 개수의 커맨드/어드레스 경로들보다 큰 제2 개수의 커맨드/어드레스 경로들을 포함한다. 일 예에서, 제2 개수의 커맨드/어드레스 경로들은 제1 개수의 커맨드/어드레스 경로들의 2배이다. 일 예에서, 제2 개수의 커맨드/어드레스 경로들은 제1 개수의 커맨드/어드레스 경로들의 2배 이상이다. 일 예에서, 제2 개수의 커맨드/어드레스 경로들은 제1 개수의 커맨드/어드레스 경로들의 4배이다. 일 예에서, 제2 개수의 커맨드/어드레스 경로들은 제1 개수의 커맨드/어드레스 경로들의 8배이다.
일 예에서, 버퍼(352)의 메모리 인터페이스(354) 측 상의 주어진 커맨드/어드레스 경로는 단일 DRAM 다이와만 통신한다. 일 예에서, 버퍼(350)의 메모리 인터페이스(354) 측 상의 주어진 커맨드/어드레스 경로는 다수의 DRAM 다이들과 통신한다. 일 예에서, 버퍼(350)의 메모리 인터페이스(354) 측 상의 주어진 커맨드/어드레스 경로는 4개의 DRAM 다이들과 통신한다. 일 예에서, 버퍼(350)의 메모리 인터페이스(354) 측 상의 주어진 커맨드/어드레스 경로는 16개의 DRAM 다이들과 통신한다.
일 예에서, 호스트 장치 인터페이스(352)의 데이터 핀들(362)은 제1 개수의 데이터 경로들을 포함하고, 버퍼(352)의 대응하는 메모리 인터페이스(354) 측 상에서, 메모리 인터페이스(354)는 제1 개수의 데이터 경로들보다 큰 제2 개수의 데이터 경로들을 포함한다. 일 예에서, 제2 개수의 데이터 경로들은 제1 개수의 데이터 경로들의 2배이다. 일 예에서, 제2 개수의 데이터 경로들은 제1 개수의 데이터 경로들의 2배 이상이다. 일 예에서, 제2 개수의 데이터 경로들은 제1 개수의 데이터 경로들의 4배이다. 일 예에서, 제2 개수의 데이터 경로들은 제1 개수의 데이터 경로들의 8배이다.
일 예에서, 버퍼(350)의 메모리 인터페이스(354) 측 상의 데이터 경로는 단일 DRAM 다이와만 통신한다. 일 예에서, 버퍼(350)의 메모리 인터페이스(354) 측 상의 주어진 데이터 경로는 다수의 DRAM 다이들과 통신한다. 일 예에서, 버퍼(350)의 메모리 인터페이스(354) 측 상의 주어진 데이터 경로는 4개의 DRAM 다이들과 통신한다. 일 예에서, 버퍼(350)의 메모리 인터페이스(354) 측 상의 주어진 데이터 경로는 16개의 DRAM 다이들과 통신한다.
일 예에서, 호스트 인터페이스(352)는 커맨드/어드레스 핀들(364) 및 데이터 핀들(362)에 대해 서로 다른 속도들을 포함한다. 일 예에서, 호스트 인터페이스의 데이터 핀들(362)은 6.4Gb/s로 동작하도록 구성된다. 일 예에서, 호스트 인터페이스의 커맨드/어드레스 핀들(364)은 3.2Gb/s로 동작하도록 구성된다.
일 예에서, 버퍼(350)의 메모리 인터페이스(354)는 버퍼(350)의 호스트 인터페이스(352) 측으로부터의 통신들을 느리게 하고 넓힌다. 일 예에서, 호스트 인터페이스(352)로부터의 주어진 커맨드/어드레스 경로가 메모리 인터페이스(354) 상의 2개의 커맨드/어드레스 경로들에 매핑되는 경우, 호스트 인터페이스에서의 속도는 3.2 Gb/s이고, 메모리 인터페이스(354)에서의 속도는 1.6 Gb/s이다.
일 예에서, 호스트 인터페이스(352)로부터의 주어진 데이터 경로가 메모리 인터페이스(354) 상의 2개의 데이터 경로들에 매핑되는 경우, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고, 메모리 인터페이스(354)에서의 속도는 3.2 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택 내의 단일 DRAM 다이와 통신한다. 일 예에서, 호스트 인터페이스(352)로부터의 주어진 데이터 경로가 메모리 인터페이스(354) 상의 4개의 데이터 경로들에 매핑되는 경우, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고, 메모리 인터페이스(354)에서의 속도는 1.6 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택 내의 4개의 DRAM 다이들과 통신한다. 일 예에서, 호스트 인터페이스(352)로부터의 주어진 데이터 경로가 메모리 인터페이스(354) 상의 8개의 데이터 경로들에 매핑되는 경우, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고, 메모리 인터페이스(354)에서의 속도는 0.8 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택 내의 16개의 DRAM 다이들과 통신한다.
일 예에서, 펄스 진폭 변조(pulse amplitude modulation; PAM) 프로토콜은 버퍼(350)의 메모리 인터페이스(354) 측 상에서 통신하는데 사용된다. 일 예에서, PAM 프로토콜은 PAM-4를 포함하지만, 다른 PAM 프로토콜들이 본 발명의 범위 내에 있다. 일 예에서, PAM 프로토콜은 데이터 대역폭을 증가시킨다. 일 예에서, 호스트 인터페이스(352)로부터의 주어진 데이터 경로가 메모리 인터페이스(354) 상의 4개의 데이터 경로들에 매핑되는 경우, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고, PAM 프로토콜을 사용하여 메모리 인터페이스(354)에서의 속도는 0.8 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택 내의 4개의 DRAM 다이들과 통신한다. 일 예에서, 호스트 인터페이스(352)로부터의 주어진 데이터 경로가 메모리 인터페이스(364) 상의 8개의 데이터 경로들에 매핑되는 경우, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고, PAM 프로토콜을 사용하여 메모리 인터페이스(354)에서의 속도는 0.4 Gb/s이며, 여기서 각 데이터 경로는 DRAM 다이들의 스택 내의 16개의 DRAM 다이들과 통신한다.
버퍼(350)와 예시적인 16 DRAM 다이들 사이에서 통신하는 데 필요한 핀의 수는 버퍼(350)의 메모리 인터페이스(354) 측의 커맨드/어드레스 경로들의 수와 각 데이터 경로에 결합된 DRAM 다이들의 수에 따라 달라진다. 다음 표는 핀 카운트 및 대응하는 커맨드/어드레스 경로 구성의 다수의 비제한적인 예들을 보여준다.
Figure pct00001
버퍼(350)와 예시적인 16 DRAM 다이들 사이에서 통신하는 데 필요한 핀들의 수는 버퍼(350)의 메모리 인터페이스(354) 측 상의 데이터 경로들의 수와 각 데이터 경로에 결합된 DRAM 다이들의 수에 따라 달라진다. 다음 표는 핀 카운트 및 대응하는 데이터 경로 구성의 다수의 비제한적인 예들을 보여준다.
Figure pct00002
아래의 선택된 예들에서 예시된 바와 같이, 위의 표들의 핀들의 수는 다수의 상이한 방식들로 DRAM 다이들의 스택 내의 DRAM 다이들에 결합될 수 있다. 일 예에서, 와이어 본드들은 핀들로부터 DRAM 다이들의 수로 결합하는 데 사용된다. 일 예에서, TSV들은 핀들로부터 DRAM 다이들의 수로 결합하는 데 사용된다. 와이어 본드들 및 TSV들이 일 예로서 사용되지만, 와이어 본드들 및 TSV들을 제외한 다른 통신 경로들 또한 본 발명의 범위 내에 있다.
도 4는 메모리 장치(400)의 다른 예를 도시한다. 메모리 장치(400)는 기판(404)에 결합된, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(402)를 포함한다. 메모리 장치(400)는 또한 기판(404)에 결합된 DRAM 다이들(410)의 스택을 포함한다. 도 4의 예에서, DRAM 다이들(410)의 스택은 적어도 하나의 계단 스텝 구성에서 스태거링된다. 도 4의 예는 DRAM 다이들(410)의 계단 스텝형 스택에서의 2개의 상이한 스태거 방향들을 도시한다. 도 2의 구성과 유사하게, 예시된 계단 스텝 구성에서, 노출된 표면 부분(412)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(414, 416)이 DRAM 다이들(410)의 스택 내의 다이들로부터 기판(404)으로 도시되어 있다. 기판(404) 상의 또는 내의 추가적인 전도체들(도시되지 않음)은 와이어 본드 상호연결부들(414, 416)을 컨트롤러 다이(402)에 추가로 결합시킨다. 컨트롤러 다이(402)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부들을 사용하여 기판(404)에 결합되는 것으로 도시되어 있다. 버퍼 다이로부터 마더보드로 그리고 결국 호스트 장치로 신호들 및 데이터를 추가로 송신하기 위해 다수의 기판 솔더 상호연결부들(406)이 기판(404)의 바닥면 상에 추가로 도시된다.
도 4의 예에서, 다수의 와이어 본드 상호연결부들(414, 416)은 다수의 스택형 DRAM 다이들까지 직렬로 연결된다. 선택된 예들에서, 단일 와이어 본드는 둘 이상의 DRAM 다이에서 부하를 구동할 수 있다. 이러한 예에서, 와이어 본드 상호연결부들은 도 4에 도시된 바와 같이 직렬로 연결될 수 있다. 일 예에서, 단일 와이어 본드가 4개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일 와이어 본드가 8개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일 와이어 본드가 16개의 DRAM 다이들에 직렬로 연결될 수 있다. 다른 수의 직렬 연결된 DRAM 다이들도 본 발명의 범위 내에 있다. 추가적으로, DRAM 인터페이스의 CA 연결부들은 제1 개수의 DRAM 다이들에 만들어질 수 있는 반면, DRAM 인터페이스의 대응하는 DQ 연결부들은 제1 개수와 상이한 제2 개수의 DRAM 다이들에 만들어질 수 있다.
도 5a는 메모리 장치(500)의 다른 예를 도시한다. 메모리 장치(500)는 기판(504)에 결합된, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(502)를 포함한다. 메모리 장치(500)는 또한 기판(504)에 결합된 DRAM 다이들(510)의 스택을 포함한다. 도 5a의 예에서, DRAM 다이들(510)의 스택은 적어도 하나의 계단 스텝 구성에서 스태거링된다. 도 5의 예는 DRAM 다이들(510)의 계단 스텝형 스택에서의 2개의 상이한 스태거 방향들을 도시한다. 예시된 계단 스텝 구성에서, 노출된 표면 부분(512)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(514, 516)이 DRAM 다이들(410)의 스택 내의 다이들로부터 기판(404)으로 도시되어 있다. 기판(504) 상의 또는 내의 추가적인 전도체들(도시되지 않음)은 와이어 본드 상호연결부들(514, 516)을 컨트롤러 다이(502)에 추가로 결합시킨다. 컨트롤러 다이(502)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부들을 사용하여 기판(504)에 결합되는 것으로 도시되어 있다. 버퍼 다이로부터 마더보드로 그리고 결국 호스트 장치로 신호들 및 데이터를 추가로 송신하기 위해 다수의 기판 솔더 상호연결부들(506)이 기판(504)의 바닥면 상에 추가로 도시된다.
도 5a의 예에서, 컨트롤러 다이(502)는 DRAM 다이들(510)의 스택 아래에 적어도 부분적으로 위치된다. 일 예에서, 봉지재(encapsulant)(503)는 컨트롤러 다이(502)를 적어도 부분적으로 둘러싼다. 도 5a의 예는 메모리 장치(500)의 면적 풋프린트를 추가로 감소시킨다. 또한, DRAM 다이들(510)의 스택과 컨트롤러 다이(502) 사이의 상호연결 거리가 감소된다.
도 5b는 메모리 장치(520)의 다른 예를 도시한다. 메모리 장치(520)는 기판(524)에 결합된, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(522)를 포함한다. 메모리 장치(520)는 또한 기판(524)에 결합된 DRAM 다이들(530)의 스택을 포함한다. 다수의 와이어 본드 상호연결부들(534, 536)이 DRAM 다이들(530)의 스택 내의 다이들로부터 기판(524)으로 도시되어 있다. 도 5b의 예에서, 다수의 와이어 본드 상호연결부들(534, 536)은 다수의 스택형 DRAM 다이들까지 직렬로 연결된다. 일 예에서, 단일 와이어 본드가 4개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일 와이어 본드가 8개의 DRAM 다이들에 직렬로 연결될 수 있다. 일 예에서, 단일 와이어 본드가 16개의 DRAM 다이들에 직렬로 연결될 수 있다. 다른 수의 직렬 연결된 DRAM 다이들도 본 발명의 범위 내에 있다.
도 5c는 메모리 장치들(500 및 520)과 유사한 메모리 장치(540)의 평면도를 도시한다. 도 5c의 예에서, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(542)는 기판(544)에 결합되고 DRAM 다이들(550)의 스택 아래에 완전히 위치된 것으로 도시되어 있다. 도 5d는 메모리 장치들(500 및 520)과 유사한 메모리 장치(560)의 평면도를 도시한다. 도 5d에서, 컨트롤러 다이(562)는 기판(564)에 결합되고, DRAM 다이들(570)의 제1 스택 및 DRAM 다이들(572)의 제2 스택의 일부 아래에 부분적으로 위치된다. 일 예에서, DRAM 다이들의 더 짧은 스택은 더 짧은 상호연결 경로, 및 더 높은 제조 수율을 제공한다. 선택된 예들에서, 이러한 이유들로 DRAM 다이들의 다수의 더 짧은 스택들을 사용하는 것이 바람직할 수 있다. DRAM 다이들의 다수의 더 짧은 스택들의 하나의 트레이드오프는 메모리 장치(560)의 더 큰 면적 풋프린트이다.
도 6은 메모리 장치(600)의 다른 예를 도시한다. 메모리 장치(600)는 기판(604)에 결합된, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(602)를 포함한다. 메모리 장치(600)는 또한 기판(604)에 결합된 DRAM 다이들(610)의 스택을 포함한다. 도 6의 예에서, DRAM 다이들(610)의 스택은 적어도 하나의 계단 스텝 구성에서 스태거링된다. 도 6의 예는 DRAM 다이들(610)의 계단 스텝형 스택에서의 2개의 상이한 스태거 방향들로 4개의 스태거들을 도시한다. 도 6의 예는 DRAM 다이들(610)의 스택은 16개의 DRAM 다이들을 포함하고 있지만, 본 발명은 그렇게 제한되는 것은 아니다. 도시된 다른 계단 스텝 구성들과 유사하게, 도 6에서, 노출된 표면 부분(612)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(614, 616)이 DRAM 다이들(610)의 스택 내의 다이들로부터 기판(604)으로 도시되어 있다. 기판(604) 상의 또는 내의 추가적인 전도체들(도시되지 않음)은 와이어 본드 상호연결부들(614, 616)을 컨트롤러 다이(602)에 추가로 결합시킨다. 컨트롤러 다이(602)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부들을 사용하여 기판(604)에 결합되는 것으로 도시되어 있다. 컨트롤러 다이로부터 마더보드로 그리고 결국 호스트 장치로 신호들 및 데이터를 추가로 송신하기 위해 다수의 기판 솔더 상호연결부들(606)이 기판(604)의 바닥면 상에 추가로 도시된다.
도 7은 메모리 장치(700)의 다른 예를 도시한다. 메모리 장치(700)는 기판(704)에 결합된, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(702)를 포함한다. 메모리 장치(700)는 또한 기판(704)에 결합된 DRAM 다이들(710)의 스택을 포함한다. 도 7의 예에서, DRAM 다이들(710)의 스택은 적어도 하나의 계단 스텝 구성에서 스태거링된다. 도 7의 예는 DRAM 다이들(710)의 계단 스텝형 스택에서의 2개의 상이한 스태거 방향들로 4개의 스태거들을 도시한다. 도 7의 DRAM 다이들(710)의 스택은 16개의 DRAM 다이들을 포함하고 있지만, 본 발명은 그렇게 제한되는 것은 아니다. 도시된 다른 계단 스텝 구성들과 유사하게, 도 7에서, 노출된 표면 부분(712)은 다수의 와이어 본드 상호연결부들에 사용된다.
다수의 와이어 본드 상호연결부들(714, 716)이 DRAM 다이들(710)의 스택 내의 다이들로부터 기판(704)으로 도시되어 있다. 기판(704) 상의 또는 내의 추가적인 전도체들(도시되지 않음)은 와이어 본드 상호연결부들(714, 716)을 컨트롤러 다이(702)에 추가로 결합시킨다. 컨트롤러 다이(702)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부들을 사용하여 기판(704)에 결합되는 것으로 도시되어 있다. 컨트롤러 다이로부터 마더보드로 그리고 결국 호스트 장치로 신호들 및 데이터를 추가로 송신하기 위해 다수의 기판 솔더 상호연결부들(706)이 기판(704)의 바닥면 상에 추가로 도시된다.
도 7의 예에서, 컨트롤러 다이(702)는 DRAM 다이들(710)의 스택 아래에 적어도 부분적으로 위치된다. 일 예에서, 봉지재(703)는 컨트롤러 다이(702)를 적어도 부분적으로 둘러싼다. 도 7의 예는 메모리 장치(700)의 면적 풋프린트를 추가로 감소시킨다. 추가로, DRAM 다이들(710)의 스택과 컨트롤러 다이(702) 사이의 상호연결 거리가 감소된다.
도 8a는 메모리 장치(800)의 다른 예를 도시한다. 메모리 장치(800)는 기판(804)에 결합된, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(802)를 포함한다. 메모리 장치(800)는 또한 기판(804)에 결합된 DRAM 다이들(810)의 스택을 포함한다. 도 8a의 예에서, DRAM 다이들(810)의 스택은 수직으로 정렬된다. 도 8a의 DRAM 다이들(810)의 스택은 8개의 DRAM 다이들을 포함하고 있지만, 본 발명은 그렇게 제한되는 것은 아니다.
다수의 TSV 상호연결부들(812)은 DRAM 다이들(810)의 스택 내의 하나 이상의 다이들을 관통하여 기판(804)과 통신하는 것으로 도시되어 있다. 기판(804) 상의 또는 내의 추가적인 전도체들(도시되지 않음)은 TSV들(812)을 컨트롤러 다이(802)에 추가로 결합시킨다. 컨트롤러 다이(802)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부들을 사용하여 기판(804)에 결합되는 것으로 도시되어 있다. 컨트롤러 다이로부터 마더보드로 그리고 결국 호스트 장치로 신호들 및 데이터를 추가로 송신하기 위해 다수의 기판 솔더 상호연결부들(806)이 기판(804)의 바닥면 상에 추가로 도시된다.
도 8b는 메모리 장치(820)의 다른 예를 도시한다. 메모리 장치(820)는 기판(824)에 결합된, 위에서 설명된 바와 같은 버퍼를 포함하는 컨트롤러 다이(822)를 포함한다. 메모리 장치(820)는 또한 기판(824)에 결합된 DRAM 다이들(830)의 스택을 포함한다. 도 8b의 예에서, DRAM 다이들(830)의 스택은 수직으로 정렬된다. 도 8b의 DRAM 다이들(830)의 스택은 16개의 DRAM 다이들을 포함하고 있지만, 본 발명은 그렇게 제한되는 것은 아니다.
다수의 TSV 상호연결부들(832)은 DRAM 다이들(830)의 스택 내의 하나 이상의 다이들을 관통하여 기판(824)과 통신하는 것으로 도시되어 있다. 기판(824) 상의 또는 내의 추가적인 전도체들(도시되지 않음)은 TSV들(832)을 컨트롤러 다이(822)에 추가로 결합시킨다. 컨트롤러 다이(822)는 솔더 볼 어레이와 같은 하나 이상의 솔더 상호연결부들을 사용하여 기판(824)에 결합되는 것으로 도시되어 있다. 컨트롤러 다이로부터 마더보드로 그리고 결국 호스트 장치로 신호들 및 데이터를 추가로 송신하기 위해 다수의 기판 솔더 상호연결부들(826)이 기판(824)의 바닥면 상에 추가로 도시된다.
도 9a는 본 개시의 예들 중 어느 하나에 따른 메모리 다이들의 스택에 포함될 수 있는 단일 DRAM 다이(900)의 블록도를 도시한다. 도 9a에서, DRAM 다이(900)는 메모리 셀들의 어레이들을 포함하는 저장 영역(902)을 포함한다. 제1 데이터 I/O 스트라이프(904)는 DRAM 다이(900)의 제1 면(901)으로부터 제2 면(903)으로 통과하는 것으로 도시되어 있다. 일 예에서, 콘택(contact)들은 제1 데이터 I/O 스트라이프(904)의 한 면 또는 양 면(901, 903) 상의 제1 데이터 I/O 스트라이프(904)의 에지 상에 형성될 수 있다. 콘택들은 위의 예들에서 설명된 바와 같이 와이어 본드들에 연결될 수 있다. 다른 예들에서, TSV들은 양면들(901, 903)에서, 또는 제1 데이터 I/O 스트라이프(904)를 따른 다른 위치들에서 제1 데이터 I/O 스트라이프(904)에 결합될 수 있다.
제2 데이터 I/O 스트라이프(906)가 도 9a에 추가로 도시되어 있다. 일 예에서, 제2 데이터 I/O 스트라이프(906)는 제1 데이터 I/O 스트라이프(904)와 실질적으로 동일하다. 도 9a의 예에서, 각 데이터 I/O 스트라이프는 어느 한 면 상의 와이어 본드들에 연결하기 위한 36개의 콘택들을 포함한다. 2개의 데이터 I/O 스트라이프들, 및 각각 2개의 면 들을 가지고, DRAM 다이(900)는 144개의 와이어 본드들 또는 TSV들을 위한 연결부들을 포함한다.
커맨드/어드레스 스트라이프(910)가 도 9a에 추가로 도시되어 있다. 도시된 예에서, 커맨드/어드레스 스트라이프(910)는 와이어 본드들 또는 TSV들에 연결하기 위한 30개의 콘택들을 포함한다. 일 예에서, DRAM 다이들 중 하나 이상은 데이터 I/O 스트라이프들(904, 906, 910) 중 하나 이상의 연결부들을, (본원에서 앞서 논의된 예시적인 와이어 본딩된 스택 구성들에 대해 도시된 바와 같이) 다이의 에지를 따라 와이어 본드 패드들의 하나 이상의 행(row)들에 대한 것과 같이, 와이어 본딩을 위한 제2 위치에 재분배하는 재분배 층을 포함할 수 있다.
도 9b는 본 개시의 예들 중 어느 하나에 따른 DRAM 다이들의 스택에 포함될 수 있는 4개의 DRAM 다이들(920)의 스택의 블록도를 도시한다. 도 9b에서, 스택(920) 내의 각 다이는 메모리 셀들의 어레이들을 포함하는 저장 영역(922)을 포함한다. 제1 데이터 I/O 스트라이프(924)는 스택(920)의 제1 면(921)에서 제2 면(923)으로 통과하는 것으로 도시되어 있다. 일 예에서, 콘택들은 제1 데이터 I/O 스트라이프(924)의 한 면 또는 양 면(921, 923) 상의 제1 데이터 I/O 스트라이프(924)의 에지 상에 형성될 수 있다. 콘택들은 위의 예들에서 설명된 바와 같이 와이어 본드들에 연결될 수 있다. 다른 예들에서, TSV들은 양면들(921, 923)에서, 또는 제1 데이터 I/O 스트라이프(924)를 따른 다른 위치들에서 제1 데이터 I/O 스트라이프(924)에 결합될 수 있다.
제2 데이터 I/O 스트라이프(926)가 도 9b에 추가로 도시되어 있다. 일 예에서, 제2 데이터 I/O 스트라이프(926)는 제1 데이터 I/O 스트라이프(924)와 실질적으로 동일하다. 도 9b의 예에서, 각 데이터 I/O 스트라이프는 어느 한 면 상의 와이어 본드들에 연결하기 위한 9개의 콘택들을 포함한다. 2개의 데이터 I/O 스트라이프들, 및 2개의 면 들을 가지고, 스택(920) 내의 각 DRAM 다이는 36개의 와이어 본드들 또는 TSV들을 위한 연결부들을 포함한다. 일 예에서, 스택(920) 내의 4개의 다이들 모두는 위의 예들에서 설명된 바와 같이 단일 데이터 경로에 의해 구동된다.
커맨드/어드레스 스트라이프(930)가 도 9b에 추가로 도시되어 있다. 도시된 예에서, 커맨드/어드레스 스트라이프(930)는 와이어 본드들 또는 TSV들에 연결하기 위한 30개의 콘택들을 포함한다.
도 9c는 본 개시의 예들 중 어느 하나에 따른 메모리 다이들의 스택에 포함될 수 있는 4개의 DRAM 다이들(940)의 스택의 블록도를 도시한다. 도 9c에서, 스택(940) 내의 각 다이는 메모리 셀들의 어레이들을 포함하는 저장 영역(942)을 포함한다. 단일 데이터 I/O 스트라이프(944)는 스택(940)의 제1 면(941)에서 제2 면(943)으로 통과하는 것으로 도시되어 있다. 일 예에서, 콘택들은 데이터 I/O 스트라이프(944)의 한 면 또는 양 면(941, 943) 상의 데이터 I/O 스트라이프(944)의 에지들 상에 형성될 수 있다. 콘택들은 위의 예들에서 설명된 바와 같이 와이어 본드들에 연결될 수 있다. 다른 예들에서, TSV들은 양면들(941, 943)에서, 또는 제1 데이터 I/O 스트라이프(944)를 따른 다른 위치들에서 데이터 I/O 스트라이프(944)에 결합될 수 있다.
도 9c의 예에서, 단일 데이터 I/O 스트라이프(944)는 어느 한 면 상의 와이어 본드들에 연결하기 위한 18개의 콘택들을 포함한다. 2개의 면들을 가지고, 스택(940) 내의 각 DRAM 다이는 36개의 와이어 본드들 또는 TSV들을 위한 연결부들을 포함한다. 일 예에서, 스택(940) 내의 4개의 다이들 모두는 위의 예들에서 설명된 바와 같이 단일 데이터 경로에 의해 구동된다.
커맨드/어드레스 스트라이프(950)가 도 9b에 추가로 도시되어 있다. 도시된 예에서, 커맨드/어드레스 스트라이프(950)는 와이어 본드들 또는 TSV들에 연결하기 위한 30개의 콘택들을 포함한다.
도 4 내지 도 8b를 포함하는 위에서 설명된 예시적인 메모리 장치들에서, 하나 이상의 뉴로모픽 층들은 다이들의 스택 내의 하나 이상의 다이들과 연관된 컨트롤러 다이의 호스트 인터페이스 사이에 결합된다. 위에서 설명된 바와 같이, 버퍼는 하나 이상의 뉴로모픽 층들의 동작을 더 잘 용이하게 한다. 설명된 각 구성에서 하나 이상의 뉴로모픽 층들의 여러 상이한 위치들이 가능하다. 예시적인 위치들은 컨트롤러 다이 내의, 메모리 다이들의 스택 내의 위치들, 또는 메모리 다이들의 스택과 관련 컨트롤러 다이의 호스트 인터페이스 사이의 전송 경로를 따르는 다른 위치들을 포함한다.
도 10은 일 실시예에 따른 뉴로모픽 장치에서 하나의 계층일 수 있는 뉴로모픽 계층(1000)의 예시적인 아키텍처를 도시한다. 뉴로모픽 층(1000)은 입력 라인들(1002)의 어레이 및 출력 라인들(1004)의 어레이를 포함한다. 다수의 논리적 가중 장치들(1010)은 입력 라인들(1002)의 어레이와 출력 라인들(1004)의 어레이 사이에 결합된다.
논리적 가중 장치들(1010)의 예들은 아날로그 가중 장치들, 디지털 가중 장치들, 또는 하이브리드 아날로그 및 디지털 가중 장치들을 포함할 수 있다. 논리적 가중 장치들(1010)의 예들은, 이에 제한되는 것은 아니나, 멤리스터, ReRAM, 상 변화 셀, 다층 저장 장치, 플래시 메모리 등을 포함한다. 일 예에서, 논리적 가중 장치들(1010)은 입력 라인들(1002)의 어레이로부터 입력들의 가변 수를 나타내는 논리적 가중치를 누적할 수 있다. 논리적 가중 장치들(1010)이 가중치를 누적함에 따라, 이들은 출력 라인들(1004)의 어레이에 그들의 상대적 가중치를 송신하도록 구성된다. 학습 프로세스 또는 훈련 프로세스 후에, 가중 장치들(1010)의 어레이는 패턴을 인식할 수 있다.
일 예에서, 층(1000)과 같은 다수의 뉴로모픽 층들은 정보를 처리하고 정보를 제1 계층으로부터 후속 계층들로 전달하기 위해 논리적으로 함께 결합된다. 각각의 연속적인 층 내의 개별 세포들 내의 중량의 패턴은 신경형태적으로 처리된 결과를 산출한다. 결과들의 예들은, 자동화 구동을 위한 것과 같은 이미지 인식, 또는 음성 인식을 포함한다.
도 11은 일 실시예에 따른 뉴로모픽 장치에서 하나의 계층일 수 있는 하이브리드 디지털 및 아날로그 뉴로모픽 계층(1100)의 일 예를 도시한다. 입력 라인들(1104)의 어레이 및 출력 라인들(1106)의 어레이가 도시된다. 다수의 논리적 가중 장치들(1110)은 입력 라인들(1104)의 어레이와 출력 라인들(1106)의 어레이 사이에 결합된다. 도 11의 예에서, 다수의 액세스 장치들(1112)이, 액세스 장치들(1112)을 선택적으로 활성화하기 위한 액세스 라인(1102)과 함께 도시된다. 일 예에서, 액세스 장치들(1112)은 트랜지스터들을 포함한다. 논리적 가중 장치들(1110)의 동작은 도 10에 설명된 예들과 유사하다. 논리적 가중 장치들(1110)의 예들은 아날로그 가중 장치들, 디지털 가중 장치들, 또는 하이브리드 아날로그 및 디지털 가중 장치들을 포함할 수 있다. 논리적 가중 장치들(1110)의 예들은, 이에 제한되는 것은 아니나, 멤리스터, ReRAM, 상 변화 셀, 다층 저장 장치, 플래시 메모리 등을 포함한다. 논리적 가중 장치들(1110)이 가중치를 누적함에 따라, 이들은 출력 라인들(1106)의 어레이에 그들의 상대적 가중치를 송신하도록 구성된다. 학습 프로세스 또는 훈련 프로세스 후에, 가중 장치들(1110)의 어레이는 패턴을 인식할 수 있다.
도 11의 예에서, 다수의 디지털-아날로그 변환기(DAC)(1120)가 입력 라인들(1104)의 어레이와의 인터페이스에 도시되어 있다. 다수의 아날로그-디지털 변환기(ADC)(1122)가 출력 라인들(1106)의 어레이와의 인터페이스에 추가로 도시된다. 이러한 방식으로, 디지털 신호는 DAC(1120)에 도달하고 아날로그 신호로 변환될 수 있으며, 아날로그 신호는 입력에 따라 가중 장치들(1110)에 추가될 수 있다. 가중 장치(1110)에 의해 수정된 아날로그 신호는 출력 라인(1106)으로 전달할 수 있고, ADC(1122)에서 각각 가중된 디지털 신호로 다시 변환될 수 있다.
도 12는 위에서 설명된 바와 같은 뉴로모픽 장치들 및 버퍼들의 양태들을 통합하는 DIMM 메모리(1200)의 일 예를 도시한다. DIMM 메모리(1200)는 기판(1202) 및 하나 이상의 메모리 장치들(1210)을 포함한다. 일 예에서 각 메모리 장치(1210)는 위의 예들에서 설명된 바와 같이 메모리 다이들의 스택, 컨트롤러 다이, 버퍼, 및 하나 이상의 뉴로모픽 층들을 포함할 수 있다. DIMM 메모리(1200)는 위의 예시적인 구성들에서 설명된 바와 같이 CA/CS 핀들(1224) 및 DQ 핀들(1222)을 포함하는 다수의 핀들(1220)을 더 포함한다. 일반적으로 허용되는 DIMM 소켓의 산업용 포맷을 사용하는 것이 유리할 수 있다. 이러한 방식으로, 하나 이상의 뉴로모픽 층들을 사용하는 국부적 처리의 이점들이 개선된 처리 전력 및 속도를 산출하기 위해 기존의 메모리 포맷들에 적용될 수 있다.
도 13은 본 발명의 일 실시예에 따른 하나의 동작 방법의 블록도를 도시한다. 동작(1302)에서, 메모리 장치에 위치한 뉴로모픽 장치가 훈련된다. 훈련의 예들은, 이에 제한되는 것은 아니나, 기본 이미지 구성 컴포넌트들, 또는 오디오 컴포넌트들 등의 제1 인식 라인을 제공하기 위해 인간 입력을 사용하는 것을 포함한다. 인간 훈련의 입문 수준을 사용하는 프로세스는 컴퓨터 인식을 훨씬 더 효율적이고/이거나 효과적으로 만든다. 훈련의 일 예는 사용자가 인간임을 확인하기 위해 인터넷에 의해 사용되는 검증 프로그램들을 포함한다. 일 예는 어떤 이미지들이 소화전, 또는 버스를 포함하는지를 나타내는 것을 포함한다. 사람이 이 입력을 입력하는 행위는 소화전이나 버스와 같은 물체들을 더 쉽게 인식하도록 컴퓨터를 훈련시키는 데 사용될 수 있다.
동작(1304)에서, 데이터는 제1 데이터 속도로 메모리 장치 내의 다이 스택 내의 하나 이상의 다이로부터 뉴로모픽 장치로 전송된다. 동작(1306)에서, 다이 스택으로부터의 데이터는 뉴로모픽 장치를 사용하여 국부적으로 처리되고, 동작(1308)에서, 처리된 데이터는 메모리 장치 내에 위치된 버퍼를 통해 호스트 장치에 전송되며, 버퍼는 제1 데이터 속도보다 빠른 제2 데이터 속도를 제공하도록 구성된다.
도 14는 위에 설명된 바와 같은 하나 이상의 메모리 장치들 및/또는 시스템들을 포함할 수 있는 예시적인 기계(예를 들어, 호스트 시스템)(1400)의 블록도를 예시한다. 대안적인 실시예들에서, 기계(1400)는 독립형 장치로서 동작할 수 있거나 또는 다른 기계들에 연결(예를 들어, 네트워킹)될 수 있다. 네트워킹된 배치에서, 기계(1400)는 서버 머신, 클라이언트 기계, 또는 서버-클라이언트 네트워크 환경들에서 둘 모두의 용량에서 동작할 수 있다. 일 예에서, 기계(1400)는 피어-투-피어(peer-to-peer; P2P)(또는 다른 분산형) 네트워크 환경에서 피어 기계의 역할을 할 수 있다. 기계(1400)는 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(set-top box; STB), 개인 휴대 정보 단말기(Personal Digital Assistant; PDA), 휴대 전화, 웹 기기, IoT 장치, 자동차 시스템, 또는 해당 기계가 취해야 할 조치들을 지정하는 명령어들(순차적이든 아니든)을 실행할 수 있는 모든 기계일 수 있다. 또한, 단일 기계만이 예시되어 있어 있지만, "기계"라는 용어는 본원에서 논의된 방법론 중 임의의 하나 이상을 수행하기 위해 명령어 세트(또는 다수의 세트들)를 개별적으로 또는 공동으로 실행하는 임의의 기계들의 집합, 예컨대 클라우드 컴퓨팅, Saas(software as a service), 기타 컴퓨터 클러스터 구성들을 포함하는 것으로 간주되어야 한다.
본원에 설명된 바와 같이, 예들은 로직, 컴포넌트들, 장치들, 패키지들, 또는 메커니즘들을 포함하거나 이들에 의해 동작할 수 있다. 회로부는 하드웨어(예를 들어, 간단한 회로들, 게이트들, 로직 등)를 포함하는 유형의(tangible) 엔티티들에서 구현되는 회로들의 집합(예를 들어, 세트)이다. 회로부 멤버쉽은 시간이 지남에 따라 그리고 기본 하드웨어 가변성에 따라 유연할 수 있다. 회로부들은 동작할 때 단독으로 또는 조합하여 특정 태스크(task)들을 수행할 수 있는 멤버들을 포함한다. 일 예에서, 회로부의 하드웨어는 특정 동작(예를 들어, 하드와이어드)을 수행하도록 불변적으로 설계될 수 있다. 일 예에서, 회로부의 하드웨어는 특정 동작의 명령어들을 인코딩하기 위해 물리적으로 수정된 컴퓨터 판독가능 매체(예를 들어, 자기적으로, 전기적으로, 불변의 질량 입자들의 이동 가능한 배치 등)를 포함하는 가변적으로 연결된 물리적 컴포넌트들(예를 들어, 실행 유닛들, 트랜지스터들, 단순 회로들 등)을 포함할 수 있다. 물리적 컴포넌트들을 연결 시, 하드웨어 구성의 근본적인 전기적 특성들은, 예를 들어, 절연체에서 전도체로 또는 그 반대로 변경된다. 명령어들은 참여 하드웨어(예를 들어, 실행 유닛들 또는 로딩 메커니즘)가 동작 중일 때 특정 태스크들의 부분들을 수행하기 위해 가변 연결부들을 통해 하드웨어에 회로부의 멤버들을 생성할 수 있도록 한다. 따라서, 컴퓨터 판독가능 매체는 장치가 동작하고 있을 때 회로부의 다른 컴포넌트들에 통신가능하게 결합된다. 일 예에서, 물리적 컴포넌트들 중 어느 하나는 둘 이상의 회로부의 둘 이상의 멤버에 사용될 수 있다. 예를 들어, 동작 하에서, 실행 유닛들은 한 시점에서 제1 회로부의 제1 회로에 사용될 수 있고, 제1 회로부 내의 제2 회로에 의해, 또는 상이한 시간에 제2 회로부 내의 제3 회로에 의해 재사용될 수 있다.
기계(예를 들어, 컴퓨터 시스템, 호스트 시스템 등)(1400)은 처리 장치(1402)(예를 들어, 하드웨어 프로세서, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 하드웨어 프로세서 코어, 또는 이들의 임의의 조합 등), 메인 메모리(1404)(예를 들어, 읽기 전용 메모리(ROM), 동기식 DRAM(SDRAM) 또는 램버스(Rambus) DRAM(RDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM) 등), 정적 메모리(1406)(예를 들어, 정적 랜덤 액세스 메모리(SRAM) 등), 및 저장 시스템(1418)을 포함할 수 있고, 이들 중 일부 또는 전부는 통신 인터페이스(예를 들어, 버스)(1430)를 통해 서로 통신할 수 있다. 일 예에서, 메인 메모리(1404)는 위의 예들에서 설명된 바와 같은 하나 이상의 메모리 장치들을 포함한다.
처리 장치(1402)는 마이크로프로세서, 중앙 처리 장치 등과 같은 하나 이상의 범용 처리 장치들을 나타낼 수 있다. 보다 구체적으로, 처리 장치는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 또는 다른 명령어 세트를 구현하는 프로세서, 또는 명령어 세트의 조합을 구현하는 프로세서일 수 있다. 처리 장치(1402)는 또한 애플리케이션별 집적 회로(application specific integrated circuit; ASIC), 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA), 디지털 신호 프로세서(digital signal processor; DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 장치일 수 있다. 처리 장치(1402)는 본원에 논의된 동작들 및 단계들을 수행하기 위한 명령어들(1426)을 실행하도록 구성될 수 있다. 컴퓨터 시스템(1400)은 네트워크(1420)를 통해 통신하기 위한 네트워크 인터페이스 장치(1408)를 더 포함할 수 있다.
저장 시스템(1418)은 하나 이상의 명령어 세트(1426) 또는 본원에 설명된 방법론 또는 기능 중 임의의 하나 이상을 구현하는 소프트웨어가 저장된 기계 판독 가능 저장 매체(컴퓨터 판독 가능 매체로도 알려짐)를 포함할 수 있다. 명령어들(1426)은 또한 컴퓨터 시스템(1400)에 의한 실행 동안 메인 메모리(1404) 내에 및/또는 처리 장치(1402) 내에 완전히 또는 적어도 부분적으로 존재할 수 있으며, 메인 메모리(1404) 및 처리 장치(1402)는 또한 기계 판독 가능 저장 매체를 구성한다.
"기계 판독 가능 저장 매체"라는 용어는 기계에 의한 실행을 위한 명령어 세트를 저장 또는 인코딩할 수 있고 기계가 본 개시의 방법론 중 임의의 하나 이상을 수행하게 하는 하나 이상의 명령어 세트들을 저장하는 단일 매체 또는 다수의 매체들 또는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서 "기계 판독 가능 저장 매체"라는 용어는, 이에 제한되는 것은 아닌, 솔리드 스테이트 메모리, 광학 매체 및 자기 매체를 포함하는 것으로 간주되어야 한다. 일 예에서, 대량 기계 판독가능 매체는 불변(예를 들어, 휴지) 질량을 갖는 다수의 입자들을 갖는 기계 판독가능 매체를 포함한다. 따라서, 대량 기계 판독가능 매체는 일시적인 전파 신호들이 아니다. 대량 기계 판독가능 매체의 특정 예들은 반도체 메모리 장치들(예를 들어, 전기적으로 프로그램 가능 읽기 전용 메모리(EPROM), 전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(EEPROM)) 및 플래시 메모리 장치들과 같은 비휘발성 메모리; 내부 하드 디스크 및 이동식 디스크와 같은 마그네틱 디스크; 광자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크을 포함할 수 있다.
기계(1400)는 디스플레이 유닛, 영숫자 입력 장치(예를 들어, 키보드), 및 사용자 인터페이스(UI) 내비게이션 장치(예를 들어, 마우스)를 더 포함할 수 있다. 일 예에서, 디스플레이 유닛, 입력 장치, 또는 UI 내비게이션 장치 중 하나 이상은 터치 스크린 디스플레이일 수 있다. 기계는 신호 생성 장치(예를 들어, 스피커), 또는 위성 위치 확인 시스템(global positioning system; GPS) 센서, 나침반, 가속도계, 또는 하나 이상의 다른 센서와 같은 하나 이상의 센서들을 포함한다. 기계(1400)는 하나 이상의 주변 장치들(예를 들어, 프린터, 카드 판독기 등)을 통신하거나 제어하기 위해 직렬(예를 들어, 범용 직렬 버스(universal serial bus; USB), 병렬, 또는 다른 유선 또는 무선(예를 들어, 적외선(IR), NFC(near field communication) 등) 연결부와 같은 출력 컨트롤러를 포함할 수 있다.
명령어들(1426)(예를 들어, 소프트웨어, 프로그램, 운영 체제(OS) 등) 또는 다른 데이터는 저장 시스템(1418)에 저장되고, 처리 장치(1402)에 의한 사용을 위해 메인 메모리(1404)에 의해 액세스될 수 있다. 메인 메모리(1404)(예를 들어, DRAM)는 전형적으로 빠르지만 휘발성이며, 따라서, "오프" 상태에 있는 동안을 포함하는, 장기 저장에 적합한 저장 시스템(1418)(예를 들어, SSD)과는 상이한 유형의 저장이다. 사용자 또는 기계(1400)에 의해 사용되는 명령어들(1426) 또는 데이터는 통상적으로 처리 장치(1402)에 의한 사용을 위해 메인 메모리(1404)에 로딩된다. 메인 메모리(1404)가 가득 찰 때, 저장 시스템(1418)으로부터의 가상 공간은 메인 메모리(1404)를 보충하기 위해 할당될 수 있다; 그러나, 저장 시스템(1418) 장치가 통상적으로 메인 메모리(1404)보다 느리고, 기록 속도들이 통상적으로 판독 속도들보다 적어도 2배 느리기 때문에, 가상 메모리의 사용은 (메인 메모리(1404), 예를 들어, DRAM과 대조적으로) 저장 시스템 레이턴시로 인해 사용자 경험을 크게 감소시킬 수 있다. 또한, 가상 메모리에 대한 저장 시스템(1418)의 사용은 저장 시스템(1418)의 사용 가능 수명을 크게 감소시킬 수 있다.
명령어들(1424)은 또한 다수의 전송 프로토콜들(예를 들어, 프레임 릴레이, 인터넷 프로토콜(IP), 전송 제어 프로토콜(TCP), 사용자 데이터그램 프로토콜(UDP), 하이퍼텍스트 전송 프로토콜(HTTP) 등) 중 어느 하나를 이용하여 네트워크 인터페이스 장치(1408)를 통해 전송 매체를 사용하여 네트워크(1420)를 통해 전송되거나 수신될 수 있다. 예시적인 통신 네트워크들은 다른 것들 중에서도, 근거리 통신망(LAN), 광역 통신망(WAN), 패킷 데이터 네트워크(예를 들어, 인터넷), 모바일 전화 네트워크들(예를 들어, 셀룰러 네트워크들), POTS(Plain Old Telephone) 네트워크들, 및 무선 데이터 네트워크들(예를 들어, Wi-Fi®로 알려진 IEEE(Institute of Electrical and Electronics Engineers) 802.11 표준 제품군, WiMax®로 알려진 IEEE 802.16 표준 제품군), IEEE 802.15.4 표준 제품군, 피어-투-피어(P2P) 네트워크들을 포함할 수 있다. 일 예에서, 네트워크 인터페이스 장치(1408)는 네트워크(1420)에 연결하기 위해 하나 이상의 물리적 잭(jack)(예를 들어, 이더넷, 동축 또는 전화 잭) 또는 하나 이상의 안테나를 포함할 수 있다. 일 예에서, 네트워크 인터페이스 장치(1408)는 단일-입력 다중-출력(single-input multiple-output; SIMO), 다중-입력 다중-출력(multiple-input multiple-output; MIMO), 또는 다중-입력 단일-출력(multiple-input single-output; MISO) 기술들 중 적어도 하나를 사용하여 무선으로 통신하기 위해 다수의 안테나들을 포함할 수 있다. "전송 매체"라는 용어는 기계(1400)에 의한 실행을 위한 명령어들을 저장, 인코딩 또는 반송할 수 있는 임의의 무형의(intangible) 매체를 포함하는 것으로 간주되어야 하며, 디지털 또는 아날로그 통신 신호들 또는 이러한 소프트웨어의 통신을 용이하게 하기 위한 다른 무형의 매체를 포함한다.
위의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면들에 대한 참조들을 포함한다. 도면들은 예시로서 본 발명이 실시될 수 있는 특정 실시예들을 도시한다. 이들 실시예들은 또한 본원에서는 "예들"로 지칭된다. 이러한 예들은 도시되거나 설명된 것들 외에 요소들을 포함할 수 있다. 그러나, 본 발명자는 또한 도시되거나 설명된 이러한 요소들만이 제공되는 예들을 고려한다. 또한, 본 발명자는 본원에 도시되고 설명된 특정 예(또는 그의 하나 이상의 양태들)와 관련하여 또는 다른 예들(또는 그의 하나 이상의 양태들)과 관련하여, 도시되거나 설명된 이들 요소들(또는 그의 하나 이상의 양태들)의 임의의 조합 또는 순열을 사용하는 예들을 또한 고려한다.
이 문서에서 언급되는 모든 공보, 특허 및 특허 문헌은 참조에 의해 개별적으로 통합되는 것처럼 그 전체가 본원에서 참조에 의해 통합된다. 이 문서와 참조로 통합된 문서 간의 용도가 일관되지 않을 경우, 통합된 참조(들)의 용도는 이 문서의 용도와 보충적인 것으로 간주되어야 하며; 수정될 수 없는 불일치의 경우, 이 문서의 사용을 제어한다.
본 문서에서, 특허 문헌에서 흔히 볼 수 있는 바와 같이, "하나(a)" 또는 "하나(an)"라는 용어는 "적어도 하나" 또는 "하나 이상"의 임의의 다른 인스턴스 또는 사용과 독립적으로, 하나 이상을 포함하도록 사용된다. 본 문서에서, "또는"이라는 용어는, 달리 지시되지 않는 한, 비배타적을 지칭하는 데 사용되거나, 또는 "A 또는 B"가 "A이지만 B는 아닌", "B이지만 A는 아닌", 및 "A 및 B"를 포함하도록 하는 데 사용된다. 첨부된 청구항에서, "포함하는" 및 "~에 있어서(in which)"이라는 용어는 각각의 "포함하는" 및 "여기에서(wherein)"이라는 용어들의 평문-영어 등가물(plain-English equivalents)로서 사용된다. 또한, 하기의 청구항들에서, "포함하는(including)" 및 "포함하는(comprising)"이라는 용어들은 개방형(open-ended)이며, 즉 청구항에서 이러한 용어 이후에 열거된 것들 외의 요소들을 포함하는 시스템, 장치, 물품 또는 프로세스는 여전히 해당 청구항의 범위 내에 있는 것으로 간주된다. 게다가, 하기의 청구항들에서, "제1", "제2", 및 "제3"이라는 용어 등은 단지 라벨들로서 사용되며, 이들의 객체들에 수치 요건들을 부과하도록 의도되지 않는다.
다양한 예들에서, 본원에 설명된 컴포넌트들, 컨트롤러들, 프로세서들, 유닛들, 엔진들, 또는 표들은 다른 것들 중에서도, 물리적 장치 상에 저장된 물리적 회로부 또는 펌웨어를 포함할 수 있다. 본원에 사용된 바와 같이, "프로세서"는, 이에 제한되는 것은 아니나, 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 프로세서들 또는 멀티-코어 장치들의 그룹을 포함하는 임의의 다른 유형의 프로세서 또는 처리 회로와 같은 임의의 유형의 계산 회로를 의미한다.
본원에 사용되는 "수평"이라는 용어는 임의의 시점에서 기판의 실제 배향에 관계없이, 웨이퍼 또는 다이 아래에 있는 것과 같은 기판의 종래의 평면 또는 표면에 평행한 평면으로서 정의된다. "수직"이라는 용어는 위에 정의된 바와 같이 수평에 수직인 방향을 지칭한다. "~상에(on)", "위(over)" 및 "아래(under)"와 같은 전치들은 기판의 배향에 관계없이, 기판의 상부 또는 노출된 표면 상에 있는 종래의 평면 또는 표면에 대해 정의되며; "~상에(on)"은 그것이 "~상에" 놓여 있는 다른 구조에 대한 하나의 구조의 직접적인 콘택을 제안하는 것으로 의도된다(반대로 명백한 표시가 없는 경우); "위(over)" 및 "아래(under)"라는 용어들은 - 이에 제한되는 것은 아니나 - 이와 같이 명시적으로 식별되지 않는 한 식별된 구조들 간의 직접 콘택을 명시적으로 포함하는, 구조들(또는 층들, 특징들 등)의 상대적 배치를 식별하기 위한 것으로 명시적으로 의도된다. 유사하게, "위" 및 "아래"라는 용어들은 수평 배향으로 제한되지는 않는데, 이는 이러한 구조체가 수평 배향으로 연장되기보다는, 참조된 구조체에 대해 수직으로 연장되더라도, 구조체가 어느 시점에서 논의 중인 구조물의 최외측 부분이면, 구조체가 참조된 구조체 위에 "위"일 수 있기 때문이다.
"웨이퍼" 및 "기판"이라는 용어들은 본원에서는 일반적으로 집적 회로들이 형성되는 임의의 구조체, 및 또한 집적 회로 제조의 다양한 단계들 동안 이러한 구조체들을 지칭하는 데 사용된다. 따라서, 다음의 상세한 설명은 제한적인 의미로 취해지지 않으며, 다양한 실시예들의 범위는 이러한 청구항들이 부여되는 등가물들의 전체 범위와 함께, 첨부된 청구항들에 의해서만 정의된다.
본 개시에 따른 그리고 본원에 설명된 다양한 실시예들은 메모리 셀들의 수직 구조(예를 들어, 메모리 셀들의 NAND 스트링들)를 이용하는 메모리를 포함한다. 본원에 사용된 바와 같이, 방향성 형용사들은 메모리 셀들이 형성되는 기판의 표면에 대해 취해질 것이다(즉, 수직 구조는 기판 표면으로부터 멀리 연장되는 것으로 취해질 것이고, 수직 구조의 저부 단부는 기판 표면에 가장 가까운 단부로 취해질 것이고, 수직 구조의 상부 단부는 기판 표면으로부터 가장 먼 단부로 취해질 것이다).
본원에 사용된 바와 같이, 수평, 수직, 법선, 평행, 직각 등과 같은 방향성 형용사들은 상대적인 배향들을 지칭할 수 있고, 달리 언급되지 않는 한, 특정 기하학적 특성들에 대한 엄격한 준수를 요구하도록 의도되지 않는다. 예를 들어, 본원에 사용된 바와 같이, 수직 구조는 기판의 표면에 엄격하게 수직일 필요는 없지만, 대신에 기판의 표면의 표면에 일반적으로 수직일 수 있고, 기판의 표면과 예각(예를 들어, 60 내지 120도 사이 등)을 형성할 수 있다.
본원에 설명된 일부 실시예들에서, 상이한 도핑 구성들이 선택 게이트 소스(select gate source; SGS), 제어 게이트(control gate; CG), 및 선택 게이트 드레인(select gate drain; SGD)에 인가될 수 있고, 이들 각각은, 이 예에서, 폴리실리콘으로 형성되거나 적어도 이를 포함할 수 있고, 그 결과 이들 티어들(예를 들어, 폴리실리콘 등)은 에칭 용액에 노출될 때 상이한 에칭 속도를 가질 수 있다. 예를 들어, 3D 반도체 장치에서 모놀리식 필라(monolithic pillar)를 형성하는 프로세스에서, SGS 및 CG는 리세스들을 형성할 수 있는 반면, SGD는 덜 리세스되거나 심지어 리세스되지 않은 채로 유지될 수 있다. 따라서 이러한 도핑 구성들은 에칭 용액(예를 들어, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide; TMCH))을 사용함으로써 3D 반도체 장치 내의 개별 티어들(예를 들어, SGS, CG 및 SGD)로의 선택적 에칭을 가능하게 할 수 있다.
본원에 사용되는 바와 같이, 메모리 셀을 동작시키는 것은 메모리 셀로부터 판독하거나, 메모리 셀에 기록하거나, 또는 메모리 셀을 소거하는 것을 포함한다. 메모리 셀을 의도된 상태에 배치하는 동작은 본원에서는 "프로그래밍"으로 지칭되며, 메모리 셀에 기록하거나 그로부터 소거하는 것(즉, 메모리 셀은 소거 상태로 프로그래밍될 수 있음) 둘 모두를 포함할 수 있다.
본 개시의 하나 이상의 실시예들에 따르면, 메모리 장치 내부 또는 외부에 위치된 메모리 컨트롤러(예를 들어, 프로세서, 컨트롤러, 펌웨어 등)는 마모 사이클들의 양, 또는 마모 상태(예를 들어, 마모 사이클들의 기록, 이들이 발생할 때의 메모리 장치의 카운팅 동작들, 그것이 개시하는 메모리 장치의 동작들을 추적, 마모 상태에 대응하는 메모리 장치 특성들을 평가하는 등)를 결정(예를 들어, 선택, 설정, 조정, 컴퓨팅, 변경, 삭제, 통신, 적응, 유도, 정의, 활용, 수경, 적용 등)할 수 있다.
본 개시의 하나 이상의 실시예들에 따르면, 메모리 액세스 장치는 각 메모리 동작과 함께 마모 사이클 정보를 메모리 장치에 제공하도록 구성될 수 있다. 메모리 장치 제어 회로부(예를 들어, 제어 로직)는 마모 사이클 정보에 대응하는 메모리 장치 성능 변화들을 보상하도록 프로그래밍될 수 있다. 메모리 장치는 마모 사이클 정보를 수신하고, 마모 사이클 정보에 응답하여 하나 이상의 동작 파라미터들(예를 들어, 값, 특성)를 결정할 수 있다.
하나의 요소가 다른 요소 "위에(on)" 있거나, 다른 요소와 "연결(connected)"되어 있거나, 또는 다른 요소와 "결합(coupled)"되어 있다고 언급되는 경우, 이는 다른 요소와 직접 연결되거나 결합되어 있을 수 있거나 중간 요소들이 존재할 수 있다. 이에 반해, 요소가 다른 요소 "바로 위"에 있거나, 다른 요소와 "직접 연결"되거나, 다른 요소와 "직접 결합"되어 있다고 언급되는 경우, 중간 요소들 또는 층들이 존재하지 않는다. 도면들에서 두 요소들이 이들을 연결하는 선으로 도시되는 경우, 달리 명시되지 않는 한, 두 요소들은 결합되거나 직접 결합될 수 있다.
본원에 설명된 방법 예들은 적어도 부분적으로 기계일 수 있거나 또는 컴퓨터-구현될 수 있다. 일부 예들은 위의 예들에 설명된 바와 같은 방법들을 수행하도록 전자 장치를 구성하도록 동작가능한 명령어들로 인코딩된 컴퓨터 판독가능 매체 또는 기계 판독가능 매체를 포함할 수 있다. 이러한 방법들의 구현은 마이크로코드, 어셈블리 언어 코드, 상위 레벨 언어 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법들을 수행하기 위한 컴퓨터 판독가능 명령어들을 포함할 수 있다. 코드는 컴퓨터 프로그램 제품들의 부분들을 형성할 수 있다. 또한, 코드는 실행 동안 또는 다른 시간들과 같이, 하나 이상의 휘발성 또는 비휘발성 유형의 컴퓨터 판독가능 매체 상에 유형적으로 저장될 수 있다. 이러한 유형의 컴퓨터 판독가능 매체의 예들은, 이에 제한되는 것은 아니나, 하드 디스크, 이동식 자기 디스크, 이동식 광학 디스크(예를 들어, 콤팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM) 등을 포함할 수 있다.
본원에 개시된 방법 및 장치를 더 잘 예시하기 위해, 비제한적인 실시예들의 목록이 본원에 제공된다:
예 1은 메모리 시스템이다. 메모리 시스템은 기판에 결합된 컨트롤러 다이를 포함하며, 컨트롤러 다이는 버퍼를 포함하고, 버퍼는 호스트 인터페이스 및 다이 스택 인터페이스를 포함하며, 호스트 인터페이스는 적어도 하나의 채널을 포함하고, 다이 스택 인터페이스는 둘 이상의 서브 채널들을 포함한다. 메모리 시스템은 기판에 의해 지지되고 둘 이상의 서브 채널들에 결합된 다이들의 스택을 포함한다. 메모리 시스템은 적어도 하나의 채널에 대한 연결부들을 두 개의 채널들에 재할당하는 제어 로직, 및 다이들의 스택 내의 하나 이상의 다이들과 호스트 인터페이스 사이에 논리적으로 결합된 하나 이상의 뉴로모픽 층들을 포함한다.
예 2에서, 예 1의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 컨트롤러 다이 내에 물리적으로 위치되도록 구성된다.
예 3에서, 예 1 내지 2 중 어느 하나의 주제는 선택적으로 버퍼가 하나 이상의 뉴로모픽 층들에 대한 데이터 속도를 제어하도록 구성되도록 구성된다.
예 4에 있어서, 예 1 내지 3 중 어느 하나의 주제는 선택적으로 제1 데이터 속도로 호스트 인터페이스를 동작시키고, 제1 데이터 속도보다 더 느린 제2 데이터 속도로 다이 스택 인터페이스를 동작시키도록 구성된 컨트롤러 다이 내의 회로부를 더 포함하도록 구성된다.
예 5에서, 예 1 내지 4 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 디지털 뉴로모픽 층들을 포함하도록 구성된다.
예 6에서, 예 1 내지 5 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 아날로그 곱셈 누적(multiply accumulator; MAC) 뉴로모픽 층들을 포함하도록 구성된다.
예 7에서, 예 1 내지 6 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 디지털 부분과 아날로그 부분 둘 모두를 포함하도록 구성된다.
예 8에서, 예 1 내지 7 중 어느 하나의 주제는 선택적으로 다이들의 스택이 DRAM 다이들을 포함하도록 구성된다.
예 9에서, 예 1 내지 8 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 상 변화 셀들을 포함하도록 구성된다.
예 10에서, 예 1 내지 9 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 멤리스터 셀들을 포함하도록 구성된다.
예 11에서, 예 1 내지 10 중 어느 하나의 주제는 선택적으로 기판이 마더보드이도록 구성된다.
예 12에서, 예 1 내지 11 중 어느 하나의 주제는 선택적으로 기판이 듀얼 인 라인 메모리(dual in line memory; DIMM) 기판이도록 구성된다.
예 13에서, 예 1 내지 12 중 어느 하나의 주제는 선택적으로 기판이 마더보드에 결합된 중간 기판이도록 구성된다.
예 14는 메모리 시스템이다. 메모리 시스템은 기판에 결합된 컨트롤러 다이를 포함하며, 컨트롤러 다이는 버퍼를 포함하고, 버퍼는 호스트 인터페이스 및 다이 스택 인터페이스를 포함하며, 호스트 인터페이스는 적어도 하나의 채널을 포함하고, 다이 스택 인터페이스는 둘 이상의 서브 채널들을 포함한다. 메모리 시스템은 기판에 의해 지지되고 둘 이상의 서브 채널들에 결합된 다이들의 스택을 포함한다. 메모리 시스템은 적어도 하나의 채널에 대한 연결부들을 두 개의 채널들에 재할당하는 제어 로직, 및 다이들의 스택 내의 하나 이상의 다이들과 호스트 인터페이스 사이에 논리적으로 결합된 하나 이상의 뉴로모픽 층들, 및 하나 이상의 뉴로모픽 가중치들을 하나 이상의 뉴로모픽 층들로 프로그램하는 컨트롤러 다이 내 로직을 포함한다.
예 15에서, 예 14의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 컨트롤러 다이 내에 물리적으로 위치되도록 구성된다.
예 16에서, 예 14 내지 15 중 어느 하나의 주제는 선택적으로 버퍼가 하나 이상의 뉴로모픽 층들에 대한 데이터 속도를 제어하도록 구성되도록 구성된다.
예 17에 있어서, 예 14 내지 16 중 어느 하나의 주제는 선택적으로 제1 데이터 속도로 호스트 인터페이스를 동작시키고, 제1 데이터 속도보다 더 느린 제2 데이터 속도로 다이 스택 인터페이스를 동작시키도록 구성된 컨트롤러 다이 내의 회로부를 더 포함하도록 구성된다.
예 18에서, 예 14 내지 17 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 단일 다이 내 다수의 층들을 포함하도록 구성된다.
예 19에서, 예 14 내지 18 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 단일 다이 내 다수의 층들을 포함하도록 구성된다.
예 20에서, 예 14 내지 19 중 어느 하나의 주제는 선택적으로 기판에 의해 지지되는 다이들의 스택이 기판에 대한 하나 이상의 와이어본드 연결부들을 포함하도록 구성된다.
예 21에서, 예 14 내지 20 중 어느 하나의 주제는 선택적으로 기판에 의해 지지되는 다이들의 스택이 기판에 대한 하나 이상의 관통 실리콘 비아(through silicon via; TSV) 연결부들을 포함하도록 구성된다.
예 22에서, 예 14 내지 21 중 어느 하나의 주제는 선택적으로 하나 이상의 뉴로모픽 층들이 30개 내지 100개의 뉴로모픽 층들을 포함하도록 구성된다.
예 23에서, 예 14 내지 22 중 어느 하나의 주제는 선택적으로 다수의 다이 스택들이 듀얼 인 라인 메모리(DIMM) 기판에 포함되도록 구성된다.
예 24에서, 예 14 내지 23 중 어느 하나의 주제는 선택적으로 다수의 다이 스택들내 각 다이 스택이 개별 컨트롤러 다이와 연관되도록 구성된다.
예 25는 방법이다. 방법은 메모리 장치에 위치된 뉴로모픽 장치를 훈련시키는 단계, 제1 데이터 속도로 메모리 시스템 내 다이 스택 내 하나 이상의 다이로부터 뉴로모픽 장치로 데이터를 전달하는 단계, 뉴로모픽 장치를 사용하여 다이 스택으로부터 데이터를 국부적으로 처리하는 단계, 및 메모리 시스템에 위치된 버퍼를 통해 호스트 장치로 처리된 데이터를 전달하는 단계를 포함하며, 버퍼는 제1 데이터 속도보다 더 빠른 제2 데이터 속도를 제공하도록 구성된다.
예 26에서, 예 25의 주제는 선택적으로 메모리 시스템 내의 다이 스택 내의 하나 이상의 다이들로부터 뉴로모픽 장치로 데이터를 전달하는 단계는 하나 이상의 다이로부터 다이 스택 내에 위치된 뉴로모픽 장치로 데이터를 전달하는 단계를 포함하도록 구성된다.
예 27에서, 예 25 내지 26 중 어느 하나의 주제는 선택적으로 메모리 시스템 내의 다이 스택 내의 하나 이상의 다이로부터 뉴로모픽 장치로 데이터를 전달하는 단계가 하나 이상의 다이로부터 뉴로모픽 장치 및 버퍼 둘 모두를 포함하는 컨트롤러 다이로 데이터를 전달하는 단계를 포함하도록 구성된다.
상술한 설명은 예시적인 것으로 의도되며, 제한적이지 않다. 예를 들어, 전술한 예들(또는 이들의 하나 이상의 양태들)이 서로 조합되어 사용될 수도 있다. 다른 실시예들이, 예를 들어, 상기 설명을 검토할 때 당업자에 의해 사용될 수 있다. 요약은 37 C.F.R §1.72(b)를 준수하도록 제공되며, 이를 통해 독자가 기술 개시의 본질을 신속하게 확인할 수 있도록 한다. 청구의 범위나 의미를 해석하거나 한정하는데 사용되지 않을 것이라는 점을 양해하여 제출된다. 또한, 위의 상세한 설명에서, 다양한 특징들이 본 개시를 간소화하기 위해 함께 그룹화될 수 있다. 이는 청구되지 않은 개시된 특징이 임의의 청구항에 필수적이라는 것을 의도하는 것으로 해석되어서는 안 된다. 오히려, 본 발명 주제는 특정한 개시된 실시예의 모든 특징들보다 적은 특징들에 놓일 수 있다. 따라서, 이하의 청구항들은 상세한 설명에 본원에 통합되며, 각각의 청구항들은 별개의 실시예로서 그 자체로 존재하며, 이러한 실시예들은 다양한 조합들 또는 순열들로 서로 조합될 수 있는 것으로 고려된다. 본 발명의 범위는 이러한 청구항들이 부여되는 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (27)

  1. 메모리 시스템에 있어서,
    기판에 결합된 컨트롤러 다이로서, 상기 컨트롤러 다이는 버퍼를 포함하고, 상기 버퍼는 호스트 인터페이스 및 다이 스택 인터페이스를 포함하며, 상기 호스트 인터페이스는 적어도 하나의 채널을 포함하고, 상기 다이 스택 인터페이스는 둘 이상의 서브 채널들을 포함하는, 상기 컨트롤러 다이;
    상기 기판에 의해 지지되고 상기 둘 이상의 서브 채널들에 결합된 다이들의 스택;
    상기 적어도 하나의 채널에 대한 연결부들을 적어도 두 개의 서브 채널들에 재할당하는 제어 로직; 및
    상기 다이들의 스택 내의 하나 이상의 다이들과 상기 호스트 인터페이스 사이에 논리적으로 결합된 하나 이상의 뉴로모픽(neuromorphic) 층들을 포함하는, 메모리 시스템.
  2. 제1항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 상기 컨트롤러 다이 내에 물리적으로 위치되는, 메모리 시스템.
  3. 제1항에 있어서, 상기 버퍼는 상기 하나 이상의 뉴로모픽 층들에 대한 데이터 속도를 제어하도록 구성되는, 메모리 시스템.
  4. 제1항에 있어서, 제1 데이터 속도로 상기 호스트 인터페이스를 동작시키고, 상기 제1 데이터 속도보다 더 느린 제2 데이터 속도로 상기 다이 스택 인터페이스를 동작시키도록 구성된 상기 컨트롤러 다이 내의 회로부를 더 포함하는, 메모리 시스템.
  5. 제1항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 디지털 뉴로모픽 층들을 포함하는, 메모리 시스템.
  6. 제1항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 아날로그 곱셈 누적(multiply accumulator; MAC) 뉴로모픽 층들을 포함하는, 메모리 시스템.
  7. 제1항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 디지털 부분 및 아날로그 부분 둘 다를 포함하는, 메모리 시스템.
  8. 제1항에 있어서, 상기 다이들의 스택은 DRAM 다이들을 포함하는, 메모리 시스템.
  9. 제1항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 상 변화 셀들을 포함하는, 메모리 시스템.
  10. 제1항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 멤리스터 셀들을 포함하는, 메모리 시스템.
  11. 제1항에 있어서, 상기 기판은 마더보드인, 메모리 시스템.
  12. 제1항에 있어서, 상기 기판은 듀얼 인 라인 메모리(dual in line memory; DIMM) 기판인, 메모리 시스템.
  13. 제1항에 있어서, 상기 기판은 마더보드에 결합된 중간 기판인, 메모리 시스템.
  14. 메모리 시스템에 있어서,
    기판에 결합된 컨트롤러 다이로서, 상기 컨트롤러 다이는 버퍼를 포함하고, 상기 버퍼는 호스트 인터페이스 및 다이 스택 인터페이스를 포함하며, 상기 호스트 인터페이스는 적어도 하나의 채널을 포함하고, 상기 다이 스택 인터페이스는 둘 이상의 서브 채널들을 포함하는, 상기 컨트롤러 다이;
    상기 기판에 의해 지지되고 상기 둘 이상의 서브 채널들에 결합된 다이들의 스택;
    상기 적어도 하나의 채널에 대한 상기 연결부들을 적어도 두 개의 서브 채널들에 재할당하는 제어 로직; 및
    상기 다이들의 스택 내의 하나 이상의 다이들과 상기 호스트 인터페이스 사이에 논리적으로 결합된 하나 이상의 뉴로모픽 층들; 및
    상기 하나 이상의 뉴로모픽 가중치들을 상기 하나 이상의 뉴로모픽 층들로 프로그래밍하는 상기 컨트롤러 다이 내의 로직을 포함하는, 메모리 시스템.
  15. 제14항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 상기 컨트롤러 다이 내에 물리적으로 위치되는, 메모리 시스템.
  16. 제14항에 있어서, 상기 버퍼는 상기 하나 이상의 뉴로모픽 층들에 대한 데이터 속도를 제어하도록 구성되는, 메모리 시스템.
  17. 제14항에 있어서, 제1 데이터 속도로 상기 호스트 인터페이스를 동작시키고, 상기 제1 데이터 속도보다 더 느린 제2 데이터 속도로 상기 다이 스택 인터페이스를 동작시키도록 구성된 상기 컨트롤러 다이 내의 회로부를 더 포함하는, 메모리 시스템.
  18. 제14항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 단일 다이 내의 다수의 층들을 포함하는, 메모리 시스템.
  19. 제14항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 다수의 다이들 내의 다수의 층들을 포함하는, 메모리 시스템.
  20. 제14항에 있어서, 상기 기판에 의해 지지되는 상기 다이들의 스택은 상기 기판에 대한 하나 이상의 와이드본드 연결부들을 포함하는, 메모리 시스템.
  21. 제14항에 있어서, 상기 기판에 의해 지지되는 상기 다이들의 스택은 상기 기판에 대한 하나 이상의 관통 실리콘 비아(through silicon via; TSV) 연결부들을 포함하는, 메모리 시스템.
  22. 제14항에 있어서, 상기 하나 이상의 뉴로모픽 층들은 30개 내지 100개의 뉴로모픽 층들을 포함하는, 메모리 시스템.
  23. 제14항에 있어서, 다수의 다이 스택들은 듀얼 인 라인 메모리(DIMM) 기판에 포함되는, 메모리 시스템.
  24. 제23항에 있어서, 상기 다수의 다이 스택들 내의 각 다이 스택은 개별 컨트롤러 다이와 연관되는, 메모리 시스템.
  25. 방법에 있어서,
    메모리 장치에 위치되는 뉴로모픽 장치를 훈련시키는 단계;
    제1 데이터 속도로 상기 메모리 시스템 내의 다이 스택 내의 하나 이상의 다이들로부터 상기 뉴로모픽 장치로 데이터를 전달하는 단계;
    상기 뉴로모픽 장치를 사용하여 상기 다이 스택으로부터 상기 데이터를 국부적으로 처리하는 단계;
    상기 메모리 시스템에 위치된 버퍼를 통해 상기 처리된 데이터를 호스트 장치로 전달하는 단계로서, 상기 버퍼는 상기 제1 속도보다 빠른 제2 데이터 속도를 제공하도록 구성되는, 상기 전달하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 메모리 시스템 내의 다이 스택 내의 하나 이상의 다이들로부터 상기 뉴로모픽 장치로 데이터를 전달하는 단계는 하나 이상의 다이로부터 상기 다이 스택 내에 위치된 뉴로모픽 장치로 데이터를 전달하는 단계를 포함하는, 방법.
  27. 제25항에 있어서, 상기 메모리 시스템 내의 다이 스택 내의 하나 이상의 다이로부터 상기 뉴로모픽 장치로 데이터를 전달하는 단계는 상기 하나 이상의 다이로부터 상기 뉴로모픽 장치 및 상기 버퍼 둘 모두를 포함하는 컨트롤러 다이로 데이터를 전달하는 단계를 포함하는, 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020172557A1 (en) 2019-02-22 2020-08-27 Micron Technology, Inc. Memory device interface and method
US11635910B2 (en) 2019-12-30 2023-04-25 Micron Technology, Inc. Memory device interface and method
EP4085459A4 (en) 2019-12-31 2024-02-21 Micron Technology Inc MEMORY MODULE MULTI-PORT BUFFER TECHNIQUES
KR20220031200A (ko) * 2020-09-04 2022-03-11 삼성전자주식회사 비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치
US20220093559A1 (en) * 2020-09-22 2022-03-24 Western Digital Technologies, Inc. Reducing keep-out-zone area for a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988388B1 (ko) * 2009-04-20 2010-10-18 성균관대학교산학협력단 플래시 메모리 장치의 성능 향상 방법 및 이를 수행하는 플래시 메모리 장치
US8612809B2 (en) * 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US9542643B2 (en) * 2013-05-21 2017-01-10 Qualcomm Incorporated Efficient hardware implementation of spiking networks
US10381327B2 (en) * 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
KR102424962B1 (ko) * 2017-11-15 2022-07-25 삼성전자주식회사 병렬 연산 처리를 수행하는 메모리 장치 및 이를 포함하는 메모리 모듈
US10797020B2 (en) * 2017-12-29 2020-10-06 Micron Technology, Inc. Semiconductor device assemblies including multiple stacks of different semiconductor dies
KR102589968B1 (ko) * 2018-04-17 2023-10-16 삼성전자주식회사 3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치
WO2020092691A1 (en) * 2018-11-01 2020-05-07 Peter Aj Van Der Made An improved spiking neural network
EP3654250B1 (en) * 2018-11-13 2023-04-12 IMEC vzw Machine learning accelerator
KR102286428B1 (ko) * 2019-01-22 2021-08-05 서울대학교 산학협력단 3차원 적층형 메모리 장치 및 상기 장치에서의 수직 상호 연결 구조
US11488001B2 (en) * 2019-02-05 2022-11-01 International Business Machines Corporation Neuromorphic devices using layers of ion reservoirs and ion conductivity electrolyte
KR20210050966A (ko) * 2019-10-29 2021-05-10 삼성전자주식회사 적층형 뉴로모픽 장치 및 뉴로모픽 컴퓨팅 장치

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