KR20220031200A - 비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치 - Google Patents

비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치 Download PDF

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KR20220031200A
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KR
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memory chips
volatile memory
nonvolatile memory
disposed
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백준기
박지운
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삼성전자주식회사
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Abstract

서로 다른 복수의 비휘발성 메모리 칩과 연결되는 버퍼 칩의 위치를 고정함으로써, 하나의 패키지 볼 맵을 통해 서로 다른 복수의 비휘발성 메모리 칩과 전기적으로 최적화시킬 수 있는 비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치가 제공된다. 몇몇 실시예들에 따른 비휘발성 메모리 패키지는 하면에 입출력 패드가 위치하는 제1 위치와, 하면과 대향하는 상면에 입출력 패드와 연결되는 버퍼 칩이 배치되는 제2 위치를 포함하는 제1 기판과, 상기 제1 기판과 크기와 모양이 동일한 제2 기판으로, 상기 제2 위치는 상기 제1 기판과 상기 제2 기판의 가장자리로부터 동일한 간격으로 이격하여 위치하는 상기 제1 기판과 상기 제2 기판, 제1 기판 상에 배치되는 복수의 제1 비휘발성 메모리 칩, 제1 기판 상의 제2 위치에 배치되고, 복수의 제1 비휘발성 메모리 칩과 연결되는 제1 버퍼 칩, 제2 기판 상에 배치되고, 복수의 제1 비휘발성 메모리 칩과 크기가 다른 복수의 제2 비휘발성 메모리 칩, 및 제2 기판 상의 제2 위치에 배치되고, 복수의 제2 비휘발성 메모리 칩과 연결되는 제2 버퍼 칩을 포함한다.

Description

비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치{Non-volatile memory package and storage device comprising the same}
본 발명은 비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치에 관한 것이다.
컴퓨터 시스템들과 같은 전자 시스템들의 데이터 저장 장치로서 자기 디스크들이 전통적으로 사용되었다. 그러나, 반도체 기술의 발전에 따라 컴퓨터 시스템들과 휴대용 장치들에서 자기 디스크 대신 플래시 메모리(예를 들어, NAND-타입 플래시 메모리)와 같은 비휘발성 메모리를 데이터 저장 장치로서 사용하는 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치와 같은 스토리지 장치가 점차 사용되는 추세이다.
일반적으로 스토리지 장치는 복수의 비휘발성 메모리 칩을 포함하는데, 복수의 비휘발성 메모리 칩 각각은 서로 용량이 다를 수도 있고, 크기도 다를 수 있다. 따라서, 복수의 비휘발성 메모리 칩 각각에 최적화된 패키지 볼 맵(ball map)이 서로 다를 수 있다. 즉, 하나의 패키지 볼 맵을 통해, 서로 다른 복수의 비휘발성 메모리 칩 모두에 최적화될 수 있는 칩의 배치가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 서로 다른 복수의 비휘발성 메모리 칩과 연결되는 버퍼 칩의 위치를 고정함으로써, 하나의 패키지 볼 맵을 통해 서로 다른 복수의 비휘발성 메모리 칩과 전기적으로 최적화시킬 수 있는 비휘발성 메모리 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 서로 다른 복수의 비휘발성 메모리 칩과 연결되는 버퍼 칩의 위치를 고정함으로써, 하나의 패키지 볼 맵을 통해 서로 다른 복수의 비휘발성 메모리 칩과 전기적으로 최적화시킬 수 있는 비휘발성 메모리 패키지를 포함하는 스토리지 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 패키지는, 하면에 입출력 패드가 위치하는 제1 위치와, 하면과 대향하는 상면에 입출력 패드와 연결되는 버퍼 칩이 배치되는 제2 위치를 포함하는 제1 기판과, 상기 제1 기판과 크기와 모양이 동일한 제2 기판으로, 상기 제2 위치는 상기 제1 기판과 상기 제2 기판의 가장자리로부터 동일한 간격으로 이격하여 위치하는 상기 제1 기판과 상기 제2 기판, 제1 기판 상에 배치되는 복수의 제1 비휘발성 메모리 칩, 제1 기판 상의 제2 위치에 배치되고, 복수의 제1 비휘발성 메모리 칩과 연결되는 제1 버퍼 칩, 제2 기판 상에 배치되고, 복수의 제1 비휘발성 메모리 칩과 크기가 다른 복수의 제2 비휘발성 메모리 칩, 및 제2 기판 상의 제2 위치에 배치되고, 복수의 제2 비휘발성 메모리 칩과 연결되는 제2 버퍼 칩을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 패키지는, 배치 전 입출력 패드의 위치가 프린트된 볼 맵을 바탕으로, 입출력 패드가 배치되는 제1 기판과 제2 기판, 제1 기판 상에 배치되는 복수의 제1 비휘발성 메모리 칩, 제1 기판 상의 제1 위치에 배치되고, 복수의 제1 비휘발성 메모리 칩과 연결되는 제1 버퍼 칩, 제2 기판 상에 배치되고, 복수의 제1 비휘발성 메모리 칩과 크기가 다른 복수의 제2 비휘발성 메모리 칩, 및 제2 기판 상의 제1 위치와 동일한 제2 위치에 배치되고, 복수의 제2 비휘발성 메모리 칩과 연결되는 제2 버퍼 칩을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 복수의 채널들을 통해 데이터를 송수신하는 컨트롤러, 및 복수의 채널들과 연결되는 복수의 비휘발성 메모리 패키지를 포함하되, 복수의 비휘발성 메모리 패키지들 중 적어도 일부는, 하면에 입출력 패드가 위치하는 제1 위치와, 하면과 대향하는 상면에 입출력 패드와 연결되는 버퍼 칩이 배치되는 제2 위치를 포함하는 제1 기판과 제2 기판, 제1 기판 상에 배치되는 복수의 제1 비휘발성 메모리 칩, 제1 기판 상의 제2 위치에 배치되고, 복수의 제1 비휘발성 메모리 칩과 연결되는 제1 버퍼 칩, 제2 기판 상에 배치되고, 복수의 제1 비휘발성 메모리 칩과 크기가 다른 복수의 제2 비휘발성 메모리 칩, 및 제2 기판 상의 제2 위치에 배치되고, 복수의 제2 비휘발성 메모리 칩과 연결되는 제2 버퍼 칩을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 패키지를 포함하는 스토리지 시스템을 도시하는 예시적인 블록도이다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 패키지를 도시하는 예시적인 상면도이다.
도 3은 도 2의 버퍼 칩을 도시한 예시적인 회로도이다.
도 4는 도 3의 제2 리시버 및 제3 리시버를 도시한 예시적인 회로도이다.
도 5는 몇몇 실시예들에 따른 비휘발성 메모리 패키지를 도시하는 예시적인 도면이다.
도 6은 몇몇 실시예들에 따른 다른 비휘발성 메모리 패키지를 도시하는 예시적인 상면도이다.
도 7 및 도 8은 몇몇 실시예들에 따른 다른 비휘발성 메모리 패키지를 도시하는 예시적인 도면이다.
도 9는 버퍼 칩의 위치가 고정되지 않은 비휘발성 메모리 패키지의 예시적인 아이 다이어그램이다.
도 10은 몇몇 실시예들에 따른 비휘발성 메모리 패키지의 예시적인 아이 다이어그램이다.
도 11은 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 3D V-NAND를 설명하기 위한 예시적인 도면이다.
도 12는 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 예시적인 도면이다.
도 13은 몇몇 실시예들에 따른 스토리지 장치가 적용된 시스템을 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 패키지를 포함하는 스토리지 시스템을 도시하는 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1 내지 100-n)를 포함하는 스토리지 시스템(10)은 호스트(20) 및 스토리지 장치(30)를 포함한다.
스토리지 장치(30)는 몇몇 실시예들에 따른 제1 비휘발성 메모리 패키지(100-1) 내지 제n 비휘발성 메모리 패키지(100-n)를 포함하는 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)을 포함할 수 있다. 복수의 비휘발성 메모리 패키지들은 스토리지 장치(30)의 저장 매체로서 사용될 수 있다.
몇몇 실시예에 따른 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각은 복수의 비휘발성 메모리 칩들을 포함할 수 있다. 복수의 비휘발성 메모리 칩들 각각은 플래시 메모리 장치를 포함할 수 있다. 또는 예를 들어, 복수의 비휘발성 메모리 칩들은 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 몇몇 실시예에 따른 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각에 배치된 복수의 비휘발성 메모리 칩은 3차원 어레이 구조(three-dimensional array structure)를 포함할 수 있다.
컨트롤러는 복수의 채널들(CH1 내지 CHn)을 통해 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각과 연결될 수 있다. 몇몇 실시예에 따른 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n) 각각은 복수의 채널들(CH1 내지 CHn) 중 하나의 채널을 통해 컨트롤러와 연결될 수 있다.
컨트롤러는 신호 커넥터(210)를 통해 호스트(20)와 컨트롤 신호(SGL)를 송수신할 수 있다. 컨트롤 신호(SGL)는 커맨드, 어드레스, 및/또는 데이터 등을 포함할 수 있다. 컨트롤러는 호스트(20)의 커맨드에 따라 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)에 데이터를 기입하거나 복수의 비휘발성 메모리 패키지들(100-1 내지 100-n)로부터 데이터를 독출할 수 있다.
스토리지 장치(30)는 보조 전원 장치(300)를 더 포함할 수 있다. 보조 전원 장치(300)는 전원 커넥터(310)를 통해 호스트(20)로부터 전원(PWR)을 입력받아 컨트롤러에 전원을 공급할 수 있다. 보조 전원 장치(300)의 위치는 이에 제한되지 않고, 스토리지 장치(30) 외부에 위치할 수도 있다.
도 2는 몇몇 실시예들에 따른 비휘발성 메모리 패키지를 도시하는 예시적인 상면도이다.
도 2를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 패키지가 패키지 볼 맵(170) 상에 배치될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 패키지는 일정한 방향으로 적층된 복수의 비휘발성 메모리 칩(140)들과, 기판(104)을 통해 외부와 전기적으로 연결되는 볼들과 연결되는 버퍼 칩(160), 그리고 비휘발성 메모리 칩(140)들과 버퍼 칩(160) 사이를 전기적으로 연결하는 복수의 와이어들(A1, B1, 및 C1)을 포함할 수 있다.
더 자세히는, 제1 와이어(A1)는 버퍼 칩(160)과 외부를 전기적으로 연결시켜줄 수 있다. 또한, 제2 와이어(B1)는 복수의 비휘발성 메모리 칩(140)들 중 일부를 전기적으로 연결하고, 버퍼 칩(160)과 전기적으로 연결시켜줄 수 있다. 또한, 제3 와이어(C1)는 복수의 비휘발성 메모리 칩(140)들 중 일부를 전기적으로 연결하고, 버퍼 칩(160)과 전기적으로 연결시켜줄 수 있다.
이하의 모든 설명에서, 복수의 비휘발성 메모리 칩(140)들이 적층되는 형태는 이에 제한되는 것이 아니다. 또한, 복수의 비휘발성 메모리 칩(140)들의 개수도 이에 제한되는 것은 아니다. 또한, 복수의 비휘발성 메모리 칩(140)들과 버퍼 칩(160)의 형태도 이에 제한되는 것은 아니다. 또한, 복수의 와이어들(A1, B1, 및 C1)이 연결되는 형태도 이에 제한되는 것은 아니다.
도 3 및 도 4를 통해, 버퍼 칩(160)의 구성에 대해 조금 더 자세히 살펴본 후, 다시 도 2를 통해, 설명을 이어간다.
도 3은 도 2의 버퍼 칩을 도시한 예시적인 회로도이다. 도 4는 도 3의 제2 리시버 및 제3 리시버를 도시한 예시적인 회로도이다.
도 2 및 도 3을 참조하면, 몇몇 실시예들에 따른 버퍼 칩(160a)은 제1 포트(161), 제2 포트(162), 제3 포트(163), 및 컨트롤 로직(164)을 포함할 수 있다.
제1 포트(161)는 제1 와이어(A1)를 통해 컨트롤러(도시되지 않음)와 데이터를 송수신할 수 있다. 제2 포트(162)는 제3 와이어(C1)를 통해 복수의 비휘발성 메모리 칩(140)들의 일부와 데이터를 송수신할 수 있다. 제3 포트(163)는 제2 와이어(B1)를 통해 복수의 비휘발성 메모리 칩(140)들 중 다른 일부와 데이터를 송수신할 수 있다.
컨트롤 로직(164)은 제1 포트(161)로부터 수신되는 데이터를 제2 포트(162)를 통해 복수의 비휘발성 메모리 칩(140)들 중 일부에 제공하거나, 제3 포트(163)를 통해 복수의 비휘발성 메모리 칩(140)들 중 다른 일부에 제공할 수 있다.
컨트롤 로직(164)은 복수의 비휘발성 메모리 칩(140)들 중 일부로부터 수신된 데이터를 제2 포트(162)를 통해 제1 포트(161)로 제공할 수 있다. 또한, 컨트롤 로직(164)은 복수의 비휘발성 메모리 칩(140)들 중 다른 일부로부터 수신된 데이터를 제3 포트(163)를 통해 제1 포트(161)로 제공할 수 있다.
몇몇 실시예에 따른 제1 포트(161)는 컨트롤러로부터 데이터를 수신하는 제1 리시버(161-1) 및 데이터를 컨트롤러에 제공하는 제1 드라이버(161-2)를 포함할 수 있다. 몇몇 실시예에 따른 제2 포트(162)는 복수의 비휘발성 메모리 칩(140)들 중 일부로부터 데이터를 수신하는 제2 리시버(162-2) 및 컨트롤 로직(164)으로부터 데이터를 복수의 비휘발성 메모리 칩(140)들 중 일부로 제공하는 제2 드라이버(162-1)를 포함할 수 있다. 몇몇 실시예에 따른 제3 포트(163)는 복수의 비휘발성 메모리 칩(140)들 중 다른 일부로부터 데이터를 수신하는 제3 리시버(163-2) 및 컨트롤 로직(164)으로부터 데이터를 복수의 비휘발성 메모리 칩(140)들 중 다른 일부로 제공하는 제3 드라이버(163-1)를 포함할 수 있다. 몇몇 실시예에 따른 제1 포트(161) 내지 제3 포트(163)의 최적 동작 파라미터는 서로 다를 수 있다.
도 3 및 도 4를 참조하면, 제2 리시버(162-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션(On-Die Termination; ODT) 저항(R1, R2)을 포함할 수 있다. 마찬가지로, 제3 리시버(163-2)는 전원 전압(VDD)과 접지 전압(GND) 사이에 연결되는 온 다이 터미네이션 저항(R3, R4)를 포함할 수 있다. 즉, 제2 리시버(162-2)의 온 다이 터미네이션 저항(R1, R2)의 크기와 제3 리시버(163-2)의 온 다이 터미네이션 저항(R3, R4)의 크기를 서로 독립적으로 설정할 수 있다.
다시 도 2를 참조하면, 패키지 볼 맵(170)에는 기판(104)의 하면에 배치될 입출력 패드의 위치가 프린트되어 있을 수 있다. 예를 들어, 패키지 볼 맵(170)에는 버퍼 칩(160)과 연결되는 입출력 패드들의 위치(176)가 프린트되어 있을 수 있다. 또한, 예를 들어, 패키지 볼 맵(170)에는 다른 칩들 혹은 외부와 연결되는 다른 입출력 패드들의 위치(171)가 프린트되어 있을 수 있다.
이때, 버퍼 칩(160)이, 버퍼 칩(160)과 연결되는 입출력 패드들의 위치(176)로부터 전기적으로 최적화된 위치(OP)에 배치될 수 있다. 예를 들어, 최적화된 위치(OP)는 버퍼 칩(160)과 입출력 패드들의 위치(176) 사이의 연결 배선의 길이가 최소화되는 위치일 수 있다. 상기 위치(OP)는 기판(104)의 가장자리로부터 일정한 간격으로 이격하여 위치할 수 있다. 기판(104)의 가장자리는 기판(104)이 사각형인 경우를 예를 들면, 기판(104)의 최종단에 배치되는 네 개의 선 부분일 수 있다.
하지만, 서로 다른 비휘발성 메모리 칩들이 기판(104) 상에 배치되는 경우, 버퍼 칩(160)이 기판(104) 상에 배치되는 위치가 달라질 수 있다. 즉, 패키지 볼 맵(170)에 배치된 버퍼 칩과 연결되는 입출력 패드의 위치(176)를 바탕으로 정해진 최적 위치(OP)가 아닌 위치에 버퍼 칩이 배치되어, 버퍼 칩과 입출력 패드 사이의 신호 전달 성능이 악화될 수 있다.
따라서, 몇몇 실시예들에 따른 비휘발성 메모리 패키지는, 서로 다른 비휘발성 메모리 칩들을 기판(104) 상에 배치할 때, 서로 다른 비휘발성 메모리 칩들과 각각 연결되는 버퍼 칩의 위치를 최적 위치(OP)에 고정함으로써, 버퍼 칩과 버퍼 칩 입출력 패드 사이의 신호 전달 성능이 최적화된 상태를 유지시킬 수 있다. 이에 대해, 도 5를 통해 자세히 살펴본다. 상술한 설명들과 중복되는 내용들은 이하에서 생략한다.
도 5는 몇몇 실시예들에 따른 비휘발성 메모리 패키지를 도시하는 예시적인 도면이다.
도 5를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1a)는 서로 다른 비휘발성 메모리 칩(140, 및 142)을 포함할 수 있다. 제1 비휘발성 메모리 칩(140)과 제2 비휘발성 메모리 칩(142)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제1 비휘발성 메모리 칩(140)과 제2 비휘발성 메모리 칩(142)은 물리적인 크기가 서로 다를 수도 있다. 또한, 제1 비휘발성 메모리 칩(140)과 제2 비휘발성 메모리 칩(142)은 데이터의 저장 용량이 서로 다를 수도 있다.
이하의 모든 설명에서, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1a)에 포함된 비휘발성 메모리 칩의 종류 및 개수가 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1a)는 제1 기판(104a)의 상면 상에 제1 버퍼 칩(160a)과 복수의 제1 비휘발성 메모리 칩(140)들이 배치될 수 있다. 복수의 제1 비휘발성 메모리 칩(140)들의 개수 및 형태는 이에 제한되는 것은 아니며, 적층된 방향도 이에 제한되지 않는다. 예를 들어, 복수의 제1 비휘발성 메모리 칩(140)들의 일부가 일방향으로 적층되고, 복수의 제1 비휘발성 메모리 칩(140)들의 다른 일부가 이방향으로 적층될 수도 있다.
제1 버퍼 칩(160a)과 복수의 제1 비휘발성 메모리 칩(140)들은 제2 와이어(B1a)와 제3 와이어(C1a)를 통해 전기적으로 연결될 수 있다. 또한, 제1 버퍼 칩(160a)은 제1 와이어(A1a)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다. 제1 버퍼 칩(160a)은 제1 기판(104a)과 플립 칩(flip chip) 형태로 연결될 수 있으나, 제1 버퍼 칩(160a)이 제1 기판(104a)과 연결되는 방식이 이에 제한되는 것은 아니다.
제1 방향(x)으로 연장된 제1 기판(104a)의 하면에는 복수의 입출력 패드들(172a, 및 177a)이 배치될 수 있다. 예를 들어, 복수의 입출력 패드들(172a, 및 177a) 중 외부 접속 단자(172a)가 배치되는 위치는 도 2의 패키지 볼 맵(170)에서 프린트된 위치(171)에 배치될 수 있다. 또한, 예를 들어, 복수의 입출력 패드들(172a, 및 177a) 중 제1 버퍼 칩(160a)과 연결되는 접속 단자(177a)가 배치되는 위치는 도 2의 패키지 볼 맵(170)에서 프린트된 위치(176)에 배치될 수 있다.
이때, 제1 버퍼 칩(160a)은 접속 단자(177a)와 전기적으로 최적화될 수 있는 기판(104a)의 위치(OP)에 배치될 수 있다.
또한, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1a)는 제2 기판(104b)의 상면 상에 제2 버퍼 칩(160b)과 복수의 제1 비휘발성 메모리 칩(142)들이 배치될 수 있다. 복수의 제2 비휘발성 메모리 칩(142)들의 개수 및 형태는 이에 제한되는 것은 아니며, 적층된 방향도 이에 제한되지 않는다. 예를 들어, 복수의 제2 비휘발성 메모리 칩(142)들의 일부가 일방향으로 적층되고, 복수의 제2 비휘발성 메모리 칩(142)들의 다른 일부가 이방향으로 적층될 수도 있다.
제2 버퍼 칩(160b)과 복수의 제2 비휘발성 메모리 칩(142)들은 제2 와이어(B1b)와 제3 와이어(C1b)를 통해 전기적으로 연결될 수 있다. 또한, 제2 버퍼 칩(160b)은 제1 와이어(A1b)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다. 제2 버퍼 칩(160b)은 제2 기판(104b)과 플립 칩(flip chip) 형태로 연결될 수 있으나, 제2 버퍼 칩(160b)이 제2 기판(104b)과 연결되는 방식이 이에 제한되는 것은 아니다.
제1 방향(x)으로 연장된 제2 기판(104b)의 하면에는 복수의 입출력 패드들(172b, 및 177b)이 배치될 수 있다. 예를 들어, 복수의 입출력 패드들(172b, 및 177b) 중 외부 접속 단자(172b)가 배치되는 위치는 도 2의 패키지 볼 맵(170)에서 프린트된 위치(171)에 배치될 수 있다. 또한, 예를 들어, 복수의 입출력 패드들(172b, 및 177b) 중 제2 버퍼 칩(160b)과 연결되는 접속 단자(177b)가 배치되는 위치는 도 2의 패키지 볼 맵(170)에서 프린트된 위치(176)에 배치될 수 있다.
이때, 제2 버퍼 칩(160b)은 접속 단자(177b)와 전기적으로 최적화될 수 있는 기판(104b)의 위치(OP)에 배치될 수 있다.
즉, 제1 기판(104a) 상에 배치된 제1 비휘발성 메모리 칩(140)들과 제2 기판(104b) 상에 배치된 제2 비휘발성 메모리 칩(142)들은 서로 다른 종류일 수 있고, 서로 다른 크기일 수 있다. 하지만, 제1 기판(104a) 상에 배치된 제1 비휘발성 메모리 칩(140)들과 연결되는 제1 버퍼 칩(160a)의 위치(OP)와 제2 기판(104b) 상에 배치된 제2 비휘발성 메모리 칩(142)들과 연결되는 제2 버퍼 칩(160b)의 위치(OP)의 위치가 서로 동일하다.
예를 들어, 제1 기판(104a)과 제2 기판(104b)의 크기와 모양이 서로 동일하고, 버퍼 칩들(160a, 및 160b)이 각각의 기판들(104a, 및 104b)에 배치되는 위치(OP)는 각각의 기판들(104a, 및 104b)의 가장자리로부터 동일한 간격으로 이격하여 배치될 수 있다.
따라서, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1a) 내의 버퍼 칩들(160a, 및 160b)이 기판 상에 배치되는 위치(OP)가 고정됨으로써, 서로 다른 복수의 비휘발성 메모리 칩(140과 142)과 연결된 버퍼 칩들(160a, 및 160b) 모두가 전기적으로 최적의 성능을 가질 수 있다.
참고적으로, 이하의 모든 도면에서, 복수의 입출력 패드들이 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 복수의 입출력 패드들은 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다. 또한, 복수의 입출력 패드들의 개수와 배치 형태는 본 도면에 도시된 개수에 제한되지 않는다.
도 6은 몇몇 실시예들에 따른 다른 비휘발성 메모리 패키지를 도시하는 예시적인 상면도이다.
도 6을 참조하면, 몇몇 실시예들에 따른 도 2의 비휘발성 메모리 패키지와는 달리, 서로 다른 방향으로 적층된 복수의 비휘발성 메모리 칩(144)이 기판(104c) 상에 배치될 수 있다.
즉, 몇몇 실시예들에 따른 도 6의 비휘발성 메모리 패키지는 복수의 비휘발성 메모리 칩(144)들 중 일방향으로 적층되는 메모리 칩들과 연결되는 제1 버퍼 칩(160c)과 다른 일방향으로 적층되는 메모리 칩들과 연결되는 제2 버퍼 칩(162c)을 포함할 수 있다.
더 자세히는, 복수의 비휘발성 메모리 칩(144)들 중 일방향으로 적층되는 메모리 칩들은 제2 와이어(B1c)와 제3 와이어(C1c)를 통해, 제1 버퍼 칩(160c)과 전기적으로 연결된다. 또한, 제1 버퍼 칩(160c)은 제1 와이어(A1c)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다. 또한, 복수의 비휘발성 메모리 칩(144)들 중 다른 일방향으로 적층되는 메모리 칩들은 제5 와이어(B2c)와 제6 와이어(C2c)를 통해, 제2 버퍼 칩(162c)과 전기적으로 연결된다. 또한, 제2 버퍼 칩(162c)은 제4 와이어(A2c)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다.
이때, 제1 버퍼 칩(160c)은 버퍼 칩과 연결되는 입출력 패드의 위치가 프린트된 위치(176c)와 전기적으로 최적화된 위치(OP1)에 배치될 수 있다. 또한, 제2 버퍼 칩(162c) 역시, 버퍼 칩과 연결되는 입출력 패드의 위치가 프린트된 위치(176c)와 전기적으로 최적화된 위치(OP2)에 배치될 수 있다.
하지만, 서로 다른 비휘발성 메모리 칩들이 기판(104c) 상에 배치되는 경우, 버퍼 칩들(160c, 및 162c)이 기판(104c) 상에 배치되는 위치가 달라질 수 있다. 즉, 패키지 볼 맵(170)에 배치된 버퍼 칩과 연결되는 입출력 패드의 위치(176c)를 바탕으로 정해진 최적 위치(OP1, 및 OP2)가 아닌 위치에 버퍼 칩이 배치되어, 버퍼 칩과 입출력 패드 사이의 신호 전달 성능이 악화될 수 있다.
따라서, 몇몇 실시예들에 따른 비휘발성 메모리 패키지는, 서로 다른 비휘발성 메모리 칩들을 기판(104c) 상에 배치할 때, 서로 다른 비휘발성 메모리 칩들과 각각 연결되는 버퍼 칩의 위치를 최적 위치(OP1, OP2)에 고정함으로써, 버퍼 칩과 버퍼 칩 입출력 패드 사이의 신호 전달 성능이 최적화된 상태를 유지시킬 수 있다. 이에 대해, 이하의 도 7 및 도 8을 통해 자세히 살펴본다.
도 7 및 도 8은 몇몇 실시예들에 따른 다른 비휘발성 메모리 패키지를 도시하는 예시적인 도면이다.
먼저, 도 7을 참조하면, 도 5의 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1a)의 복수의 메모리 칩들과는 달리, 도 7의 몇몇 실시예들에 따른 비휘발성 메모리 칩들(144, 및 146) 각각은 서로 다른 방향으로 적층된 형태를 가질 수 있다. 제3 비휘발성 메모리 칩(144)과 제4 비휘발성 메모리 칩(146)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제3 비휘발성 메모리 칩(144)과 제4 비휘발성 메모리 칩(146)은 물리적인 크기가 서로 다를 수도 있다. 또한, 제3 비휘발성 메모리 칩(144)과 제4 비휘발성 메모리 칩(146)은 데이터의 저장 용량이 서로 다를 수도 있다.
이하의 모든 설명에서, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1b)에 포함된 비휘발성 메모리 칩의 종류 및 개수가 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1b)는 제1 기판(104c)의 상면 상에 제1-1 버퍼 칩(160c)과 복수의 제3 비휘발성 메모리 칩(144)들이 배치될 수 있다. 복수의 제3 비휘발성 메모리 칩(144)들의 일부가 일방향으로 적층되고, 복수의 제3 비휘발성 메모리 칩(144)들의 다른 일부가 이방향으로 적층될 수 있다.
제1-1 버퍼 칩(160c)과 복수의 제3 비휘발성 메모리 칩(144)들 중 일방향으로 적층된 비휘발성 메모리 칩들은 제2-1 와이어(B1c)와 제3-1 와이어(C1c)를 통해 전기적으로 연결될 수 있다. 또한, 제1-1 버퍼 칩(160c)은 제1-1 와이어(A1c)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다. 제1-1 버퍼 칩(160c)은 제1 기판(104c)과 플립 칩(flip chip) 형태로 연결될 수 있으나, 제1-1 버퍼 칩(160c)이 제1 기판(104c)과 연결되는 방식이 이에 제한되는 것은 아니다.
또한, 제2-1 버퍼 칩(162c)과 복수의 제3 비휘발성 메모리 칩(144)들 중 다른 일방향으로 적층된 비휘발성 메모리 칩들은 제5-1 와이어(B2c)와 제6-1 와이어(C2c)를 통해 전기적으로 연결될 수 있다. 또한, 제2-1 버퍼 칩(162c)은 제4-1 와이어(A2c)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다. 제2-1 버퍼 칩(162c)은 제1 기판(104c)과 플립 칩(flip chip) 형태로 연결될 수 있으나, 제2-1 버퍼 칩(162c)이 제1 기판(104c)과 연결되는 방식이 이에 제한되는 것은 아니다.
제1 방향(x)으로 연장된 제1 기판(104c)의 하면에는 복수의 입출력 패드들(172c, 및 177c)이 배치될 수 있다. 예를 들어, 복수의 입출력 패드들(172c, 및 177c) 중 외부 접속 단자(172c)가 배치되는 위치는 도 6의 패키지 볼 맵(170)에서 프린트된 위치(171c)에 배치될 수 있다. 또한, 예를 들어, 복수의 입출력 패드들(172c, 및 177c) 중 제1-1 버퍼 칩(160c)과 연결되는 접속 단자(177c)가 배치되는 위치는 도 5의 패키지 볼 맵(170)에서 프린트된 위치(176c)에 배치될 수 있다.
이때, 제1-1 버퍼 칩(160c)은 접속 단자(177c)와 전기적으로 최적화될 수 있는 기판(104c) 상면의 위치(OP1)에 배치될 수 있다. 또한, 제2-1 버퍼 칩(162c)은 접속 단자(177c)와 전기적으로 최적화될 수 있는 기판(104c) 상면의 위치(OP2)에 배치될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1b)는 제2 기판(104d)의 상면 상에 제1-2 버퍼 칩(160d)과 복수의 제4 비휘발성 메모리 칩(146)들이 배치될 수 있다. 복수의 제4 비휘발성 메모리 칩(146)들의 일부가 일방향으로 적층되고, 복수의 제4 비휘발성 메모리 칩(146)들의 다른 일부가 이방향으로 적층될 수 있다.
제1-2 버퍼 칩(160d)과 복수의 제4 비휘발성 메모리 칩(146)들 중 일방향으로 적층된 비휘발성 메모리 칩들은 제2-2 와이어(B1d)와 제3-2 와이어(C1d)를 통해 전기적으로 연결될 수 있다. 또한, 제1-2 버퍼 칩(160d)은 제1-2 와이어(A1d)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다. 제1-2 버퍼 칩(160d)은 제2 기판(104d)과 플립 칩(flip chip) 형태로 연결될 수 있으나, 제1-2 버퍼 칩(160d)이 제2 기판(104d)과 연결되는 방식이 이에 제한되는 것은 아니다.
또한, 제2-2 버퍼 칩(162d)과 복수의 제4 비휘발성 메모리 칩(146)들 중 다른 일방향으로 적층된 비휘발성 메모리 칩들은 제5-2 와이어(B2d)와 제6-2 와이어(C2d)를 통해 전기적으로 연결될 수 있다. 또한, 제2-2 버퍼 칩(162d)은 제4-2 와이어(A2d)를 통해 외부(예를 들어, 컨트롤러)와 전기적으로 연결될 수 있다. 제2-2 버퍼 칩(162d)은 제2 기판(104d)과 플립 칩(flip chip) 형태로 연결될 수 있으나, 제2-2 버퍼 칩(162d)이 제2 기판(104d)과 연결되는 방식이 이에 제한되는 것은 아니다.
제1 방향(x)으로 연장된 제2 기판(104d)의 하면에는 복수의 입출력 패드들(172d, 및 177d)이 배치될 수 있다. 예를 들어, 복수의 입출력 패드들(172d, 및 177d) 중 외부 접속 단자(172d)가 배치되는 위치는 도 6의 패키지 볼 맵(170)에서 프린트된 위치(171c)에 배치될 수 있다. 또한, 예를 들어, 복수의 입출력 패드들(172d, 및 177d) 중 제1-2 버퍼 칩(160d)과 연결되는 접속 단자(177d)가 배치되는 위치는 도 5의 패키지 볼 맵(170)에서 프린트된 위치(176c)에 배치될 수 있다.
이때, 제1-2 버퍼 칩(160d)은 접속 단자(177d)와 전기적으로 최적화될 수 있는 기판(104d) 상면의 위치(OP1)에 배치될 수 있다. 또한, 제2-2 버퍼 칩(162d)은 접속 단자(177d)와 전기적으로 최적화될 수 있는 기판(104d) 상면의 위치(OP2)에 배치될 수 있다.
즉, 제1 기판(104c) 상에 배치된 제3 비휘발성 메모리 칩(144)들과 제2 기판(104d) 상에 배치된 제4 비휘발성 메모리 칩(146)들은 서로 다른 종류일 수 있고, 서로 다른 크기일 수 있다. 하지만, 제1 기판(104c) 상에 배치된 제3 비휘발성 메모리 칩(144)들 중 일방향으로 적층되는 메모리 칩들과 연결되는 제1-1 버퍼 칩(160c)의 위치(OP1)와 제2 기판(104d) 상에 배치된 제4 비휘발성 메모리 칩(146)들 중 일방향으로 적층되는 메모리 칩들과 연결되는 제1-2 버퍼 칩(160d)의 위치(OP1)의 위치가 서로 동일하다.
예를 들어, 제1 기판(104c)과 제2 기판(104d)의 크기와 모양이 서로 동일하고, 버퍼 칩들(160c, 및 160d)이 각각의 기판들(104c, 및 104d)에 배치되는 위치(OP1, OP2)는 각각의 기판들(104c, 및 104d)의 가장자리로부터 동일한 간격으로 이격하여 배치될 수 있다.
따라서, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1b) 내의 버퍼 칩들(160c, 및 160d)이 기판 상에 배치되는 위치(OP1)가 고정됨으로써, 서로 다른 복수의 비휘발성 메모리 칩(144과 146)과 연결된 버퍼 칩들(160c, 및 160d) 모두가 전기적으로 최적의 성능을 가질 수 있다.
또한, 제1 기판(104c) 상에 배치된 제3 비휘발성 메모리 칩(144)들 중 다른 일방향으로 적층되는 메모리 칩들과 연결되는 제2-1 버퍼 칩(162c)의 위치(OP2)와 제2 기판(104d) 상에 배치된 제4 비휘발성 메모리 칩(146)들 중 다른 일방향으로 적층되는 메모리 칩들과 연결되는 제2-2 버퍼 칩(162d)의 위치(OP2)의 위치가 서로 동일하다. 따라서, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100-1b) 내의 버퍼 칩들(162c, 및 162d)이 기판 상에 배치되는 위치(OP2)가 고정됨으로써, 서로 다른 복수의 비휘발성 메모리 칩(144과 146)과 연결된 버퍼 칩들(162c, 및 162d) 모두가 전기적으로 최적의 성능을 가질 수 있다.
도 8을 참조하면, 몇몇 실시예들에 따른 도 8의 비휘발성 메모리 패키지(100-1c)는 몇몇 실시예들에 따른 도 7의 비휘발성 메모리 패키지(100-1b)와 비교하여, 비휘발성 메모리 칩(148)의 크기가 비휘발성 메모리 칩(146)의 크기보다 작을 수 있다. 그 외의 설명은 도 7과 유사하므로 설명을 생략한다.
또한, 비휘발성 메모리 패키지(100-1c)는 버퍼 칩(162f)의 위치를 전기적 최적 위치(O2)에 고정 시키기 위해, 비휘발성 메모리 칩(148)의 적어도 일부를 지탱하는 지지대(190)를 포함할 수 있다.
지지대(190)는 제3 방향(Z)으로 연장되며, 기판(104f)에 배치되어, 복수의 비휘발성 메모리 칩(148)들 중 적어도 일부를 지탱해줄 수 있다. 이를 통해, 복수의 비휘발성 메모리 칩(148)들 중 적어도 일부가 무너지지 않을 수 있다. 지지대(190)는 예를 들어, 절연 물질을 포함할 수 있다.
도 9는 버퍼 칩의 위치가 고정되지 않은 비휘발성 메모리 패키지의 예시적인 아이 다이어그램이다. 도 10은 몇몇 실시예들에 따른 비휘발성 메모리 패키지의 예시적인 아이 다이어그램이다.
도 9 및 도 10을 참조하면, 비휘발성 메모리 패키지의 버퍼 칩의 위치가 고정되지 않은 아이 다이어그램의 윈도우(W1)가 몇몇 실시예들에 따른 비휘발성 메모리 패키지의 아이 다이어그램의 윈도우(W2) 보다 작을 수 있다.
도 11은 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 3D V-NAND를 설명하기 위한 예시적인 도면이다.
도 11을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 칩이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 몇몇 실시예들에 따른 비휘발성 메모리 칩을 구성하는 복수의 메모리 블록 각각은 도 11에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 11에 도시된 메모리 블록(BLK1)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLK1)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 7을 참조하면, 메모리 블록(BLK1)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 11에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 12는 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 예시적인 도면이다.
도 12를 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 칩에 포함되는 메모리 장치(4000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(4000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(4210), 층간 절연층(4215), 제1 기판(4210)에 형성되는 복수의 회로 소자들(4220a, 4220b, 4220c), 복수의 회로 소자들(4220a, 4220b, 4220c) 각각과 연결되는 제1 메탈층(4230a, 4230b, 4230c), 제1 메탈층(4230a, 4230b, 4230c) 상에 형성되는 제2 메탈층(4240a, 4240b, 4240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(4230a, 4230b, 4230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(4240a, 4240b, 4240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(4230a, 4230b, 4230c)과 제2 메탈층(4240a, 4240b, 4240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(4240a, 4240b, 4240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(4240a, 4240b, 4240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(4240a, 4240b, 4240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(4215)은 복수의 회로 소자들(4220a, 4220b, 4220c), 제1 메탈층(4230a, 4230b, 4230c), 및 제2 메탈층(4240a, 4240b, 4240c)을 커버하도록 제1 기판(4210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(4240b) 상에 하부 본딩 메탈(4271b, 4272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)은 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(4271b, 4272b)과 상부 본딩 메탈(4371b, 4372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(4310)과 공통 소스 라인(4320)을 포함할 수 있다. 제2 기판(4310) 상에는, 제2 기판(4310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(4331-4338; 4330)이 적층될 수 있다. 워드라인들(4330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(4330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(4310)의 상면에 수직하는 방향으로 연장되어 워드라인들(4330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(4350c) 및 제2 메탈층(4360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(4350c)은 비트라인 컨택일 수 있고, 제2 메탈층(4360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(4360c)은 제2 기판(4310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 12에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(4360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(4360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(4393)를 제공하는 회로 소자들(4220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(4360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(4371c, 4372c)과 연결되며, 상부 본딩 메탈(4371c, 4372c)은 페이지 버퍼(4393)의 회로 소자들(4220c)에 연결되는 하부 본딩 메탈(4271c, 4272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(4330)은 제2 기판(4310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(4341-4347; 4340)와 연결될 수 있다. 워드라인들(4330)과 셀 컨택 플러그들(4340)은, 제2 방향을 따라 워드라인들(4330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(4330)에 연결되는 셀 컨택 플러그들(4340)의 상부에는 제1 메탈층(4350b)과 제2 메탈층(4360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(4340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(4340)은 주변 회로 영역(PERI)에서 로우 디코더(4394)를 제공하는 회로 소자들(4220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(4394)를 제공하는 회로 소자들(4220b)의 동작 전압은, 페이지 버퍼(4393)를 제공하는 회로 소자들(4220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(4393)를 제공하는 회로 소자들(4220c)의 동작 전압이 로우 디코더(4394)를 제공하는 회로 소자들(4220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(4380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(4380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(4320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(4380) 상부에는 제1 메탈층(4350a)과 제2 메탈층(4360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(4380), 제1 메탈층(4350a), 및 제2 메탈층(4360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(4205, 4305)이 배치될 수 있다. 도 12를 참조하면, 제1 기판(4210)의 하부에는 제1 기판(4210)의 하면을 덮는 하부 절연막(4201) 이 형성될 수 있으며, 하부 절연막(4201) 상에 제1 입출력 패드(4205)가 형성될 수 있다. 제1 입출력 패드(4205)는 제1 입출력 컨택 플러그(4203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(4220a, 4220b, 4220c) 중 적어도 하나와 연결되며, 하부 절연막(4201)에 의해 제1 기판(4210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(4203)와 제1 기판(4210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(4203)와 제1 기판(4210)을 전기적으로 분리할 수 있다.
도 12를 참조하면, 제2 기판(4310)의 상부에는 제2 기판(4310)의 상면을 덮는 상부 절연막(4301)이 형성될 수 있으며, 상부 절연막(4301) 상에 제2 입출력 패드(4305)가 배치될 수 있다. 제2 입출력 패드(4305)는 제2 입출력 컨택 플러그(4303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(4220a, 4220b, 4220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(4303)가 배치되는 영역에는 제2 기판(4310) 및 공통 소스 라인(4320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(4305)는 제3 방향(Z축 방향)에서 워드라인들(4380)과 오버랩되지 않을 수 있다. 도 12를 참조하면, 제2 입출력 컨택 플러그(4303)는 제2 기판(4310)의 상면에 평행한 방향에서 제2 기판(4310)과 분리되며, 셀 영역(CELL)의 층간 절연층(4315)을 관통하여 제2 입출력 패드(4305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(4205)와 제2 입출력 패드(4305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(4000)는 제1 기판(4201)의 상부에 배치되는 제1 입출력 패드(4205)만을 포함하거나, 또는 제2 기판(4301)의 상부에 배치되는 제2 입출력 패드(4305)만을 포함할 수 있다. 또는, 메모리 장치(4000)가 제1 입출력 패드(4205)와 제2 입출력 패드(4305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(4000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(4372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(4372a)과 동일한 형태의 하부 메탈 패턴(4273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(4273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(4240b) 상에는 하부 본딩 메탈(4271b, 4272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)은 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(4252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(4252)과 동일한 형태의 상부 메탈 패턴(4392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(4392) 상에는 콘택을 형성하지 않을 수 있다.
도 13은 몇몇 실시예들에 따른 스토리지 장치가 적용된 시스템을 설명하기 위한 예시적인 도면이다.
도 13을 참조하면, 몇몇 실시예들에 따른 스토리지 장치가 적용된 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 1의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 13을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있다. 스토리지 장치(1300a, 1300b)는 몇몇 실시예들에 따른 비휘발성 메모리 패키지를 포함하는 도 1의 스토리지 장치(30)일 수 있다. 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 스토리지(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는 외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100-1 내지 100-n: 비휘발성 메모리 패키지 140: 비휘발성 메모리 칩
160: 버퍼 칩
170: 패키지 볼 맵

Claims (20)

  1. 하면에 입출력 패드가 위치하는 제1 위치와, 상기 하면과 대향하는 상면에 상기 입출력 패드와 연결되는 버퍼 칩이 배치되는 제2 위치를 포함하는 제1 기판과, 상기 제1 기판과 크기와 모양이 동일한 제2 기판으로, 상기 제2 위치는 상기 제1 기판과 상기 제2 기판의 가장자리로부터 동일한 간격으로 이격하여 위치하는 상기 제1 기판과 상기 제2 기판;
    상기 제1 기판 상에 배치되는 복수의 제1 비휘발성 메모리 칩;
    상기 제1 기판 상의 상기 제2 위치에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 연결되는 제1 버퍼 칩;
    상기 제2 기판 상에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 크기가 다른 복수의 제2 비휘발성 메모리 칩; 및
    상기 제2 기판 상의 상기 제2 위치에 배치되고, 상기 복수의 제2 비휘발성 메모리 칩과 연결되는 제2 버퍼 칩을 포함하는 비휘발성 메모리 패키지.
  2. 제 1항에 있어서,
    상기 제1 기판과 상기 제2 기판은 상기 입출력 패드와 연결되는 다른 버퍼 칩이 배치되는 제3 위치를 더 포함하며,
    상기 제1 기판 상의 상기 제3 위치에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 연결되는 제3 버퍼 칩; 및
    상기 제2 기판 상의 상기 제3 위치에 배치되고, 상기 복수의 제2 비휘발성 메모리 칩과 연결되는 제4 버퍼 칩을 더 포함하는 비휘발성 메모리 패키지.
  3. 제 2항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층된 비휘발성 메모리 패키지.
  4. 제 2항에 있어서,
    상기 복수의 제2 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층된 비휘발성 메모리 패키지.
  5. 제 1항에 있어서,
    상기 복수의 제2 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층되며,
    상기 복수의 제2 비휘발성 메모리 칩의 적어도 일부를 지지하는 지지대를 더 포함하는 비휘발성 메모리 패키지.
  6. 제 5항에 있어서,
    상기 지지대는 절연 물질을 포함하는 비휘발성 메모리 패키지.
  7. 제 1항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩의 적어도 일부는 제1 와이어를 통해 상기 제1 버퍼 칩과 연결되며,
    상기 복수의 제1 비휘발성 메모리 칩의 다른 일부는 상기 제1 와이어와 다른 제2 와이어를 통해 상기 제1 버퍼 칩과 연결되는 비휘발성 메모리 패키지.
  8. 제 1항에 있어서,
    상기 제2 위치는 상기 제1 기판과 상기 제2 기판의 모서리에 위치하는 비휘발성 메모리 패키지.
  9. 입출력 패드의 위치가 프린트된 볼 맵을 바탕으로, 상기 입출력 패드가 배치되는 제1 기판과 제2 기판;
    상기 제1 기판 상에 배치되는 복수의 제1 비휘발성 메모리 칩;
    상기 제1 기판 상의 제1 위치에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 연결되는 제1 버퍼 칩;
    상기 제2 기판 상에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 크기가 다른 복수의 제2 비휘발성 메모리 칩; 및
    상기 제2 기판 상의 상기 제1 위치와 동일한 제2 위치에 배치되고, 상기 복수의 제2 비휘발성 메모리 칩과 연결되는 제2 버퍼 칩을 포함하는 비휘발성 메모리 패키지.
  10. 제 9항에 있어서,
    상기 제1 기판 상의 제3 위치에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 연결되는 제3 버퍼 칩; 및
    상기 제2 기판 상의 상기 제3 위치와 동일한 제4 위치에 배치되고, 상기 복수의 제2 비휘발성 메모리 칩과 연결되는 제4 버퍼 칩을 더 포함하는 비휘발성 메모리 패키지.
  11. 제 10항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층된 비휘발성 메모리 패키지.
  12. 제 10항에 있어서,
    상기 복수의 제2 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층된 비휘발성 메모리 패키지.
  13. 제 9항에 있어서,
    상기 복수의 제2 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층되며,
    상기 복수의 제2 비휘발성 메모리 칩의 적어도 일부를 지지하는 지지대를 더 포함하는 비휘발성 메모리 패키지.
  14. 제 13항에 있어서,
    상기 지지대는 절연 물질을 포함하는 비휘발성 메모리 패키지.
  15. 제 9항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩의 적어도 일부는 제1 와이어를 통해 상기 제1 버퍼 칩과 연결되며,
    상기 복수의 제1 비휘발성 메모리 칩의 다른 일부는 상기 제1 와이어와 다른 제2 와이어를 통해 상기 제1 버퍼 칩과 연결되는 비휘발성 메모리 패키지.
  16. 제 9항에 있어서,
    상기 제1 위치와 상기 제2 위치는 상기 제1 기판과 상기 제2 기판의 모서리에 위치하는 비휘발성 메모리 패키지.
  17. 복수의 채널들을 통해 데이터를 송수신하는 컨트롤러; 및
    상기 복수의 채널들과 연결되는 복수의 비휘발성 메모리 패키지를 포함하되,
    상기 복수의 비휘발성 메모리 패키지들 중 적어도 일부는,
    하면에 입출력 패드가 위치하는 제1 위치와, 상기 하면과 대향하는 상면에 상기 입출력 패드와 연결되는 버퍼 칩이 배치되는 제2 위치를 포함하는 제1 기판과 제2 기판;
    상기 제1 기판 상에 배치되는 복수의 제1 비휘발성 메모리 칩;
    상기 제1 기판 상의 상기 제2 위치에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 연결되는 제1 버퍼 칩;
    상기 제2 기판 상에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 크기가 다른 복수의 제2 비휘발성 메모리 칩; 및
    상기 제2 기판 상의 상기 제2 위치에 배치되고, 상기 복수의 제2 비휘발성 메모리 칩과 연결되는 제2 버퍼 칩을 포함하는 스토리지 장치.
  18. 제 17항에 있어서,
    상기 제1 기판과 상기 제2 기판은 상기 입출력 패드와 연결되는 다른 버퍼 칩이 배치되는 제3 위치를 더 포함하며,
    상기 제1 기판 상의 상기 제3 위치에 배치되고, 상기 복수의 제1 비휘발성 메모리 칩과 연결되는 제3 버퍼 칩; 및
    상기 제2 기판 상의 상기 제3 위치에 배치되고, 상기 복수의 제2 비휘발성 메모리 칩과 연결되는 제4 버퍼 칩을 더 포함하는 스토리지 장치.
  19. 제 18항에 있어서,
    상기 복수의 제1 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층된 스토리지 장치.
  20. 제 18항에 있어서,
    상기 복수의 제2 비휘발성 메모리 칩의 적어도 일부와 다른 일부는 서로 다른 방향으로 적층된 스토리지 장치.
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