KR20180066783A - 메모리 그룹을 포함하는 메모리 모듈 - Google Patents

메모리 그룹을 포함하는 메모리 모듈 Download PDF

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Abstract

본 개시의 일 실시예에 따른 메모리 모듈은 각각 복수의 메모리 칩들을 포함하는 제1 메모리 그룹 및 제2 메모리 그룹, 제어 신호, 제1 클록 신호 및 제2 클록 신호를 출력하는 버퍼 칩을 포함하고, 제어 신호는 제어 신호 라인을 통해서 제1 및 제2 메모리 그룹에 전달되고, 제1 및 제2 클록 신호는 제1 및 제2 클록 신호 라인을 통해서 제1 및 제2 메모리 그룹에 각각 전달 되고, 상기 제1 클록 신호 라인을 통해서, 상기 제1 클록 신호가 상기 버퍼 칩으로부터 상기 제1 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 동일하고, 상기 제2 클록 신호 라인을 통해서, 상기 제2 클록 신호가 상기 버퍼 칩으로부터 상기 제2 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 서로 동일할 수 있다.

Description

메모리 그룹을 포함하는 메모리 모듈{Memory Module Including Memory Group}
본 개시의 기술적 사상은 메모리 모듈에 관한 것으로, 더욱 상세하게는 동일한 클록 신호를 수신하도록 그룹을 나눈 복수의 반도체 칩들을 포함하는 메모리 모듈에 관한 것이다.
컴퓨터는 데이터를 저장하기 위하여 다양한 종류의 메모리를 사용한다. 초기에 컴퓨터는 각각의 메모리를 메인 보드 위에 직접 장착하였으나, 컴퓨터의 사이즈와 복잡성이 이러한 문제를 해결하기 위하여 다수의 메모리를 장착하는 메모리 모듈이 제안되었다. 메인 보드의 커넥터에 다수의 메모리 모듈들이 장착됨으로써, 고용량이 필요한 데이터 서버등에 적용되었지만, 메모리 모듈들이 메인 보드의 커넥터들에 많이 장착될수록 커넥터에 의한 임피던스 불연속점 등으로 인하여 신호 무결점성을 감소시켜 고속동작을 방해하여 이를 극복할 수 있는 방안이 요구된다.
본 개시의 기술적 사상이 이루고자 하는 과제는 반도체 메모리 장치에 전달되는 제어 신호 및 클록 신호의 무결성을 확보하고, 제어 신호 및 클록 신호가 이동하는 신호 라인을 효율적으로 배치하여 제조가 용이하도록 구성된 메모리 모듈을 제공하는 데 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 메모리 모듈은, 각각 복수의 메모리 칩들을 포함하는 제1 메모리 그룹 및 제2 메모리 그룹, 제어 신호, 제1 클록 신호 및 제2 클록 신호를 출력하는 버퍼 칩, 버퍼 칩, 제1 메모리 그룹 및 제2 메모리 그룹에 연결된 제어 신호 라인, 및 제1 클록 신호 및 제2 클록 신호가 버퍼 칩으로부터 제1 메모리 그룹 및 제2 메모리 그룹으로 각각 이동하는 제1 클록 신호 라인 및 제2 클록 신호 라인을 포함하고, 제1 클록 신호 라인을 통해서, 제1 클록 신호가 상기 버퍼 칩으로부터 제1 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 제1 거리로서 동일하고, 제2 클록 신호 라인을 통해서, 제2 클록 신호가 상기 버퍼 칩으로부터 상기 제2 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 제2 거리로서 서로 동일할 수 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 메모리 모듈은, 각각 복수의 메모리 칩들을 포함하는 제1 메모리 그룹 및 제2 메모리 그룹, 제어 신호, 제1 클록 신호 및 제2 클록 신호를 출력하는 버퍼 칩, 버퍼 칩, 제1 메모리 그룹 및 제2 메모리 그룹에 연결되고, 버퍼 칩으로부터 제1 및 제2 메모리 그룹으로 제어 신호를 전달하는 제1 제어 신호 라인, 제1 메모리 그룹의 복수의 메모리 칩들로 제1 클록 신호를 전달하는 제1 클록 신호 라인, 및 제2 메모리 그룹의 복수의 메모리 칩들로 제2 클록 신호를 전달하는 제2 클록 신호 라인을 포함하고, 제1 메모리 그룹 및 제2 메모리 그룹은 버퍼 칩으로부터의 거리가 서로 상이할 수 있다.
본 개시의 기술적 사상에 따른 메모리 모듈은, 버퍼 칩으로부터 메모리 칩까지의 거리가 동일하거나, 버퍼 칩에서 전송된 제어 신호의 타임 딜레이가 동일한 메모리 칩들을 포함하는 복수의 메모리 그룹들을 포함하고, 메모리 그룹 별로 동일한 클록 신호 라인이 연결되도록 구성된다. 따라서, 한정된 공간에서 클록 신호 라인의 라우팅(routing)이 용이하고, 클록 신호 라인에 다수의 메모리 칩들이 연결되어 부하가 증가하는 것이 방지될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 모듈을 장착한 반도체 메모리 시스템을 개략적으로 나타내는 도면이다.
도 2a는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 블록도이다.
도 2b는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 블록도로서, 도 2a의 A부분을 확대한 확대도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 모듈의 각각의 메모리 그룹들이 수신하는 제어 신호들 및 클록 신호들을 나타낸 타이밍도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 평면도이다.
도 5는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 단면도로서, 도 4의 제2 클록 신호 라인(CLKL_2A)을 따라 절단한 단면도이다.
도 6은 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 평면도이다.
도 7은 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 단면도로서, 도 6의 제1 클록 신호 라인(CLKL_1B)을 따라 절단한 단면도이다.
도 8은 본 개시의 일 실시예에 따른 메모리 모듈에서 클록 신호 특성을 설명하기 위한 그래프를 나타낸다.
도 9는 본 개시의 일 실시예에 따른 메모리 모듈을 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부 도면을 참조하여 본 개시의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 일 실시예에 따른 메모리 모듈을 장착한 반도체 메모리 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리 시스템(2000)은 소켓(2100), 메모리 컨트롤러(2200), 프로세싱 유닛(2300) 및 기판(2400)을 포함할 수 있다. 소켓(2100), 메모리 컨트롤러(2200) 및 프로세싱 유닛(2300)은 기판(board)(2400) 상에 부착될 수 있고, 기판(2400)이 포함하는 전기 도선을 통해서 서로 전기적으로 연결될 수 있다. 또한, 도 1은 반도체 메모리 시스템(2000)에 메모리 모듈(1000)이 장착된 실시예를 도시하고 있으나, 메모리 모듈(1000)은 반도체 메모리 시스템(2000)으로부터 분리될 수 있다. 본 개시의 예시적 실시예에 따라, 반도체 메모리 시스템(2000)은 메모리 모듈(1000)이 장착될 수 있는 메인 보드 또는 컴퓨팅 시스템 등이 될 수 있으며, 메모리 모듈(1000)은 반도체 메모리 시스템(2000)에서 데이터 메모리로서 기능할 수 있다.
소켓(2100)은 기판(2400) 상에 부착될 수 있다. 메모리 모듈(1000)은 소켓(2100)에 의해서 반도체 메모리 시스템(2000)에 장착될 수 있고, 소켓(2100)을 통해서 반도체 메모리 시스템(2000)의 다른 구성요소들과 전기적으로 연결될 수 있다. 예컨대, 메모리 모듈(1000)은 소켓(2100) 및 기판(2400)을 통해서 메모리 컨트롤러(2200)와 전기적으로 연결될 수 있다. 도 1에는 2개의 소켓(2100)이 도시되어 있으나, 이에 한정되는 것은 아니며, 반도체 메모리 시스템(2000)은 3개 이상의 소켓(2100)을 포함할 수 있고, 이에 따라 3개 이상의 메모리 모듈(1000)이 반도체 메모리 시스템(2000)에 장착될 수 있다.
본 개시의 예시적 실시예에 따라, 메모리 컨트롤러(2200)는 반도체 메모리 시스템(2000)에 장착된 메모리 모듈(1000)을 제어하기 위한 제어 신호를 출력할 수 있고, 메모리 모듈(1000)로부터 데이터를 수신할 수 있다. 프로세싱 유닛(2300)은 메모리 모듈(1000)에 데이터를 기록하거나 독출하기 위하여 메모리 컨트롤러(2200)를 제어할 수 있다. 예를 들어, 프로세싱 유닛(2300)은 메모리 모듈(1000)에 기록할 데이터를 메모리 컨트롤러(2200)로 전송할 수 있고, 메모리 컨트롤러(2200)는 프로세싱 유닛(2300)으로부터 수신한 데이터를 메모리 모듈(1000)에 기록하기 위하여 메모리 모듈(1000)에 적절한 커맨드 신호를 출력할 수 있다.
메모리 모듈(1000)은 버퍼 칩(100) 및 복수의 메모리 칩들을 포함할 수 있다. 복수의 메모리 칩들은 DRAM(dynamic random access memory) 셀을 포함하는 DRAM 칩일 수 있다. 또는, 복수의 메모리 칩들은 MRAM(magnetic RAM) 셀, STT-MRAM(spin transfer torque magnetic RAM) 셀, PRAM(phase change RAM) 셀, RRAM(resistive RAM) 셀 등 랜덤 액세스가 가능한 다른 메모리 셀을 포함할 수도 있다.
버퍼 칩(100)은, 도 2a, 도 2b, 도 4 및 도 6을 참조하여 후술되는 바와 같이, 메모리 컨트롤러(2200)가 출력하는 신호를 수신할 수 있고, 수신된 신호를 메모리 모듈(1000)에 포함된 복수의 메모리 칩들에 전달할 수 있다. 본 개시의 예시적 실시예에 따라, 복수의 메모리 칩들은 버퍼 칩(100)으로부터 수신되는 신호를 정확한 타이밍에 수신하도록 배치될 수 있다. 예를 들면, 복수의 메모리 칩들은 2이상의 메모리 칩들을 포함하는 적어도 하나의 메모리 그룹으로 구성될 수 있고, 동일한 메모리 그룹에 포함된 2이상의 메모리 칩들은 동일한 타이밍에 버퍼 칩(100)이 전송하는 신호를 수신할 수 있다. 이에 따라, 한정된 공간에서 버퍼 칩(100)이 출력하는 신호를 위한 복수의 신호 라인들의 라우팅이 용이할 수 있고, 신호 라인에 다수의 메모리 칩들이 연결되어 부하가 증가하는 것이 방지될 수 있다.
도 2a는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 평면도이다. 도 2b는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 평면도로서, 도 2a의 A부분을 확대한 확대도이다.
도 2a를 참조하면, 메모리 모듈(1000)은 버퍼 칩(100), 버퍼 칩(100)을 기준으로 오른쪽에 도시된 제1 내지 제5 메모리 그룹(G_1-G_5) 및 버퍼 칩(100)을 기준으로 왼쪽에 도시된 제6 내지 제10 메모리 그룹(G_6-G_10)을 포함할 수 있다. 버퍼 칩(100)을 기준으로, 제1 내지 제5 메모리 그룹(G_1-G_5)과 제6 내지 제10 메모리 그룹(G_6-G_10)이 대칭적으로 도시되었으나, 이에 한정되는 것은 아니다.
버퍼 칩(100), 제1 내지 제5 메모리 그룹(G_1-G_5) 및 제6 내지 제10 메모리 그룹(G_6-G_10)은 기판, 예를 들어, 인쇄 회로 기판(PCB) 상에 배치될 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 버퍼 칩(100)은 인쇄 회로 기판의 중앙부에 배치될 수 있고, 버퍼 칩(100)을 기준으로, 양쪽에 각각 5개씩의 메모리 그룹들이 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 버퍼 칩(100)이 인쇄 회로 기판의 가장자리에 배치될 수도 있다. 버퍼 칩(100)이 인쇄 회로 기판의 가장자리에 배치되는 경우, 인쇄 회로 기판 상에는 제1 내지 제5 메모리 그룹(G_1-G_5)만이 배치될 수 있다.
제1 내지 제5 메모리 그룹(G_1-G_5) 및 제6 내지 제10 메모리 그룹(G_6-G_10)은 각각 복수의 메모리 칩들을 포함할 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 제1 내지 제5 메모리 그룹(G_1-G_5) 및 제6 내지 제10 메모리 그룹(G_6-G_10)에 포함된 복수의 메모리 칩들은 제1 열(R1) 및 제2 열(R2), 총 2개의 열로 배치될 수 있다. 다만, 도 2a에서는, 제1 내지 제10 메모리 그룹(G_1-G_10)이 각각 2개의 메모리 칩들을 포함하고, 2열로 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 3열 이상으로 배치될 수도 있다. 제1 내지 제5 메모리 그룹(G_1-G_5) 및 제6 내지 제10 메모리 그룹(G_6-G_10)에 포함된 복수의 메모리 칩들이 1열로 배치되는 경우에 대해서는 도 6을 참조하여 상술하도록 하겠다.
버퍼 칩(100)은 메모리 모듈(1000)의 외부의 메모리 컨트롤러로부터 수신되는 제어 신호 및 클록 신호를 버퍼링하고 재구동하는 기능을 수행할 수 있다. 버퍼 칩(100)에서 출력되는 제1 제어 신호(C/A_1) 및 제1 내지 제5 클록 신호(CLK_1-CLK_5)는 제1 내지 제5 메모리 그룹(G_1-G_5)에 포함된 복수의 메모리 칩들로 제공될 수 있다. 제2 제어 신호(C/A_2) 및 제6 내지 제10 클록 신호(CLK_6-CLK_10)는 제6 내지 제10 메모리 그룹(G_6-G_10)에 포함된 복수의 메모리 칩들로 제공될 수 있다. 제1 제어 신호(C/A_1) 및 제2 제어 신호(C/A_2)는 복수의 메모리 칩들의 동작을 제어하기 위한 신호를 포함할 수 있고, 예를 들어, 제1 제어 신호(C/A_1) 및 제2 제어 신호(C/A_2)는 커맨드/어드레스 신호를 포함할 수 있다.
제1 제어 신호 라인(C/AL_1)은 버퍼 칩(100) 및 제1 내지 제5 메모리 그룹(G_1-G_5)에 연결될 수 있다. 버퍼 칩(100)에서 출력되는 제1 제어 신호(C/A_1)는 제1 제어 신호 라인(C/AL_1)을 통하여 제1 내지 제5 메모리 그룹(G_1-G_5)으로 제공될 수 있다. 따라서, 제1 내지 제5 메모리 그룹(G_1-G_5)은 제1 제어 신호 라인(C/AL_1)을 통하여 전송되는 제1 제어 신호(C/A_1)를 순차적으로 수신할 수 있다.
제2 제어 신호 라인(C/AL_2)은 버퍼 칩(100) 및 제6 내지 제10 메모리 그룹(G_6-G_10)에 연결될 수 있다. 버퍼 칩(100)에서 출력되는 제2 제어 신호(C/A_2)는 제2 제어 신호 라인(C/AL_2)을 통하여 제6 내지 제10 메모리 그룹(G_6-G_10)으로 제공될 수 있다. 따라서, 제6 내지 제10 메모리 그룹(G_6-G_10)은 제2 제어 신호 라인(C/AL_2)을 통하여 전송되는 제2 제어 신호(C/A_2)를 순차적으로 수신할 수 있다.
제1 내지 제5 메모리 그룹(G_1-G_5)과 제6 내지 제10 메모리 그룹(G_6-G_10)은 서로 다른 제어 신호 라인에 연결되므로, 서로 다른 커맨드/어드레스 신호를 수신할 수 있다. 즉, 제1 제어 신호(C/A_1) 및 제2 제어 신호(C/A_2)는 동일할 수도 있고, 상이할 수도 있다. 또한, 도 2a에 도시된 바와 같이, 제1 제어 신호(C/A_1) 및 제2 제어 신호(C/A_2)의 임피던스 미스 매칭에 의해 왜곡되는 것을 방지하기 위해 제1 제어 신호 라인 (C/AL_1) 및 제2 제어 신호 라인(C/AL_2)은 터미네이션 저항을 구비할 수 있다.
제1 내지 제5 클록 신호 라인(CLKL_1-CLKL_5)은 각각 버퍼 칩(100)에서 출력되는 제1 내지 제5 클록 신호(CLK_1-CLK_5)를 각각 제1 내지 제5 메모리 그룹(G_1-G_5)으로 전달할 수 있다. 제6 내지 제10 클록 신호 라인(CLKL_6-CLKL_10)은 각각 버퍼 칩(100)에서 출력되는 제6 내지 제10 클록 신호(CLK_6-CLK_10)를 각각 제6 내지 제10 메모리 그룹(G_6-G_10)으로 전달할 수 있다. 제1 내지 제10 클록 신호 라인(CLKL_1-CLKL_10)은 제1 열(R1)과 제2 열(R2) 사이에 배치될 수 있다.
도 2a 및 도 2b를 참조하면, 제1 클록 신호 라인(CLKL_1)을 통해서, 제1 클록 신호(CLK_1)가 제1 메모리 그룹(G_1)의 복수의 메모리 칩들로 전달될 수 있고, 제1 노드(N1)에서 제1 클록 신호 라인(CLKL_1)은 분기될 수 있다. 이 때, 제1 클록 신호(CLK_1)가 제1 클록 신호 라인을 통해서 버퍼 칩(100)으로부터 제1 메모리 그룹(G_1)에 포함된 각각의 복수의 메모리 칩들까지 이동하는 거리는 제1 클록 신호 이동거리(L_1)로 실질적으로 모두 동일할 수 있다. 도해의 편의를 위하여 도 2b에서는 제1 노드(N1)로부터 제1 메모리 그룹(G_1)에 포함된 복수의 메모리 칩들 각각까지의 거리들이 상이하게 도시되었으나, 제1 노드(N1)로부터 제1 메모리 그룹(G_1)에 포함된 복수의 메모리 칩들 각각까지의 거리들은 실질적으로 동일할 수 있다. 따라서, 제1 클록 신호(CLK_1)가 제1 노드(N1)에서 제1 메모리 그룹(G_1)에 포함된 복수의 메모리 칩들 각각까지 이동하는 거리는 실질적으로 동일할 수 있다.
제2 내지 제5 클록 신호(CLK_2-CLK_5)가 각각 제2 내지 제5 클록 신호 라인(CLKL_2-CLKL_5)을 통해서 버퍼 칩(100)으로부터 제2 내지 제 5 메모리 그룹(G_2-G_5)에 포함된 각각의 복수의 메모리 칩들까지 이동하는 거리 역시 제1 클록 신호 이동거리(L_1)에 대하여 전술한 바와 같이 각각 제2 내지 제5 클록 신호 이동거리(L_2-L_5)로 그룹별로 실질적으로 서로 동일할 수 있다. 따라서, 각각의 제1 내지 제5 메모리 그룹(G_1-G_5)별로 동일한 시간에 동일한 클록 신호를 전달받을 수 있다. 메모리 그룹들이 수신하는 신호들의 타이밍은 도 3에 대한 설명에서 상술하도록 하겠다.
도 2a의 제6 내지 제10 메모리 그룹(G_6-G_10)은 버퍼 칩(100)을 기준으로 도 2b의 제1 내지 제5 메모리 그룹(G_1-G_5)과 대칭적으로 구성될 수 있으며, 제1 내지 제5 메모리 그룹(G_1-G_5)에 대한 설명은 제6 내지 제10 메모리 그룹(G_6-G_10)에도 동일하게 적용될 수 있다. 제1 내지 제10 클록 신호 라인(CLKL_1-CLKL_10) 각각은 버퍼 칩(100)에 포함된 서로 다른 제1 내지 제10 핀(P_1-P_10)에 연결될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 모듈의 각각의 메모리 그룹들이 수신하는 제어 신호들 및 클록 신호들을 나타낸 타이밍도이다.
도 2b및 도 3을 참조하면, 제1 제어 신호(C/A_1)는 제1 제어 신호 라인(C/AL_1)을 통하여 제1 내지 제5 메모리 그룹(G_1-G_5)으로 제공될 수 있다. 제1 내지 제5 메모리 그룹(G_1-G_5)은 각각 버퍼 칩(100)으로부터의 거리가 다르므로, 제1 제어 신호(C/A_1)가 제1 제어 신호 라인(C/AL_1)을 통해서, 제1 내지 제5 메모리 그룹(G_1-G_5)에 각각 포함된 복수의 메모리 칩들까지 이동하는 거리가 서로 상이할 수 있다. 결과적으로, 제1 제어 신호(C/A_1)가 각각의 제1 내지 제5 메모리 그룹(G_1-G_5)으로 도달하는 시간은 서로 상이할 수 있다. 도 2b에 도시된 바에 따르면, 버퍼 칩(100)에서 출력된 제1 제어 신호(C/A_1)가 제1 내지 제5 메모리 그룹(G_1-G_5)으로 차례로 도달하게 되므로, 제1 제어 신호(C/A_1)는 버퍼 칩(100)에서 출력된 시점으로부터 각각 제1 내지 제5 타임 딜레이(D_1-D_5) 후에 제1 내지 제5 메모리 그룹(G_1-G_5)으로 도달할 수 있다. 따라서, 제1 메모리 그룹(G_1)에서 제5 메모리 그룹(G_5)으로 갈수록 제1 제어 신호(C/A_1)의 딜레이가 커질 수 있고, 즉, 제1 타임 딜레이(D_1)에서 제5 타임 딜레이(D_5)로 갈수록 크기가 커질 수 있다.
제1 내지 제5 메모리 그룹(G_1-G_5)에 포함되는 각각의 복수의 메모리 칩들은, 각각의 복수의 메모리 칩들이 수신한 제1 내지 제5 클록 신호(CLK_1-CLK_5)의 라이징 엣지(rising edge)에 동기되어, 제1 제어 신호(C/A_1)를 래치할 수 있다. 따라서, 제1 내지 제5 타임 딜레이(D_1-D_5)에 기초하여, 제1 내지 제5 클록 신호(CLK_1-CLK_5)가 각각 제1 내지 제5 메모리 그룹(G_1-G_5)에 도달하는 타이밍이 결정될 수 있고, 제1 내지 제5 클록 신호 이동거리(L_1-L_5)도 제1 내지 제5 타임 딜레이(D_1-D_5)에 기초하여 결정될 수 있다. 이에 따라, 버퍼 칩(100)은, 제1 내지 제5 타임 딜레이(D_1-D_5) 및 제1 내지 제5 클록 신호 이동거리(L_1-L_5)를 기초로 제1 내지 제5 클록 신호(CLK_1-CLK_5)를 출력하는 타이밍을 조절할 수 있다.
이를 바탕으로 메모리 모듈(1000)은, 메모리 모듈(1000)에 포함된 복수의 메모리 칩들의 그룹별로 버퍼 칩(100)으로부터 전달되는 클록 신호의 이동 거리가 서로 동일하도록 배치된 클록 신호 라인을 포함할 수 있다. 예를 들어, 버퍼 칩(100)으로부터 각각의 복수의 메모리 칩들까지의 거리를 기준으로 메모리 그룹이 분류될 수 있고, 메모리 모듈(1000)은 버퍼 칩(100)으로부터 각 그룹으로 전달되는 클록 신호의 이동 거리가 각 그룹별로 서로 동일하도록 배치된 클록 신호 라인을 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 모듈(1000)은 버퍼 칩(100)으로부터 메모리 칩까지의 거리가 동일하거나, 버퍼 칩(100)에서 전송된 제어 신호의 타임 딜레이가 동일하도록 분류된 메모리 그룹을 포함하고, 메모리 그룹 별로 각각 메모리 그룹에 연결되는 클록 신호 라인들을 포함할 수 있다. 이 때, 버퍼 칩(100)은 각 그룹별로 동일한 클록 신호 및 제어 신호를 수신할 수 있도록 조절할 수 있다. 따라서, 한정된 공간에서 클록 신호 라인의 라우팅이 용이해지고, 하나의 클록 신호 라인에 연결되는 메모리 칩의 수를 감소시킬 수 있다.
하나의 클록 신호 라인에 연결되는 메모리 칩의 수가 증가하면 클록 신호 라인의 부하의 크기가 증가하게 되므로 클록 신호의 지연이 발생할 수 있고, 클록 신호의 무결성이 보장되지 않을 수 있다. 반면, 전술한 바와 같이 본 개시의 일 실시예에 따른 메모리 모듈(1000)은 상대적으로 클록 신호의 무결성이 보장될 수 있다. 이와 관련하여 도 8의 설명에서 후술하도록 하겠다.
도 4는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 평면도이다. 도 2a 및 도 2b의 메모리 모듈(1000)과 비교할 때, 도 4의 메모리 모듈(1000A)에서는 복수의 메모리 칩들이 인쇄 회로 기판의 상면 및 하면 상에 배치될 수 있다. 도 4에서 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 도 2a 및 도 2b와 중복되는 구성의 상세한 설명은 생략한다.
도 4를 참조하면, 메모리 모듈(1000A)은 버퍼 칩(100), 버퍼 칩(100)을 기준으로 오른쪽에 도시된 제1 내지 제5 메모리 그룹(G_1A-G_5A) 및 버퍼 칩(100)을 기준으로 왼쪽에 도시된 제6 내지 제10 메모리 그룹(G_6A-G_10A)을 포함할 수 있다.
제1 내지 제5 메모리 그룹(G_1A-G_5A) 및 제6 내지 제10 메모리 그룹(G_6A-G_10A)은 각각 복수의 메모리 칩들을 포함할 수 있다. 제1 내지 제5 메모리 그룹(G_1A-G_5A) 및 제6 내지 제10 메모리 그룹(G_6A-G_10A)에 포함된 복수의 메모리 칩들은 2개의 열로 배치될 수 있고, 인쇄 회로 기판의 상면 및 하면 상에 배치될 수 있다. 따라서, 각각의 메모리 그룹들은 총 4개의 메모리 칩들을 포함할 수 있다.
제1 제어 신호 라인(C/AL_1A)은 버퍼 칩(100) 및 제1 내지 제5 메모리 그룹(G_1A-G_5A)에 연결될 수 있다. 버퍼 칩(100)에서 출력되는 제1 제어 신호(C/A_1)는 제1 제어 신호 라인(C/AL_1A)을 통하여 제1 내지 제5 메모리 그룹(G_1A-G_5A)으로 제공될 수 있다. 따라서, 제1 제어 신호 라인(C/AL_1A)을 통하여 전송되는 제1 제어 신호(C/A_1)를 제1 내지 제5 메모리 그룹(G_1A-G_5A)이 순차적으로 수신할 수 있다.
제1 내지 제5 클록 신호 라인(CLKL_1A-CLKL_5A)은 각각 버퍼 칩(100)에서 출력되는 제1 내지 제5 클록 신호(CLK_1-CLK_5)를 각각 제1 내지 제5 메모리 그룹(G_1A-G_5A)으로 전달할 수 있다. 제1 내지 제5 클록 신호(CLK_1-CLK_5)가 각각 버퍼 칩(100)으로부터 제1 내지 제 5 메모리 그룹(G_1A-G_5A)에 포함된 각각의 복수의 메모리 칩들까지 이동하는 거리는 메모리 그룹별로 실질적으로 동일할 수 있다. 따라서, 각각의 동일한 메모리 그룹에 포함된 메모리 칩들은 동일한 시간에 동일한 클록 신호를 전달받을 수 있다.
제1 제어 신호(C/A_1)가 제1 제어 신호 라인(C/AL_1A)을 통해서, 제1 내지 제5 메모리 그룹(G_1A-G_5A)에 각각 포함된 복수의 메모리 칩들까지 이동하는 거리가 서로 상이할 수 있고, 이에 따라 제1 제어 신호(C/A_1)가 각각의 제1 내지 제5 메모리 그룹(G_1A-G_5A)으로 도달하는 시간은 서로 상이할 수 있다. 버퍼 칩(100)에서 출력된 제1 제어 신호(C/A_1)가 제1 내지 제5 메모리 그룹(G_1A-G_5A)으로 차례로 도달하게 되므로, 제1 제어 신호(C/A_1)는 버퍼 칩(100)에서 출력된 시점으로부터 각각 제1 내지 제5 타임 딜레이 후에 제1 내지 제5 메모리 그룹(G_1A-G_5A)으로 도달할 수 있다. 제1 내지 제5 타임 딜레이에 기초하여, 제1 내지 제5 클록 신호(CLK_1-CLK_5)가 각각 제1 내지 제5 메모리 그룹(G_1A-G_5A)에 도달하는 타이밍이 결정될 수 있다.
제1 내지 제5 클록 신호(CLK_1-CLK_5)가 각각 버퍼 칩(100)으로부터 제1 내지 제 5 메모리 그룹(G_1A-G_5A)까지 이동하는 거리는 제1 내지 제5 타임 딜레이에 기초하여 결정될 수 있다. 버퍼 칩(100)은, 제1 내지 제5 타임 딜레이 및 제1 내지 제5 클록 신호(CLK_1-CLK_5)가 각각 버퍼 칩(100)으로부터 제1 내지 제 5 메모리 그룹(G_1A-G_5A)까지 이동하는 거리를 기초로 제1 내지 제5 클록 신호(CLK_1-CLK_5)를 출력하는 타이밍을 조절할 수 있다.
제6 내지 제10 메모리 그룹(G_6A-G_10A), 제2 제어 신호 라인(C/AL_2A) 및 제6 내지 제10 클록 신호 라인(CLKL_6A-CLKL_10A)에도 제1 내지 제5 메모리 그룹(G_1A-G_5A), 제1 제어 신호 라인(C/AL_1A) 및 제1 내지 제5 클록 신호 라인(CLKL_1A-CLKL_5A)에 대한 설명이 동일하게 적용될 수 있다.
도 5는 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 단면도로서, 도 4의 제2 클록 신호 라인(CLKL_2A)을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 메모리 모듈(1000A)의 인쇄 회로 기판(10)은 복수의 층들을 포함할 수 있다. 예를 들어, 인쇄 회로 기판(10)은 제1 내지 제4 층(11-14)을 포함할 수 있다. 제1 내지 제5 메모리 그룹(G_1A-G_5A)에 포함된 복수의 메모리 칩들은 최상층인 제1 층(11) 상에 장착되거나 최하층인 제4 층(14) 상에 장착될 수 있다. 따라서, 제1 내지 제5 메모리 그룹(G_1A-G_5A)의 일부의 메모리 칩들(C_1-C_5)은 제1 층(11) 상에 장착되고, 다른 일부의 메모리 칩들(C_1'-C_5')은 제4 층(14) 상에 장착될 수 있다.
제2 클록 신호 라인(CLKL_2A)은 버퍼 칩(100)에서 출력되는 제2 클록 신호(CLK_2)를 제2 메모리 그룹(G_2A)의 메모리 칩(C_2) 및 메모리 칩(C_2')으로 전달할 수 있다. 제2 클록 신호 라인(CLKL_2A) 중 수평 패턴(CLKL_2_H)은 제2 층(12)과 접하도록 제3 층(13)에 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 경우에 따라 복수의 층에 걸쳐 형성될 수도 있다. 도 3에서 전술한 바와 같이 제2 클록 신호 라인(CLKL_2A)은 제2 메모리 그룹(G_2A)으로 전송되는 제1 제어 신호(C/A_1)의 제2 타임 딜레이에 따라 길이가 다르게 구성될 수 있고, 이에 따라 수평 패턴(CLKL_2_H)도 다양하게 형성될 수 있다.
제2 클록 신호 라인(CLKL_2A)은 제1 비아 구조(CLKL_2_H_V1) 및 제2 비아 구조(CLKL_2_H_V2)를 포함할 수 있다. 제1 비아 구조(CLKL_2_H_V1)는 버퍼 칩(100)과 수평 패턴(CLKL_2_H)을 연결하고, 제2 비아 구조(CLKL_2_H_V2)는 메모리 칩(C_2) 및 메모리 칩(C_2')과 수평 패턴(CLKL_2_H)을 연결할 수 있다. 따라서, 제1 층(11)에 부착된 메모리 칩(C_2) 및 제4 층(14)에 부착된 메모리 칩(C_2')은 제2 비아 구조(CLKL_2_H_V2)를 통하여, 제2 클록 신호(CLK_2)를 수신할 수 있다.
수평 패턴(CLKL_2_H)과 제2 비아 구조(CLKL_2_H_V2) 서로 만나는 지점에는 분기점(NV)이 형성될 수 있다. 상기 분기점(NV)으로부터 메모리 칩(C_2)까지의 제2 비아 구조(CLKL_2_H_V2)의 길이와 상기 분기점(NV)으로부터 메모리 칩(C_2')까지의 제2 비아 구조(CLKL_2_H_V2)의 길이는 a값으로 실질적으로 동일할 수 있다. 따라서, 메모리 칩(C_2) 및 메모리 칩(C_2')은 상기 버퍼 칩(100)으로부터 전송되는 제2 클록 신호(CLK_2)를 실질적으로 동일한 시간에 수신할 수 있다.
본 개시의 일 실시예에 따른 메모리 모듈(1000A)에서 동일한 그룹에 포함된 복수의 메모리 칩들은 동일한 클록 신호를 수신하도록 제어할 수 있다. 예를 들어, 버퍼 칩(100)으로부터의 거리를 기준으로 하여, 메모리 그룹이 분류될 수 있다. 이러한 경우, 각 메모리 그룹에 포함된 메모리 칩들로 연결되는 클록 신호 라인의 길이를 실질적으로 동일하도록 구현하는 것이 용이해지며, 하나의 그룹에 포함되는 메모리 칩의 수가 적정한 수준으로 유지될 수 있다. 따라서, 하나의 클록 신호 라인에 연결된 메모리 칩의 수의 증가로 클록 신호 라인의 부하의 크기가 증가하는 것이 방지될 수 있고, 클록 신호의 무결성이 보장될 수 있다.
도 5는 제2 클록 신호 라인(CLKL_2A)에 대해서만 도시하였으나, 제1 클록 신호 라인(CLKL_1A) 및 제3 내지 제10 클록 신호 라인(CLKL_3A- CLKL_10A) 또한 제2 클록 신호 라인(CLKL_2A)과 유사하게 형성될 수 있는 점은 이해될 것이다.
도 6은 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 평면도이다. 도 2a 및 도 2b의 메모리 모듈(1000)과 비교할 때, 도 6의 메모리 모듈(1000B)에서는 복수의 메모리 칩들이 인쇄 회로 기판의 상면 및 하면 상에 1열로 배치될 수 있다. 도 6 에서 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 도 2a 및 도 2b와 중복되는 구성의 상세한 설명은 생략한다.
도 6을 참조하면, 메모리 모듈(1000B)은 버퍼 칩(100), 버퍼 칩(100)을 기준으로 오른쪽에 도시된 제1 내지 제3 메모리 그룹(G_1B-G_3B) 및 버퍼 칩(100)을 기준으로 왼쪽에 도시된 제4 내지 제6 메모리 그룹(G_4B-G_6B)을 포함할 수 있다.
제1 내지 제3 메모리 그룹(G_1B-G_3B) 및 제4 내지 제6 메모리 그룹(G_4B-G_6B)은 각각 복수의 메모리 칩들을 포함할 수 있다. 제1 내지 제3 메모리 그룹(G_1B-G_3B) 및 제4 내지 제6 메모리 그룹(G_4B-G_6B)에 포함된 복수의 메모리 칩들은1 열로 배치될 수 있고, 인쇄회로기판의 최상층 및 최하층에 장착될 수 있다. 각각의 메모리 그룹에 포함된 복수의 메모리 칩들의 수는 동일하지 않을 수 있다. 예를 들어, 제1 메모리 그룹(G_1B), 제2 메모리 그룹(G_2B), 제4 메모리 그룹(G_4B) 및 제5 메모리 그룹(G_5B)은 각각 4개의 메모리 칩들을 포함할 수 있고, 제3 메모리 그룹(G_3B) 및 제6 메모리 그룹(G_6B)은 2개의 메모리 칩들을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며 각각의 메모리 그룹에 포함된 복수의 메모리 칩들의 수는 동일할 수도 있다.
제1 제어 신호 라인(C/AL_1B)은 버퍼 칩(100) 및 제1 내지 제3 메모리 그룹(G_1B-G_3B)에 연결될 수 있다. 버퍼 칩(100)에서 출력되는 제1 제어 신호(C/A_1)는 제1 제어 신호 라인(C/AL_1B)을 통하여 제1 내지 제3 메모리 그룹(G_1B-G_3B)으로 제공될 수 있다. 따라서, 제1 제어 신호 라인(C/AL_1B)을 통하여 전송되는 제1 제어 신호(C/A_1)를 제1 내지 제3 메모리 그룹(G_1B-G_3B)은 순차적으로 수신할 수 있다.
제1 제어 신호(C/A_1)가 제1 제어 신호 라인(C/AL_1B)을 통해서 버퍼 칩(100)으로부터 제1 메모리 그룹(G_1B)의 복수의 메모리 칩들까지 이동하는 각각의 거리는 제1 거리로서 서로 동일할 수 있다. 또한, 제1 제어 신호(C/A_1)가 제1 제어 신호 라인(C/AL_1B)을 통해서 버퍼 칩(100)으로부터 제2 메모리 그룹(G_2B)의 복수의 메모리 칩들까지 이동하는 각각의 거리는 제2 거리로서 서로 동일할 수 있다. 또한, 제3 내지 제6 메모리 그룹(G_3B-G_6B)에 포함된 복수의 메모리 칩들에도 각각의 메모리 그룹 별로, 메모리 그룹에 포함된 복수의 메모리 칩들까지 제1 제어 신호(C/A_1)가 이동하는 거리는 실질적으로 동일할 수 있다.
제1 내지 제3 클록 신호 라인(CLKL_1B-CLKL_3B)은 각각 버퍼 칩(100)에서 출력되는 제1 내지 제3 클록 신호(CLK_1-CLK_3)를 각각 제1 내지 제3 메모리 그룹(G_1B-G_3B)으로 전달할 수 있다. 제1 내지 제3 클록 신호(CLK_1-CLK_3)가 각각 버퍼 칩(100)으로부터 제1 내지 제3 메모리 그룹(G_1B-G_3B)에 포함된 각각의 복수의 메모리 칩들까지 이동하는 거리는 메모리 그룹별로 실질적으로 동일할 수 있다. 따라서, 동일한 메모리 그룹에 포함된 메모리 칩들은 동일한 시간에 동일한 클록 신호를 전달받을 수 있다.
제1 제어 신호(C/A_1)가 제1 제어 신호 라인(C/AL_1B)을 통해서, 제1 내지 제3 메모리 그룹(G_1B-G_3B)에 각각 포함된 복수의 메모리 칩들까지 이동하는 거리가 서로 상이할 수 있고, 이에 따라 제1 제어 신호(C/A_1)가 각각의 제1 내지 제3 메모리 그룹(G_1B-G_3B)으로 도달하는 시간은 서로 상이할 수 있다. 버퍼 칩(100)에서 출력된 제1 제어 신호(C/A_1)가 제1 내지 제3 메모리 그룹(G_1B-G_3B)으로 차례로 도달하게 되므로, 제1 제어 신호(C/A_1)는 버퍼 칩(100)에서 출력된 시점으로부터 각각 제1 내지 제3 타임 딜레이 후에 제1 내지 제3 메모리 그룹(G_1B-G_3B)으로 도달할 수 있다. 제1 내지 제3 타임 딜레이에 기초하여, 제1 내지 제3 클록 신호(CLK_1-CLK_3)가 각각 제1 내지 제3 메모리 그룹(G_1B-G_3B)에 도달하는 타이밍이 결정될 수 있다.
제1 내지 제3 클록 신호(CLK_1-CLK_3)가 각각 버퍼 칩(100)으로부터 제1 내지 제 3 메모리 그룹(G_1B-G_3B)까지 이동하는 거리는 제1 내지 제3 타임 딜레이에 기초하여 결정될 수 있다. 버퍼 칩(100)은, 제1 내지 제3 타임 딜레이 및 제1 내지 제3 클록 신호(CLK_1-CLK_3)가 각각 버퍼 칩(100)으로부터 제1 내지 제 3 메모리 그룹(G_1B-G_3B)까지 이동하는 거리를 기초로 제1 내지 제3 클록 신호(CLK_1-CLK_3)를 출력하는 타이밍을 조절할 수 있다.
제4 내지 제6 메모리 그룹(G_4B-G_6B), 제2 제어 신호 라인(C/AL_2B) 및 제4 내지 제6 클록 신호 라인(CLKL_4B-CLKL_6B)에도 제1 내지 제3 메모리 그룹(G_1B-G_3B), 제1 제어 신호 라인(C/AL_1B) 및 제1 내지 제3 클록 신호 라인(CLKL_1B-CLKL_3B)에 대한 설명이 동일하게 적용될 수 있다.
도 7은 본 개시의 일 실시예에 따른 메모리 모듈을 나타낸 단면도로서, 도 6의 제1 클록 신호 라인(CLKL_1B)을 따라 절단한 단면도이다. 도 7에서 도 5에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 6 및 도 7을 참조하면, 메모리 모듈(1000B)의 인쇄 회로 기판(10)은 복수의 층들을 포함할 수 있고, 제1 내지 제3 메모리 그룹(G_1B-G_3B)에 포함된 복수의 메모리 칩들은 최상층인 제1 층(11) 상에 장착되거나 최하층인 제4 층(14) 상에 장착될 수 있다. 제1 내지 제3 메모리 그룹(G_1B-G_3B)에 포함된 일부의 메모리 칩들(C_1B-C_5B)은 제1 층(11) 상에 장착되고, 다른 일부의 메모리 칩들(C_1B'-C_5B')은 제4 층(14) 상에 장착될 수 있다. 제1 메모리 그룹(G_1B)은 복수의 메모리 칩들(C_1B, C_2B, C_1B', C_2B')을 포함하고, 제2 메모리 그룹(G_2B)은 복수의 메모리 칩들(C_3B, C_4B, C_3B', C_4B')을 포함하고, 제3 메모리 그룹(G_3B)은 복수의 메모리 칩들(C_5B, C_5B')을 포함할 수 있다.
제1 클록 신호 라인(CLKL_1B)은 버퍼 칩(100)에서 출력되는 제1 클록 신호(CLK_1)를 제1 메모리 그룹(G_1B)의 복수의 메모리 칩들(C_1B, C_2B, C_1B', C_2B')로 전달할 수 있다. 제1 클록 신호 라인(CLKL_1B)은 도 5의 제2 클록 신호 라인(CLKL_2A)과 같이 인쇄 회로 기판(10)의 동일 층에 수평적으로 형성되는 수평 패턴 및 적어도 하나의 층을 관통하도록 형성되는 비아 구조를 포함할 수 있다. 제1 클록 신호 라인(CLKL_1B)은 제1 메모리 그룹(G_1B)로 전송되는 제1 제어 신호(C/A_1)의 제1 타임 딜레이에 따라 길이가 다르게 형성될 수 있다.
제1 클록 신호 라인(CLKL_1B)은 분기점(NVB)을 기준으로, 분기되어 각각 제1 메모리 그룹(G_1B)의 복수의 메모리 칩들(C_1B, C_2B, C_1B', C_2B')과 연결될 수 있다. 상기 분기점(NVB)으로부터 메모리 칩(C_1B)까지의 제1 클록 신호 라인(CLKL_1B)의 길이, 상기 분기점(NVB)으로부터 메모리 칩(C_2B)까지의 제1 클록 신호 라인(CLKL_1B)의 길이, 상기 분기점(NVB)으로부터 메모리 칩(C_1B')까지의 제1 클록 신호 라인(CLKL_1B)의 길이 및 상기 분기점(NVB)으로부터 메모리 칩(C_2B')까지의 제1 클록 신호 라인(CLKL_1B)의 길이는 모두 b 값으로 실질적으로 동일할 수 있다. 따라서, 제1 메모리 그룹(G_1B)의 복수의 메모리 칩들(C_1B, C_2B, C_1B', C_2B')은 상기 버퍼 칩(100)으로부터 전송되는 제1 클록 신호(CLK_1)를 실질적으로 동일한 시간에 수신할 수 있다.
본 개시의 일 실시예에 따른 메모리 모듈(1000B)에서 동일한 그룹에 포함된 복수의 메모리 칩들은 동일한 클록 신호를 수신하도록 제어할 수 있다. 예를 들어, 제어 신호가 버퍼 칩(100)으로부터 메모리 칩까지 이동하는데 걸리는 시간에 의해 발생되는 타임 딜레이가 서로 동일한 메모리 칩들이 하나의 그룹을 구성할 수 있다. 그룹별로 클록 신호 라인을 형성하므로, 클록 신호 라인의 라우팅이 용이해질 수 있다. 복수의 메모리 칩들을 하나의 그룹으로 관리하여 클록 신호를 전송하는 경우에는, 하나의 클록 신호 라인에 연결되는 메모리 칩의 수는 그룹에 포함된 메모리 칩의 수로 한정될 수 있다. 따라서, 도 8을 참조하여 후술되는 바와 같이, 하나의 클록 신호 라인에 연결된 메모리 칩의 수의 증가로 인하여 클록 신호 라인의 부하의 크기가 증가하는 것이 방지될 수 있고, 이에 따라 클록 신호의 무결성이 보장될 수 있다.
도 7은 제1 클록 신호 라인(CLKL_1B)에 대해서만 도시하였으나, 제2 내지 제6 클록 신호 라인(CLKL_2B-CLKL_6B) 또한, 제1 클록 신호 라인(CLKL_1B)과 유사하게 형성될 수 있는 점은 이해될 것이다.
도 8은 본 개시의 일 실시예에 따른 메모리 모듈에서 클록 신호 특성을 설명하기 위한 그래프를 나타낸다. 구체적으로, 도 8의 그래프는 클록 신호의 주파수 변화에 따른 전압 변화를 나타낸다.
도 4 및 도 8을 참조하면, 도 8의 실시예는 도 4의 메모리 모듈(1000A)을 의미한다. 비교예는 도 3에 도시된 본 개시의 일 실시예에 따른 메모리 모듈(1000A)과 비교하여, 복수의 메모리 칩들을 그룹으로 분류하지 않고, 제어 신호 라인과 동일하게 제1 열에 포함되는 복수의 메모리 칩들을 하나의 클록 신호 라인으로 연결하고, 제2 열에 포함되는 복수의 메모리 칩들을 또 다른 하나의 클록 신호 라인으로 연결한 메모리 모듈의 경우를 의미한다.
비교예와 실시예 모두 클록 신호의 주파수가 증가할수록 버퍼 칩(100)으로부터 복수의 메모리 칩들에 전송되는 신호의 크기(voltage)는 감소하나, 특히 실시예와 비교할 때, 비교예는 주파수가 증가할수록 급격히 신호의 크기가 감소함을 알 수 있다. 메모리 모듈이 고속으로 작동하기 위해서는 고주파수의 신호를 전송 해야 하므로, 비교예의 경우에는 고속 동작에서 클록 신호의 전송의 무결성이 보장되지 못함을 알 수 있다. 반면 실시예의 경우에는 고주파수의 클록 신호도 일정한 크기를 유지한 상태로 전송이 가능하므로, 고속 동작에서도 실시예의 메모리 모듈을 사용할 수 있다.
비교예의 경우에는 하나의 클록 신호 라인에 5개의 메모리 칩들이 연결된다. 각각의 메모리 칩들은 클록 신호 라인의 부하로서 작용하게 되므로, 하나의 클록 신호 라인에 다수의 메모리 칩들이 연결될수록 클록 신호의 전송이 어려울 수 있다. 반면, 실시예의 경우에는 하나의 클록 신호 라인에 4개의 메모리 칩들이 연결되므로, 비교예와 비교할 때, 상대적으로 적은 부하 효과가 발생하므로 클록 신호의 무결성이 보장될 수 있다. 이는 도 2a 및 도 6의 메모리 모듈(1000, 1000B)에도 적용될 수 있다.
따라서, 본 개시의 일 실시예에 따른 메모리 모듈들(1000, 1000A, 1000B)은 복수의 메모리 칩들을 하나의 그룹으로 분류함으로써, 클록 신호 라인의 라우팅이 용이해지고, 클록 신호의 무결성이 보장될 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 모듈을 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100), 램(5200), 유저 인터페이스(5300)와 불휘발성 메모리(5400)를 포함하며, 이들 구성 요소는 각각 버스(5500)에 전기적으로 연결 되어, 서로 통신할 수 있다.
컴퓨팅 시스템(5000)에는 본 개시의 메모리 모듈이 램(5200)으로 장착될 수 있다. 램(5200)으로 장착되는 메모리 모듈은 앞서 설명되었던 실시예들인 도 2a, 도 4 및 도 6의 메모리 모듈(1000, 1000A, 1000B) 중 어느 하나가 적용될 수 있다. 즉, 램(5200)에 구비되는 전술한 실시예와 같이 메모리 모듈은, 2이상의 메모리 칩들을 포함하는 메모리 그룹을 포함할 수 있고, 동일한 메모리 그룹에 포함된 복수의 메모리 칩들이 동일한 타이밍에 신호를 수신하도록, 복수의 메모리 칩들 및 신호 라인들이 배치될 수 있다.
중앙 처리 장치(5100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 중앙 처리 장치(5100)는 버스(5500)를 통하여 사용자 인터페이스(5300) 및 불휘발성 메모리(5400)와 통신을 수행할 수 있다.
사용자 인터페이스(5300)는, 사용자로부터 입력 신호를 수신하기 위하여 키보드, 키패드, 마우스 등과 같은 입력 수단을 포함할 수 있고, 사용자에게 출력 신호를 제공하기 위하여 프린터, 디스플레이 장치 등과 같은 출력 수단을 포함할 수 있다.
불휘발성 메모리(540)는, 예컨대 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 불휘발성 반도체 메모리 장치를 포함할 수도 있고, 자기 디스크 등을 포함할 수도 있다.
컴퓨팅 시스템(5000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(5000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
1000, 1000A, 1000B: 메모리 모듈 2000: 반도체 메모리 시스템 2100: 소켓
2200: 메모리 컨트롤러 2300: 프로세싱 유닛 2400: 기판 100:버퍼 칩

Claims (10)

  1. 각각 복수의 메모리 칩들을 포함하는 제1 메모리 그룹 및 제2 메모리 그룹;
    제어 신호, 제1 클록 신호 및 제2 클록 신호를 출력하는 버퍼 칩;
    상기 버퍼 칩, 상기 제1 메모리 그룹 및 상기 제2 메모리 그룹에 연결된 제어 신호 라인; 및
    상기 제1 클록 신호 및 제2 클록 신호가 상기 버퍼 칩으로부터 상기 제1 메모리 그룹 및 상기 제2 메모리 그룹으로 각각 이동하는 제1 클록 신호 라인 및 제2 클록 신호 라인; 을 포함하고,
    상기 제1 클록 신호 라인을 통해서, 상기 제1 클록 신호가 상기 버퍼 칩으로부터 상기 제1 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 제1 거리로서 동일하고,
    상기 제2 클록 신호 라인을 통해서, 상기 제2 클록 신호가 상기 버퍼 칩으로부터 상기 제2 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 제2 거리로서 서로 동일한 것을 특징으로 하는 메모리 모듈.
  2. 제1 항에 있어서,
    상기 제어 신호는 커맨드/어드레스 신호를 포함하고,
    상기 커맨드/어드레스 신호는 상기 제어 신호 라인을 통해서 상기 제1 메모리 그룹 및 상기 제2 메모리 그룹으로 전송되는 것을 특징으로 하는 메모리 모듈.
  3. 제2 항에 있어서,
    상기 커맨드/어드레스 신호는 상기 버퍼 칩으로부터, 제1 타임 딜레이 후 상기 제1 메모리 그룹에 도달하고, 제2 타임 딜레이 후 상기 제2 메모리 그룹에 도달하는 것을 특징으로 하는 메모리 모듈.
  4. 제3 항에 있어서,
    상기 제1 거리 및 상기 제2 거리는, 각각 상기 제1 타임 딜레이 및 상기 제2 타임 딜레이에 기초하여 결정되는 것을 특징으로 하는 메모리 모듈.
  5. 제3 항에 있어서,
    상기 버퍼 칩은, 상기 제1 타임 딜레이, 상기 제2 타임 딜레이, 상기 제1 거리 및 상기 제2 거리를 기초로 상기 제1 및 제2 클록 신호를 출력하는 타이밍을 조절하는 것을 특징으로 하는 메모리 모듈.
  6. 제1 항에 있어서,
    상기 제1 메모리 그룹, 상기 제2 메모리 그룹 및 상기 버퍼 칩은 복수의 레이어로 형성된 인쇄 회로 기판에 배치되고,
    상기 제1 메모리 그룹 및 상기 제2 메모리 그룹의 각각에 포함된 복수의 메모리 칩들은 상기 인쇄 회로 기판의 제1 면 및 상기 제1 면의 반대 면인 제2 면에 배치되고, 상기 제1 면에 배치된 메모리 칩과 상기 제2 면에 배치된 메모리 칩은 적어도 하나의 비아 구조를 통해 연결되는 것을 특징으로 하는 메모리 모듈.
  7. 각각 복수의 메모리 칩들을 포함하는 제1 메모리 그룹 및 제2 메모리 그룹;
    제어 신호, 제1 클록 신호 및 제2 클록 신호를 출력하는 버퍼 칩;
    상기 버퍼 칩, 상기 제1 메모리 그룹 및 상기 제2 메모리 그룹에 연결되고, 상기 버퍼 칩으로부터 상기 제1 및 상기 제2 메모리 그룹으로 상기 제어 신호를 전달하는 제1 제어 신호 라인;
    상기 제1 메모리 그룹의 복수의 메모리 칩들로 제1 클록 신호를 전달하는 제1 클록 신호 라인; 및
    상기 제2 메모리 그룹의 복수의 메모리 칩들로 제2 클록 신호를 전달하는 제2 클록 신호 라인을 포함하고,
    상기 제1 메모리 그룹 및 상기 제2 메모리 그룹은 상기 버퍼 칩으로부터의 거리가 서로 상이한 것을 특징으로 하는 메모리 모듈.
  8. 제7 항에 있어서,
    각각 복수의 메모리 칩들을 포함하는 제3 메모리 그룹 및 제4 메모리 그룹; 및
    상기 버퍼 칩, 상기 제3 메모리 그룹 및 상기 제4 메모리 그룹에 연결되는 제2 제어 신호 라인;
    상기 제3 메모리 그룹의 복수의 메모리 칩들로 제3 클록 신호를 전달하는 제3 클록 신호 라인; 및
    상기 제4 메모리 그룹의 복수의 메모리 칩들로 제4 클록 신호를 전달하는 제4 클록 신호 라인; 을 더 포함하고,
    상기 버퍼 칩은 상기 제3 클록 신호 및 상기 제4 클록 신호를 출력하는 것을 특징으로 하는 메모리 모듈.
  9. 제7 항에 있어서,
    상기 제어 신호는 커맨드/어드레스 신호를 포함하고, 상기 커맨드/어드레스 신호는 상기 제1 제어 신호 라인을 통해서 상기 제1 및 상기 제2 메모리 그룹으로 전송되며,
    상기 제어 신호가 상기 제1 제어 신호 라인을 통해서 상기 버퍼 칩으로부터 상기 제1 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 제1 거리로서 서로 동일하고,
    상기 제어 신호가 상기 제1 제어 신호 라인을 통해서 상기 버퍼 칩으로부터 상기 제2 메모리 그룹의 복수의 메모리 칩들까지 이동하는 거리는 제2 거리로서 서로 동일한 것을 특징으로 하는 메모리 모듈.
  10. 제7 항에 있어서,
    상기 제1 메모리 그룹 및 상기 제2 메모리 그룹은 각각 동일한 수의 복수의 메모리 칩들을 포함하는 것을 특징으로 하는 메모리 모듈.
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