TWI538101B - 三維記憶體之互連 - Google Patents

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TWI538101B TW103105923A TW103105923A TWI538101B TW I538101 B TWI538101 B TW I538101B TW 103105923 A TW103105923 A TW 103105923A TW 103105923 A TW103105923 A TW 103105923A TW I538101 B TWI538101 B TW I538101B
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Description

三維記憶體之互連
本發明大體上係關於半導體記憶體裝置及其形成方法，且更特定言之，本發明係關於用於三維(3D)記憶體之互連之裝置及方法。
記憶體器件通常用作電腦或其他電子器件中之內部半導體積體電路。存在諸多不同類型之記憶體，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻記憶體(例如RRAM)及快閃記憶體等等。
記憶體器件用作為廣泛範圍之電子應用之揮發性資料儲存器及非揮發性資料儲存器。快閃記憶體通常使用容許高記憶密度、高可靠性及低功耗之一單電晶體記憶體胞。可在(例如)個人電腦、可攜式記憶棒、固態碟機(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)、電影播放器及其他電子器件中使用非揮發性記憶體。
記憶體器件可包括可配置成各種二維或三維組態之記憶體胞之記憶體陣列。耦合至一記憶體陣列之關聯電路可配置成(例如)一實質上平面組態且可經由互連耦合至記憶體胞。歸因於電容性耦合及其他問題，3D反及中之擴增會成問題。
101‧‧‧材料對
105‧‧‧導電線
106‧‧‧材料堆疊
107‧‧‧導電線之方向
109‧‧‧互連之方向
111‧‧‧階梯結構
112‧‧‧垂直互連
114‧‧‧互連
200‧‧‧三維(3D)記憶體陣列
202‧‧‧資料線
203‧‧‧記憶體胞
204‧‧‧源極線
205‧‧‧存取線/導電線
206‧‧‧材料堆疊
208‧‧‧第一選擇閘極線
210‧‧‧第二選擇閘極線
212‧‧‧垂直互連
214‧‧‧互連
301‧‧‧材料對
305‧‧‧導電線
306‧‧‧材料堆疊/記憶體陣列
311‧‧‧階梯結構
326‧‧‧頂面
327‧‧‧寬寬度部分
332‧‧‧窄寬度部分
334‧‧‧區域
336‧‧‧遞升互連
338‧‧‧頂部平面互連
340‧‧‧遞降互連
342‧‧‧底部平面互連
344‧‧‧底部平面互連
420‧‧‧三維(3D)記憶體陣列
422‧‧‧資料線
423‧‧‧記憶體胞/記憶體器件
424‧‧‧階梯結構
425‧‧‧存取線/導電線
426‧‧‧材料堆疊
427‧‧‧寬寬度部分
428‧‧‧第一選擇閘極線
430‧‧‧第二選擇閘極線
432‧‧‧窄寬度部分
434‧‧‧區域
436‧‧‧遞升導體/遞升互連
438‧‧‧頂部平面互連
440‧‧‧遞降互連
558‧‧‧調節器
559‧‧‧串驅動器
560‧‧‧等化啟用(Eq_en)信號
561‧‧‧調節器啟用(Reg_en)信號
562‧‧‧第一記憶體陣列/等化電晶體
563‧‧‧第二記憶體陣列
564‧‧‧區塊選擇控制線Blksel(n)
565‧‧‧區塊選擇控制線Blksel(n+1)
566‧‧‧全域控制線
670‧‧‧時間段
672‧‧‧時間段
673‧‧‧時間段
676‧‧‧調節器啟用(Reg_en)信號
720‧‧‧三維(3D)記憶體陣列
780‧‧‧計算系統
782‧‧‧主機
784‧‧‧記憶體系統
786‧‧‧通信通道
788‧‧‧主機介面
790‧‧‧控制器
792‧‧‧記憶體器件
BL‧‧‧資料線
GSGD‧‧‧全域控制線
GSGS‧‧‧全域控制線
GWL0‧‧‧全域控制線
GWL1‧‧‧全域控制線
GWL2‧‧‧全域控制線
GWL3‧‧‧全域控制線
NWL‧‧‧階梯數目
PMO‧‧‧節距
PWO‧‧‧節距
SGD‧‧‧汲極選擇閘極
SGS‧‧‧源極選擇閘極
SRC‧‧‧源極線
WBLK‧‧‧材料堆疊之寬度
W1‧‧‧寬度
W2‧‧‧寬度
WL0‧‧‧存取線
WL1‧‧‧存取線
WL2‧‧‧存取線
WL3‧‧‧存取線
圖1A至圖1C係繪示來自一3D記憶體陣列之先前技術之互連之方 塊圖。
圖2係一先前技術之3D記憶體陣列之一部分之一透視圖。
圖3A至圖3D係繪示根據本發明之諸多實施例之來自一3D記憶體陣列之互連之方塊圖。
圖4係根據本發明之諸多實施例之具有互連之一3D記憶體陣列之一部分之一透視圖。
圖5係繪示根據本發明之諸多實施例之用於3D記憶體陣列之互連之一示意圖。
圖6係繪示與根據本發明之諸多實施例所操作之一3D記憶體器件之互連關聯之操作信號之一時序圖。
圖7係根據本發明之諸多實施例之呈包含至少一3D記憶體陣列之一計算系統之形式之一裝置之一方塊圖。
本發明提供用於三維(3D)記憶體之互連之裝置及方法。一實例性裝置可包含一材料堆疊，其包含複數個材料對，各材料對包含形成於一絕緣材料上之一導電線。該材料堆疊具有形成於沿一第一方向延伸之一邊緣處之一階梯結構。各階梯包含該等材料對之一者。一第一互連耦合至一階梯之該導電線，該第一互連沿實質上垂直於該階梯之一第一表面之一第二方向延伸。
在本發明之以下詳細描述中，參考形成本發明之一部分之附圖，且在附圖中藉由繪示而展示可如何實踐本發明之一項或多項實施例。此等實施例經足夠詳細地描述以使一般技術者能夠實踐本發明之該等實施例，且應瞭解，可利用其他實施例且可在不脫離本發明之範疇之情況下作出程序、電及/或結構改變。
本文中之圖遵循一編號規約，其中首位或前幾位數字對應於圖式編號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字 而識別不同圖之間之類似元件或組件。應瞭解，本文中之各種實施例中所展示之元件可經添加、經互換及/或經消除以便提供本發明之諸多額外實施例。此外，圖中所提供之元件之比例及相對尺度意欲繪示本發明之各種實施例且不用於意指限制。
如本文中所使用，術語「實質上」意欲特性無需為絕對的，而是足夠接近以便達成特性之優點。例如，「實質上平行」並不限於絕對平行，且可包含意欲為平行的但歸因於製造限制而無法完全平行之定向。例如，「實質上平行」特徵至少比一垂直定向更接近於一平行定向，且大體上形成為偏離平行數度。類似地，「實質上垂直」並不限於絕對垂直，且可包含意欲為垂直的但歸因於製造限制而無法完全垂直之定向。例如，「實質上垂直」特徵至少比一平行定向更接近於一垂直定向，例如偏離垂直數度。
僅為便於使各種特徵之命名彼此區分，可在本文中及/或申請專利範圍中使用術語「第一」、「第二」、「第三」及「第四」。此等術語之使用未必隱含：材料具有不同組合物，而是有時用於區別不同標高處、不同時間或以不同方式所形成之材料，即使其等具有相同組合物。此等術語之使用並非意欲傳達包含(但不限於)一形成順序之特徵之一特定排序。
3D反及記憶體可使用一階梯結構以使一導電線堆疊中之各自導電線各可接達至垂直於該等導電線所定向之互連。然而，隨著導電線堆疊中之導電線之數量增加，至互連之過渡會變為更具挑戰性，此係因為待在導電線堆疊之一寬度內完成之互連之數量亦增加。因此，3D反及記憶體之擴增藉此會受限制。將導電線及/或互連配置成彼此更緊密接近亦增加電容性耦合，此亦會限制3D反及記憶體之擴增。因而，可由用於本發明之3D記憶體之互連之裝置及方法改良3D反及記憶體之擴增。
圖1A至圖1C係繪示來自一3D記憶體陣列之先前技術之互連之方塊圖。例如，圖1A係一材料堆疊106之一側視圖(在一X-Z平面中)，圖1B係材料堆疊106之一俯視圖(在一X-Y平面中)，且圖1C係材料堆疊106之一端視圖(在一Y-Z平面中)。由圖1A中之剖切線BB展示由圖1B提供之視圖，且由圖1A中之剖切線CC展示由圖1C提供之視圖。
圖1A展示材料堆疊106之一橫截面側視圖。材料堆疊106包含複數個材料對101，各材料對101包含形成於一絕緣材料上之一導電線105。該絕緣材料未在圖1A中明確地展示，但位於各導電線105下方，諸如(例如)位於圖1A中所展示之導電線之間之間隙中。材料堆疊106具有形成於一邊緣處之一階梯結構111。導電線105之方向107在圖1A中展示為對應於一導電線105之最長尺寸之方向。
一垂直互連112(例如一通孔)耦合至一階梯之導電線105。垂直互連112沿實質上垂直於一階梯之導電線105之頂面之方向延伸。在此實例中，105之頂面位於一X-Y平面中，且垂直互連112係沿Z方向。一互連114耦合至垂直互連112。互連114可為一導電材料，諸如(例如)一金屬。互連114之方向109係對應於互連114之最長尺寸之方向。如圖1A中所展示，互連114之方向109係沿與導電線105之方向107相同之方向，例如，在此實例中為X方向。在平行於其中定向一導電線105之平面之一平面(例如，在此實例中為X-Y平面)中定向互連114。
圖1B展示材料堆疊106之一俯視圖。材料堆疊106之一寬度在圖1B中被指示為WBLK。階梯結構111包含圖1B中指示為NWL之數個階梯。圖1A至圖1C中所展示之階梯結構111包含4個階梯。互連114之間之節距在圖1B中被指示為PMO，其限於小於(例如)WBLK/NWL。NWL隨著導電線105之數量增加而增加，對於一給定(例如恆定)WBLK，此引起PMO減小。圖1C係材料堆疊106之一橫截面端視圖。
圖2係一先前技術之3D記憶體陣列200之一部分之一透視圖。記 憶體陣列200可包括(例如)一反及快閃記憶體陣列。記憶體陣列200包含正交於數個導電線(諸如存取線205及/或資料線202)所定向之串聯耦合之記憶體胞203之數個垂直串。如本文中所使用，A「耦合至」B係指A及B操作地耦合在一起，諸如其中A及B(諸如)透過一直接歐姆連接或透過一間接連接而彼此電連接。
3D記憶體陣列200可包含具有複數個材料對之一材料堆疊206，各對包含形成於一絕緣材料上之一導電線205。為清楚起見，從圖2省略各種導電線之間之絕緣材料。
此外，3D記憶體陣列200可在串聯耦合之記憶體胞203之垂直串之兩端上包含第一選擇閘極線208(耦合至第一選擇閘極)及第二選擇閘極線210(耦合至第二選擇閘極)。一第一選擇閘極線208(諸如一汲極選擇閘極(SGD)線)可配置於串聯耦合之記憶體胞203之數個垂直串之一第一端處，且一第二選擇閘極線210(諸如一源極選擇閘極(SGS)線)可配置於串聯耦合之記憶體胞203之該等垂直串之一第二端(例如相對端)處。3D記憶體陣列200亦可包含一個或多個源極線204。
材料堆疊206及視情況選擇閘極線208/210可具有形成於其等之邊緣處之一階梯結構111。一垂直互連212(例如一通孔)耦合至一階梯之導電線205或選擇閘極線208/210。垂直互連212沿實質上垂直於該階梯之頂面之方向延伸。一互連214耦合至垂直互連212。互連214可相較於圖2中所展示之情況進一步延伸。
圖3A至圖3D係繪示根據本發明之諸多實施例之來自一3D記憶體陣列之互連之方塊圖。例如，圖3A係一材料堆疊306之一側視圖(在一X-Z平面中)，圖3B係材料堆疊306之一俯視圖(在一X-Y平面中)，且圖3D係材料堆疊306之一端視圖(在一Y-Z平面中)。圖3C係材料堆疊306下方之一俯視圖(在一X-Y平面中)。由圖3A中之剖切線BB展示由圖3B提供之視圖，由圖3A中之剖切線CC展示由圖3C提供之視圖，且由圖 3A中之剖切線DD展示由圖3D提供之視圖。
圖3A展示材料堆疊306之一橫截面側視圖。材料堆疊306可包含複數個材料對301，各材料對301包含形成於一絕緣材料上之一導電線305。該絕緣材料未在圖3A中明確地展示，但可位於各導電線305下方，諸如(例如)位於圖3A中所展示之導電線之間之間隙中。導電線305可經形成以具有一寬寬度部分327及一窄寬度部分332，如相對於圖3B進一步所展示及所討論。
材料堆疊306可具有形成於至少一邊緣上之一階梯結構311。各階梯包含材料對之一者，其經配置使得其導電線305可接達至一互連。圖3A中所展示之導電線305之方向相同於針對圖1A中所展示之導電線105所指示之方向(例如X方向)。
遞升(例如垂直)互連336(例如一通孔)可耦合至各自階梯之導電線305。遞升互連336可沿實質上垂直於一階梯之導電線305之一頂面326之方向延伸。因為遞升互連336位於對應遞降互連340(稍後討論)後方，所以其等在圖3A中不可見。
一頂部平面互連338可耦合至遞升互連336。頂部平面互連338無需路由於記憶體陣列306之頂部上。如此處所使用，術語「頂部」僅意欲區別平行於其中形成一導電線305之一平面之一平面中所路由之互連，例如區別位於導電線305上方之一平行平面中之互連與位於導電線305下方之一平行平面中之互連。
頂部平面互連338可形成於實質上平行於其內形成導電線305之平面之一平面(例如X-Y平面)中。然而，可(例如)沿垂直於導電線305及遞升互連336之各者之一方向形成頂部平面互連338，其中方向係沿著各自導電線305、遞升互連336及頂部平面互連338之最長尺寸。例如，頂部平面互連338具有進入/離開圖3A中之頁之一方向(例如Y方向)，該方向垂直於(例如)沿一X方向延伸之導電線305且垂直於(例如) 沿一Z方向延伸之遞升互連336。根據各種實例，頂部平面互連338形成為沿不同於導電線305之方向之一方向。
遞降互連340可耦合至頂部平面互連338，如圖3A中所展示。遞降互連340可延伸至材料堆疊306中之底部材料對301下方。根據諸多實施例，遞降互連340可沿與遞升互連336相同之一方向延伸，例如沿一Z方向延伸。
遞降互連340可相較於圖3A中所展示之情況在材料堆疊306下方進一步延伸。導電材料、遞升互連336、頂部平面互連338及/或遞降互連340可由(例如)金屬或多晶矽或其他摻雜或未摻雜材料形成。絕緣材料可由(例如)氧化物及/或其他介電材料形成。
圖3B展示材料堆疊306之一俯視圖。如上文所提及，導電線305可經形成以具有一寬寬度部分327(如由寬度W1所指示)及一窄寬度部分332(如由寬度W2所指示)，其中W1>W2。材料堆疊306之寬度在圖3B中指示為WBLK，其可為與W1相同之寬度。雖然圖3B展示(例如)沿著一相同邊緣形成於寬寬度部分327之一側處之窄寬度部分332，但本發明之實施例並不限於此等組態，且窄寬度部分332可沿著寬度WBLK形成於材料堆疊306之其他位置處。
階梯結構311可形成於窄寬度部分332之至少一邊緣上，且遞升互連336可在窄寬度部分332內之階梯結構311之階梯之頂面處耦合至導電線305。階梯結構311可包含形成於窄寬度部分332中之數個階梯，如圖3B中之NWL所指示。圖3A、圖3B及圖3D中所展示之階梯結構311包含4個階梯。然而，本發明之實施例並不限於特定數量個階梯。可藉由使階梯結構遠離導電線305之寬寬度部分327向外進一步延伸而容納額外階梯。
頂部平面互連338之間之節距在圖3B中指示為PMO。然而，與圖1B中所展示之先前技術之結構不同，且因為可藉由使窄寬度部分332 (例如)沿一X方向遠離導電線305之寬寬度部分327向外進一步延伸而在階梯結構311中容納更大數目個階梯，所以對於本發明之實施例，頂部平面互連338之間之節距並不受WBLK或NWL約束。
根據諸多實施例，遞降互連340可位於一區域334內。區域334可相鄰於寬寬度部分327及窄寬度部分332之各者。區域334可具有等於W1-W2之一寬度，且可具有等於窄寬度部分332從寬寬度部分327延伸之距離之一長度。例如，區域334可佔據材料堆疊306之一部分經移除以形成(例如)窄寬度部分332時所留下之一佔據面積。根據一些實施例，遞降互連可經彼此偏移以便沿數個方向(例如2個方向)維持其等之間之一最小節距。
圖3C係材料堆疊306下方之一標高之一橫截面俯視圖。底部平面互連342及344可耦合至各自遞降互連340。底部平面互連342可沿一方向(例如沿一負X方向)從遞降互連340延伸，且底部平面互連344可沿另一(例如不同)方向(例如沿一正X方向)從遞降互連340延伸。根據諸多實施例，底部平面互連342及344垂直於遞降互連340及頂部平面互連338之各者延伸。根據諸多實施例，底部平面互連342及344沿著與導電線305相同之一方向(例如沿著一X方向)延伸。
例如，底部平面互連344可沿一方向(例如一正X方向)從遞降互連340延伸，該方向與底部平面互連342從遞降互連340所延伸之方向(例如一負X方向)相反，如圖3C中所展示。底部平面互連342及344可從遞降互連340延伸以便平行於導電線305。然而，底部平面互連342及344所延伸之位置及/或方向並不限於圖3C中所展示之位置及/或方向。即，底部平面互連342及344可(例如)在一X-Y平面中沿各種徑向方向從遞降互連340個別地延伸，及/或可包含額外標高及/或路線變化。
如圖3C中所展示，底部平面互連342及344可(例如)在X-Y平面中 沿不同(例如相反)方向延伸。以此方式，可使節距PWO放寬一半，例如NWL/2。例如，可沿一方向放置一串驅動器(例如線驅動器)之一部分(例如一半)且可沿一不同方向放置另一部分(例如一半)，其中該兩個方向分別對應於底部平面互連342及344之路由方向。
圖3D係材料堆疊306之一橫截面端視圖，且展示沿實質上垂直於導電線305之一平面(例如一X-Y平面)之方向(例如沿一Z方向)從一階梯之導電線305延伸之遞升互連336。例如，遞升互連336可從位於一階梯之一頂面處之一導電線305延伸。圖3D進一步展示耦合於遞升互連336與遞降互連340之間之頂部平面互連338，其中遞降互連340位於材料堆疊306之寬度內。圖3D亦展示在材料堆疊306下方向下延伸之遞降互連340。圖3D中未展示底部平面互連342及344。
圖4係根據本發明之諸多實施例之具有互連之一3D記憶體陣列420之一部分之一透視圖。記憶體陣列420可包括(例如)一3D反及快閃記憶體陣列。記憶體陣列420包含正交於數個導電線(諸如存取線425及/或資料線422)所定向之串聯耦合之記憶體胞423之數個垂直串。3D記憶體陣列420可包含具有複數個材料對之一材料堆疊426，各對包含形成於一絕緣材料上之一導電線425。為清楚起見，從圖4省略各種導電線之間之絕緣材料。
此外，3D記憶體陣列420可在串聯耦合之記憶體胞423之垂直串之兩端上包含第一選擇閘極線428(耦合至第一選擇閘極)及第二選擇閘極線430(耦合至第二選擇閘極)。一第一選擇閘極線428(諸如一汲極選擇閘極(SGD)線)可配置於串聯耦合之記憶體胞423之數個垂直串之一第一端處，且一第二選擇閘極線430(諸如一源極選擇閘極(SGS)線)可配置於串聯耦合之記憶體胞423之該等垂直串之一第二端(例如相對端)處。
材料堆疊426可具有形成於其等之邊緣處之一階梯結構424。階 梯結構424可經形成以亦包含其他導電材料，諸如第一選擇閘極線428、第二選擇閘極線430及/或其他導電結構。形成階梯結構之各種組件之數量及配置並不限於圖4中所展示之數量及配置。
可在一第一平面中(例如在一X-Y平面中)定向沿一第一方向(例如沿一Y方向)延伸之複數個資料線422(例如位元線)。可正交於該第一平面(例如沿一Z方向)定向串聯耦合之記憶體胞423之垂直串。可在實質上平行於該第一平面所定向之平面中(例如在X-Y平面中)沿第二方向(例如沿一X方向)定向複數個存取線425(例如字線)。可垂直於(例如)複數個資料線422而定向複數個存取線425。可由沿該第一方向之串聯耦合之記憶體胞423之數個垂直串共用資料線422，且可由沿該第二方向之串聯耦合之記憶體胞423之數個垂直串共用存取線425。3D記憶體陣列420可包含數個源極線204(圖4中未展示)。
選擇閘極線428及430可操作以選擇一資料線422與一源極線之間之串聯耦合之記憶體胞423之一特定垂直串。因而，串聯耦合之記憶體器件423之垂直串可位於資料線422與源極線之交叉點處。
存取線425可耦合至一特定層級處之記憶體胞之控制閘極(且在一些案例中，從該等控制閘極耦合存取線425)且可用於選擇一垂直串內之串聯耦合之記憶體胞423之一特定者。以此方式，一特定記憶體胞423可經由操作第一選擇閘極線428、第二選擇閘極線430及一存取線425而被選擇且電耦合至一資料線422。存取線425可經組態以選擇串聯耦合之記憶體胞423之垂直串之一者或多者內之一特定位置處之一記憶體胞423。
如圖4中所展示，材料堆疊426可經形成以具有一寬寬度部分427及一窄寬度部分432。可藉由移除最初形成於區域434中之材料堆疊426之一部分而形成窄寬度部分432。可在階梯結構424形成之前或階梯結構424形成之後移除最初形成於區域434中之材料堆疊426之該部 分。即，可最初形成包含區域434內之該部分之材料堆疊，且可沿著比窄寬度部分432大之材料堆疊之一邊緣之至少一部分形成一階梯結構。例如，最初可跨材料堆疊之整個寬度WBLK形成一階梯結構，其中移除最初形成於區域434中之材料堆疊之部分(其包含形成於其內之該階梯結構之一部分)。替代地，可藉由不在區域434中形成材料堆疊426之部分或藉由一些其他(若干)程序而形成窄寬度部分432。
平面存取線425及視情況選擇閘極線(例如428及/或430)及其他材料可經組態以在窄寬度部分432之一邊緣處形成一3D階梯結構424以(諸如)藉由遞升(例如垂直)導體436而促進至3D階梯結構424之垂直定向耦合。即，各自平面存取線425可形成為階梯結構424之各自階梯。如本文中所使用，一階梯結構424意指一3D結構，其在沿(諸如)大體上與一組階梯關聯之一橫向方向延伸不同距離之不同標高處具有複數個階梯。
根據本發明之諸多實施例，較低標高之階梯可橫向延伸超過一緊鄰較高標高處之階梯所延伸之橫向距離，如圖4中所展示。即，較低階梯沿一橫向方向相較於上方(若干)階梯進一步延伸。本發明之實施例可包含具有一個或多個邊緣之一材料堆疊426，該等邊緣具有一階梯組態。本發明之實施例可僅包含形成為一階梯組態之一堆疊之一邊緣之一部分(例如非全部)。例如，本發明之實施例可包含：一材料堆疊之一邊緣之一第一部分可經形成以具有一階梯組態且該邊緣之一第二部分可經形成以便不具有一階梯組態。
一較低階梯可橫向地延伸超過下一較高階梯一足夠距離，使得可實現至橫向地延伸超出該下一較高階梯之該較低階梯之部分的一垂直耦合。以此方式，一遞升導體436可耦合至一特定階梯。
圖4展示耦合至遞升互連436之各自者之頂部平面互連438。頂部平面互連438可形成於實質上平行於其內形成導電線425之平面之一平 面(例如一X-Y平面)中。然而，頂部平面互連438可經形成以沿垂直於(例如)沿一X方向延伸之導電線425及(例如)沿一Z方向延伸之遞升互連436之各者之一方向(例如一Y方向)延伸，其中由各自導體之最長尺寸界定方向。根據諸多實施例，可沿平行於一相同或不同標高處之資料線422之一方向(例如一Y方向)形成頂部平面互連438。
遞降互連440可耦合至頂部平面互連438，如圖4中所展示。根據諸多實施例，遞降互連440可位於區域434內，且相反地，並非位於區域434外。遞降互連440可延伸至材料堆疊426及/或第二選擇閘極線430、及/或(若干)源極線下方。遞降互連340可相較於圖4中所展示之情況在材料堆疊306下方進一步延伸。根據本發明之諸多實施例，遞升互連436、頂部平面互連438及遞降互連440可全部由(例如)多晶矽或其他摻雜或未摻雜材料形成。為清楚起見，圖4中未展示底部平面互連。
記憶體陣列420可耦合至與操作記憶體陣列420關聯之各種電路。例如，此電路可包含一串驅動器。與操作記憶體陣列420關聯之電路可為CMOS電路，其形成於記憶體陣列420下方及/或記憶體陣列420之標高下方(若非直接在記憶體陣列420下方)之基板附近。
作為一實例，底部平面互連可從(例如)記憶體陣列420路由至一串驅動器。可(例如)經由底部平面互連在包含導電線425、選擇閘極線428/430及/或源極線之材料堆疊與該串驅動器之間實現一電耦合。
本發明之諸多實施例之優點包含：一導電材料堆疊可包含比可在一配置中依據一給定節距設計規則容納之導電及絕緣材料對多之導電及絕緣材料對，其中遞升互連436局限於該導電材料堆疊之寬度WBLK，該給定節距受數量WBLK/NWL約束。
圖5係繪示根據本發明之諸多實施例之用於3D記憶體陣列之互連之一示意圖。圖5展示第一記憶體陣列562及第二記憶體陣列563。第 一記憶體陣列562及第二記憶體陣列563之各者包含介於一資料線(BL)與源極線(SRC)之間之串聯耦合之記憶體胞之數個垂直串。串聯耦合之記憶體胞之該等垂直串由數個存取線(例如WL0、WL1、WL2、WL3)、一汲極選擇閘極(SGD)及源極選擇閘極(SGS)控制。
圖5繪示第一記憶體陣列562及第二記憶體陣列563與全域控制線566(例如GSGS、GWL0、GWL1、GWL2、GWL3及GSGD)之間之耦合。耦合至全域控制線566之第一記憶體陣列562及第二記憶體陣列563之特定者取決於由區塊選擇控制線控制之選擇電晶體之操作，例如，Blksel(n)564可經判定將第一記憶體陣列562耦合至全域控制線566，且Blksel(n+1)565可經判定以將第二記憶體陣列563耦合至全域控制線566。各記憶體陣列具有可選擇性耦合至全域控制線566之區域控制線，例如存取線、選擇閘極線。
選擇電晶體可位於記憶體陣列(例如562及/或563)底下(諸如位於記憶體陣列下方，但在記憶體陣列之一佔據面積內)，或可位於一定標高處(例如位於記憶體陣列下方，但在記憶體陣列之一佔據面積外)，或兩者之一組合，例如，一些選擇電晶體可位於記憶體陣列底下之記憶體陣列之一佔據面積內且其他選擇電晶體可位於一相同或不同標高處之記憶體陣列之一佔據面積外。可形成用於一3D記憶體陣列(例如相對於圖3A及圖3B所描述)之區域控制線(例如存取線、選擇閘極線)以使用一階梯結構來暴露可耦合至遞升互連及視情況頂部平面互連及遞降互連(待適當路由至選擇電晶體，如先前所描述之路由)之區域控制線。全域控制線566可路由於記憶體陣列底下，或路由於記憶體陣列(例如562、563)上，或兩者之一組合，例如，一些全域控制線566可路由於記憶體陣列底下且一些全域控制線566可路由於記憶體陣列上。
表1提供用於基於針對讀取及程式化所選擇之WL1、由上 Blksel(n)選擇之第一記憶體陣列562及由下Blksel(n+1)取消選擇之第二記憶體陣列563之讀取、程式化及擦除之實例性操作參數(例如電壓)：
根據本發明之諸多實施例，一調節器558之串驅動器559耦合至各自全域控制線566。一調節器558之串驅動器559由一調節器啟用(Reg_en)信號561控制。等化電晶體562位於全域控制線對566之間，使得當操作等化電晶體562時，其等提供全域控制線對566之間之一導電路徑。等化電晶體562由一等化啟用(Eq_en)信號560控制。
根據諸多實施例，在完成一程式化及/或讀取操作之後，(諸如) 藉由使調節器啟用信號561變為低態而停用一調節器558之串驅動器559。使全域存取線及選擇閘極(例如GWL、GSGS及GSGD)浮動。等化電晶體562經操作以便(諸如)藉由使等化啟用信號560變為高態而導電。
雖然在程式化及讀取操作期間全域控制線566之間可存在大電壓差，但在等化之後，全域控制線566及耦合至全域控制線566之區域控制線可具有實質上相等之電位。
在上述等化之後，可使全域控制線566及耦合至全域控制線566之區域控制線放電至一參考電位(例如接地)。雖然可由於記憶體陣列之3D組態而使記憶體陣列中之導電線之間存在電容，但在等化及放電至該參考電位之後，全域控制線566及耦合至全域控制線566之區域控制線並不具有一負電位。
根據一替代實施例，代替使全域控制線566及耦合至全域控制線566之區域控制線放電至一參考電位或除使全域控制線566及耦合至全域控制線566之區域控制線放電至一參考電位之外，可(例如)由一對應串驅動器559個別地控制全域控制線566及耦合至全域控制線566之區域控制線之各者以偏壓至除該參考電位(例如接地)之外之另一電位以為下一操作做好準備。
圖6係繪示與根據本發明之諸多實施例所操作之一3D記憶體器件之互連關聯之操作信號之一時序圖。圖6中所展示之該等操作信號係基於在一程式化操作之案例中被選擇且在一讀取操作之案例中被取消選擇之WL0、及在一程式化操作之案例中被取消選擇且在一讀取操作之案例中被選擇之WL1。時間段670對應於其間發生一各自讀取或程式化操作之時間段，時間段672對應於其間發生一等化操作之時間段，且時間段673對應於其間發生一放電操作之時間段。
在時間段670期間，調節器啟用(Reg_en)信號676為高態以使串驅 動器(例如圖5中之559)能夠驅動特定存取線之電壓，例如，WL0電壓信號在一實例性程式化操作時展示為高態且WL1電壓信號在一實例性讀取操作時展示為高態。如圖所展示，在程式化及讀取操作期間藉由使等化啟用(Eq_en)信號變為低態而停用等化電路(例如圖5中之等化電晶體562)，使得圖5中之等化電晶體562不導電。
在時間段670期間，例如，在程式化或讀取操作之後，Reg_en信號676變為低態以藉此停用串驅動器(例如圖5中之559)，且Eq_en信號變為高態，使得圖5中之等化電晶體562導電以(例如)將WL0及WL1耦合在一起。因此，將WL0及WL1之各者上之電壓驅動為一相同(例如等化)電壓，如圖6中所展示。
在等化之後，Eq_en信號變為低態，藉此引起圖5中之等化電晶體562不導電，例如使WL0與WL1隔離。在時間段673期間，Reg_en信號676變為高態以啟用串驅動器(例如圖5中之559)，該等串驅動器可用於將數個存取線(例如WL0及WL1)之電壓驅動為不同於等化電壓之一電壓，如圖6中所展示。
圖7係根據本發明之諸多實施例之呈包含至少一3D記憶體陣列720之一計算系統780之形式之一裝置之一方塊圖。如本文中所使用，一記憶體系統784、一控制器790、一記憶體器件792或一記憶體陣列720亦可被單獨視為一「裝置」。記憶體系統784可為(例如)一固態碟機(SSD)，且可包含一主機介面788、一控制器790(例如一處理器及/或其他控制電路)及給記憶體系統784提供一儲存容量之數個記憶體器件792(例如固態記憶體器件，諸如反及快閃器件)。一記憶體器件792可包括數個記憶體陣列720，諸如圖4中所展示之記憶體陣列420或圖5中所展示之記憶體陣列562/563。
在諸多實施例中，控制器790、數個記憶體器件792及/或主機介面788可實體位於一單一晶粒上或一單一封裝(例如一管理型反及應 用)內。
控制器790可經由一個或多個通道耦合至主機介面788及數個記憶體器件792且可用於在記憶體系統784與一主機782之間傳送資料。介面788可呈一標準化介面之形式。例如，當記憶體系統784用於一計算系統780中之資料儲存時，介面788可為一串列高級技術附件(SATA)、快速周邊組件互連(PCIe)或一通用串列匯流排(USB)以及其他連接器及介面。然而，一般而言，介面788可提供用於在記憶體系統784與具有用於主機介面788之相容接收器之一主機782之間傳遞控制、位址、資料及其他信號之一介面。
主機782可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶體卡閱讀器以及各種其他類型之主機。主機782可包含一系統母板及/或底板且可包含數個記憶體存取器件，例如數個處理器。主機782可藉由一通信通道786耦合至主機介面788。
控制器790可與數個記憶體器件792通信以控制資料讀取、寫入及擦除操作以及包含等化、放電及串驅動器操作之其他操作。控制器790可包含(例如)呈硬體及/或韌體(例如一個或多個積體電路)及/或軟體(其用於控制至數個記憶體器件792之存取及/或用於促進主機782與數個記憶體器件792之間之資料傳送)之形式之數個組件。
數個記憶體器件792可包含數個記憶體胞陣列，例如諸如圖4及圖5中所展示之陣列之陣列。該等陣列可為具有(例如)一反及架構之快閃陣列。然而，實施例並不限於一特定類型之記憶體陣列或陣列架構。例如，可將該等記憶體胞分成包含數個實體頁之數個區塊。數個區塊可包含於記憶體胞之一平面中且一陣列可包含數個平面。
雖然已在本文中繪示及描述特定實施例，但一般技術者應瞭解，經計算以達成相同結果之一配置可取代所展示之該等特定實施 例。本發明意欲涵蓋本發明之各種實施例之調適或變動。應瞭解，已以一繪示方式而非一限制方式作出以上描述。熟悉技術者將在回顧以上描述之後明白以上實施例及未在本文中明確描述之其他實施例之組合。本發明之各種實施例之範疇包含其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍及此申請專利範圍所享有之全範圍之等效物而判定本發明之各種實施例之範疇。
在[實施方式]中，為精簡本發明之目的，在一單一實施例中將各種特徵群組在一起。本發明之方法不應被解譯為反映以下意圖：本發明之所揭示實施例必須使用比各請求項中清楚地敘述之特徵多之特徵。相反，如以下請求項所反映，本發明之標的並不在於一單一所揭示實施例之所有特徵。因此，以下請求項據此併入至[實施方式]中，其中各請求項獨自代表一單獨實施例。
420‧‧‧三維(3D)記憶體陣列
422‧‧‧資料線
423‧‧‧記憶體胞/記憶體器件
424‧‧‧階梯結構
425‧‧‧存取線/導電線
426‧‧‧材料堆疊
427‧‧‧寬寬度部分
428‧‧‧第一選擇閘極線
430‧‧‧第二選擇閘極線
432‧‧‧窄寬度部分
434‧‧‧區域
436‧‧‧遞升導體/遞升互連
438‧‧‧頂部平面互連
440‧‧‧遞降互連

Claims (24)

  1. 一種裝置，其包括：一材料堆疊，其包含複數個材料對，該等材料對包含形成於一絕緣材料上之一導電線，該材料堆疊具有形成於沿一第一方向延伸之一邊緣處之一階梯結構，一階梯包含該等材料對之一者；一第一互連，其耦合至一階梯之該導電線，該第一互連沿實質上垂直於該階梯之一第一表面之一第二方向延伸；及一第二互連，該第二互連耦合至該第一互連，該第二互連沿實質上垂直於該第一方向及該第二方向兩者之一第三方向延伸，其中該第二互連實質上平行於一位元線。
  2. 如請求項1之裝置，其中該第二互連未延伸超過在一側上由該材料堆疊定界且在一第二側上由該階梯結構定界之一矩形區域。
  3. 如請求項1之裝置，其進一步包括耦合至該第二互連之一第三互連，該第三互連沿與該第二方向相反之一方向延伸，該第三互連實質上與該第一互連平行。
  4. 如請求項3之裝置，其中一第四互連在該材料堆疊下方延伸。
  5. 如請求項1之裝置，其中該第二互連經配置使得該第二互連之一節距與該材料堆疊沿該第二方向之一寬度無關。
  6. 如請求項1之裝置，其中該材料堆疊具有沿垂直於該第一方向之一方向之一第一寬度，且該階梯結構具有沿垂直於該第一方向之一方向之一第二寬度，該第二寬度小於該第一寬度。
  7. 如請求項6之裝置，其中該階梯結構之一階梯沿該第一方向延伸對應於該第二互連之該節距之一長度。
  8. 一種形成一記憶體之方法，其包括： 形成一材料對堆疊，該等材料對包含形成於一絕緣材料上之一導電線，該導電線具有沿一第一方向之一最長尺寸，該材料對堆疊具有一寬寬度部分及一窄寬度部分；在該材料對堆疊之一邊緣上形成一階梯結構；在一階梯處形成耦合至該導電線之一遞升互連，該遞升互連沿一第一方向延伸，該第一方向實質上垂直於該階梯結構之一第一表面；形成耦合至該遞升互連之一頂部平面互連，該頂部平面互連具有沿一方向之一最長尺寸，該方向不同於該第一方向且實質上平行於一位元線；及形成耦合至該頂部平面互連之一遞降互連，該遞降互連沿一方向延伸，該方向實質上平行於該第一方向。
  9. 如請求項8之方法，其進一步包括：形成耦合至該遞降互連之一底部平面互連，其中該底部平面互連具有沿該第一方向之一最長尺寸。
  10. 如請求項9之方法，其中一第一底部平面互連沿一第一徑向方向從一遞降互連延伸，且一第二底部平面互連沿一第二徑向方向從一遞降互連延伸，該第二徑向方向不同於該第一徑向方向。
  11. 如請求項8之方法，其中形成該材料對堆疊包含：在相鄰於該寬寬度部分及該窄寬度部分之一區域中移除該材料對堆疊之一部分。
  12. 一種裝置，其包括：一記憶體陣列，其具有一導電線堆疊，該導電線堆疊具有一寬寬度部分及一窄寬度部分，該窄寬度部分具有一階梯結構；及一控制器，其耦合至該記憶體陣列，該控制器經組態以控 制：執行數個操作；及在完成該數個操作之後使該記憶體陣列之一區塊之存取線之電位等化，其中該導電線堆疊透過耦合於遞升互連與遞降互連之間之頂部平面互連而耦合至該記憶體陣列下方之電路，該等頂部平面互連具有沿不同於該等導電線之一最長尺寸之一方向之一方向之一最長尺寸，及其中該等頂部平面互連實質上平行於一位元線。
  13. 如請求項12之裝置，其中該導電線堆疊透過位於耦合至該等遞降互連之該記憶體陣列下方之底部平面互連而耦合至該記憶體陣列下方之電路。
  14. 如請求項12之裝置，其中該等遞降互連具有沿實質上與該等導電線之該最長尺寸之該方向相同之一方向之一最長尺寸。
  15. 一種裝置，其包括：記憶體胞之一垂直串，其耦合至一資料線；複數個存取線，其等耦合至該等記憶體胞及控制電路；及一可切換導電路徑，其配置於該複數個存取線之間，其中該複數個存取線透過由與該複數個存取線相同之一材料形成之互連而耦合至該控制電路，該等互連位於平行於其中形成該複數個存取線之平面之一平面中且具有沿不同於該複數個存取線之一最長尺寸之一方向之一方向之一最長尺寸，及其中該等互連實質上平行於一位元線。
  16. 如請求項15之裝置，其中該可切換導電路徑包含數個開關，該數個開關配置於存取線對之間，使得該複數個存取線透過該數個開關可選擇地耦合在一起。
  17. 如請求項16之裝置，其進一步包括：一選擇閘極器件，其與記憶體胞之該垂直串之一端處之該資料線串聯；及一選擇閘極線，其耦合至該選擇閘極器件，其中該數個開關之一特定者配置於該複數個存取線之一特定者與該選擇閘極線之間，使得該選擇閘極線可與該複數個存取線短接在一起。
  18. 一種操作一記憶體之方法，其包括：執行一讀取操作或一程式化操作；在完成該讀取操作或該程式化操作之後使該記憶體之一區塊之存取線之電位等化；及將該記憶體之該區塊之等化存取線之電位設定為一參考電位，其中該記憶體為一三維記憶體，該三維記憶體包含一存取線堆疊，該存取線堆疊經組態以在一邊緣上具有一階梯結構，該等存取線透過由與該等存取線相同之一材料形成且具有沿實質上垂直於該等存取線之一最長尺寸之一方向之一第一方向之一最長尺寸之一第一互連而耦合至控制該等化之電路；及一第二互連，該第二互連耦合至該第一互連，該第二互連沿一第二方向延伸，該第二方向延伸實質上垂直於該存取線堆疊及該第一方向，其中該第二互連實質上平行於一位元線。
  19. 如請求項18之方法，其進一步包括：在等化之後使該等存取線放電至一接地參考電位。
  20. 如請求項19之方法，其進一步包括：在放電之後使該等存取線偏壓至不同於該參考電位之電位。
  21. 如請求項18之方法，其中使該等存取線等化包含：將所有該等 存取線耦合在一起。
  22. 如請求項18之方法，其進一步包括：在等化之後使該等存取線各偏壓至一不同電位。
  23. 如請求項18之方法，其進一步包括：使記憶體陣列之複數個選擇閘極線等化為相同電位。
  24. 如請求項23之方法，其中使該複數個選擇閘極線等化包含：將該複數個選擇閘極線耦合至該等存取線。
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
US9076684B1 (en) * 2013-12-31 2015-07-07 Macronix International Co., Ltd. 3D memory structure and manufacturing method of the same
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9520358B2 (en) * 2014-10-30 2016-12-13 Qualcomm Incorporated Via structure for optimizing signal porosity
US9449966B2 (en) 2015-01-14 2016-09-20 Macronix International Co., Ltd. Three-dimensional semiconductor device and method of manufacturing the same
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US10453748B2 (en) 2015-08-27 2019-10-22 Micron Technology, Inc. Methods of forming semiconductor device structures including stair step structures
US10418369B2 (en) * 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US9728548B2 (en) 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
JP6495838B2 (ja) 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10318378B2 (en) 2016-02-25 2019-06-11 Micron Technology, Inc Redundant array of independent NAND for a three-dimensional memory array
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US9905514B2 (en) 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9953993B2 (en) * 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
US10504838B2 (en) 2016-09-21 2019-12-10 Micron Technology, Inc. Methods of forming a semiconductor device structure including a stair step structure
US10170490B2 (en) 2017-03-06 2019-01-01 Micron Technology, Inc. Memory device including pass transistors in memory tiers
CN106920796B (zh) 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
JP2018163970A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
KR20190020897A (ko) * 2017-08-22 2019-03-05 에스케이하이닉스 주식회사 3차원 구조의 메모리 장치
WO2019046106A1 (en) 2017-08-29 2019-03-07 Micron Technology, Inc. DEVICES AND SYSTEMS WITH CHAIN DRIVERS COMPRISING HIGH BANNED MATERIAL AND METHODS OF FORMATION
US10453854B2 (en) 2017-11-15 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region
US10461163B2 (en) 2017-11-15 2019-10-29 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
CN111149206B (zh) * 2017-11-15 2023-08-18 桑迪士克科技有限责任公司 在平台区中具有加厚字线的三维存储器器件及其制造方法
KR102533145B1 (ko) 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
US10438636B2 (en) * 2017-12-07 2019-10-08 Advanced Micro Devices, Inc. Capacitive structure for memory write assist
US11342351B2 (en) 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102633483B1 (ko) 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10825867B2 (en) 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
CN109155318B (zh) 2018-08-10 2019-09-03 长江存储科技有限责任公司 多分割3d nand存储器件
KR102635666B1 (ko) * 2018-08-16 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
TWI724506B (zh) * 2018-09-04 2021-04-11 日商東芝記憶體股份有限公司 半導體記憶裝置
CN109417075B (zh) 2018-09-20 2020-06-26 长江存储科技有限责任公司 多堆叠层三维存储器件
US10930671B2 (en) 2018-10-12 2021-02-23 Samsung Electronics Co., Ltd. Vertical memory devices
WO2020113538A1 (en) 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Staircase and contact structures for three-dimensional memory
CN109997225B (zh) * 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其制作方法
KR102531380B1 (ko) * 2019-05-13 2023-05-12 샌디스크 테크놀로지스 엘엘씨 인터레벨 접속 구조물들을 포함하는 3차원 크로스 포인트 메모리 디바이스 및 그 제조 방법
KR20210018608A (ko) 2019-08-06 2021-02-18 삼성전자주식회사 메모리 장치
US11289500B2 (en) 2019-08-06 2022-03-29 Samsung Electronics Co., Ltd. Memory device
US10839927B1 (en) 2019-08-29 2020-11-17 Micron Technology, Inc. Apparatus and methods for mitigating program disturb
US10978478B1 (en) * 2019-12-17 2021-04-13 Micron Technology, Inc. Block-on-block memory array architecture using bi-directional staircases
US11532638B2 (en) 2020-08-31 2022-12-20 Micron Technology, Inc. Memory device including multiple decks of memory cells and pillars extending through the decks
US11696432B2 (en) 2020-10-01 2023-07-04 Micron Technology, Inc. Multi-direction conductive line and staircase contact for semiconductor devices
US11903183B2 (en) 2020-10-01 2024-02-13 Micron Technology, Inc. Conductive line contact regions having multiple multi-direction conductive lines and staircase conductive line contact structures for semiconductor devices
JP2022191630A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体記憶装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034366A (en) * 1989-12-29 1991-07-23 Union Carbide Chemicals And Plastics Technology Corporation High activity vanadium-based catalyst
KR0137083B1 (ko) * 1993-09-14 1998-04-29 세까자와 다다시 반도체 메모리 장치 및 데이타 판독방법
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
KR100281900B1 (ko) * 1998-09-08 2001-02-15 윤종용 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치
KR20010017198A (ko) * 1999-08-09 2001-03-05 윤종용 센싱 잡음 및 센싱 전류를 감소시키는 반도체 메모리장치
US6496402B1 (en) 2000-10-17 2002-12-17 Intel Corporation Noise suppression for open bit line DRAM architectures
JP3772774B2 (ja) 2002-03-22 2006-05-10 セイコーエプソン株式会社 強誘電体記憶装置
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP3928720B2 (ja) * 2003-01-07 2007-06-13 セイコーエプソン株式会社 強誘電体記憶装置
US7218552B1 (en) 2005-09-09 2007-05-15 Sandisk Corporation Last-first mode and method for programming of non-volatile memory with reduced program disturb
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4956218B2 (ja) * 2007-02-15 2012-06-20 株式会社東芝 不揮発性半導体記憶装置
JP2008233383A (ja) 2007-03-19 2008-10-02 Toshiba Corp パターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
KR100909968B1 (ko) 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
US7618894B2 (en) 2007-07-26 2009-11-17 Unity Semiconductor Corporation Multi-step selective etching for cross-point memory
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101434588B1 (ko) * 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101020288B1 (ko) * 2008-12-23 2011-03-07 주식회사 하이닉스반도체 서브워드라인 구동회로
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
US8026179B2 (en) 2009-04-09 2011-09-27 Macronix International Co., Ltd. Patterning method and integrated circuit structure
JP4913190B2 (ja) 2009-09-24 2012-04-11 株式会社東芝 不揮発性記憶装置
US8154128B2 (en) 2009-10-14 2012-04-10 Macronix International Co., Ltd. 3D integrated circuit layer interconnect
KR101652873B1 (ko) 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
KR101102548B1 (ko) 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
US8890233B2 (en) 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US8570808B2 (en) 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
KR101785003B1 (ko) * 2010-09-30 2017-10-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101212709B1 (ko) 2010-12-29 2012-12-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치
KR101113766B1 (ko) 2010-12-31 2012-02-29 주식회사 하이닉스반도체 비휘발성메모리장치 및 그 제조 방법
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
JP5542737B2 (ja) * 2011-05-12 2014-07-09 株式会社東芝 不揮発性半導体記憶装置
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same

Also Published As

Publication number Publication date
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KR101974798B1 (ko) 2019-05-02
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KR20160120805A (ko) 2016-10-18

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