KR0137083B1 - 반도체 메모리 장치 및 데이타 판독방법 - Google Patents

반도체 메모리 장치 및 데이타 판독방법

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KR0137083B1
KR0137083B1 KR1019940023160A KR19940023160A KR0137083B1 KR 0137083 B1 KR0137083 B1 KR 0137083B1 KR 1019940023160 A KR1019940023160 A KR 1019940023160A KR 19940023160 A KR19940023160 A KR 19940023160A KR 0137083 B1 KR0137083 B1 KR 0137083B1
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토루 야수다
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세까자와 다다시
후지쓰 가부시끼가이샤
하니 도시유끼
후지쓰 브이 엘 에스 아이 가부시끼가이샤
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Abstract

본 발명은 개선된 반도체 메모리 장치와 데이타 판독 방법에 관한 것이다. 메모리장치에 공급되는 입력데이타는 기록 인에이블 신호가 동작중일 때 비트선 쌍을 통하여 메모리 셀 중의 하나에 기록된다. 입력데이타의 기록이 완료된 후, 등화기 회로가 데이타 판독에서 사용된 비트선의 전위 레벨을 등화하기 위하여 동작된다. 메모리장치의 출력회로는 입력 데이타의 기록이 완료직후 등화하는 동안 입력데이타가 메모리장치로 부터 출력데이타로서 강제로 출력되도록 제어된다.

Description

반도체 메모리 장치 및 데이타 판독방법
제1도는 종래의 SRAM(스태틱 랜덤 액세스 메모리;static Random accessmemory)의 주요부분을 보여주는 회로도.
제2도는 종래의 SRAM의 주 감지 증폭기 및 출력버퍼를 보여주는 회로도.
제3도는 종래의 SRAM에서 데이타 기록 동작을 설명하는 시간도.
제4도는 분열 또는 글리치(glitch)가 데이타 판독 동작에서 발생할 때, 데이타 기록동작 바로후의 시간을 설명하는 시간도.
제5도는 븐 발명의 제1실시예예 따른 SRAM의 일반적인 구조를 보여주는 블록도.
제6도는 제1실시예의 SRAM의 비트선, 감지 증폭기 등을 보여주는 회로도.
제7도는 제1실시예의 SRAM의 주 감지 증폭기 및 출력 버퍼를 보여주는 회로도.
제8도는 제1실시예에서 데이타 기록모드를 설명하는 시간도.
제9도는 본 발명의 제 2 실시예에 따른 SRAM의 주 감지 증폭기 및 출력 버퍼를 보여주는 회로도.
제10도는 본 발명의 제3실시예에 따른 SRAM의 주 감지 증폭기 및 출력 버퍼를 보여주는 회로도.
제11도는 본 발명의 제4실시예에 따른 SRAM의 감지 증폭기를 보여주는 회로도.
제12도는 제1∼제4실시예를 통하여 구현된 본 발명의 주요 부분을 보여주는 개략도.
RAM은 대부분의 컴퓨터 시스템의 대표적인 요소이다. 점차적으로 RAM장치의 빠른 동작특성으로 인하여 RAM메모리는 컴퓨터 시스템에서 버퍼 메모리로 사용되고 있다. 현대 컴퓨터 시스템의 속도가 증가함에 따라, RAM장치가 그의 동작 속도를 계속적으로 증가시키는 것이 중요하다. 이러한 목적을 달성하기 위한 대표적인 방법중의 하나는 RAM에서 어드레스 접근 시간을 줄이는 것이다. 두번째 방법은 RAM으로 데이타 기록을 한 즉시라도 더 빠른 어드레스 접근 시간과 더불어서 더 짧은 데이타 판독 시간을 갖는 것이다. 상기 두번째 요구에 부응하기 위해서 비트선 쌍의 전위레벨은 데이타 기록후의 소정시간동안 균등하게 될 수 있다. 비트선 쌍의 전위의 균등화는 종래 기술과 관련하여 더 상세히 설명할 것이다.
제1도는 대표적인 SRAM의 주요부분을 보여주는 회로도이다. 메모리 셀(51)은 통상의 고저항 부하형 셀이며, 제1 및 제2구동 트렌지스터(61,62), 제1 및 제2전송 트랜지스터(63,64) 및 제1 및 제2부하 저항(Rl,R2)을 포함한다. 저항(61∼64)은 각각 N채널 MOS 트랜지스터이다. 비트선(BL)과 제1구동 트랜지스터(61) 사이에 접속된 제1 전송 트랜지스터(63)는 워드선(WL)에 접속된 게이트를 구비한다. 비트선(;이하에서는 편의상 /BL로 표시한다)과 제2 구동 트랜지스터(62) 사이에 제2전송 트랜지스터(64)는 위드선(WL)에 접속된 게이트를 구비한다.
제1 구동 트랜지스터(61)는 제1 부하저항(Rl)을 통하여 고전위(Vcc)의 전원선에 접속된 드레인, 저 전위(Vss)의 전원선에 접속된 소스 및 제2 구동 트랜지스터(62)의 드레인에 접속된 게이트를 구비한다. 제2 구동 트랜지스터(62)는 제2 부하 저항(R2)을 통하여 고 전위(Vcc)의 전원선에 접속된 드레인, 저 전위(Vss)의 전원선에 접속된 소스 및 제1 구동 트랜지스터(61)의 드레인에 접속된 게이트를 구비한다. 결과적으로 비트선(Bl,/BL)은 고 전위(Vcc)측에 접속된다.
등화기(equalizer)(52)는 3개의 PMOS트랜지스터(65)는 비트라인(BL./BL)사이에 접속된다. PMOS 트랜지스터(66)는 비트라인(BL)과 고 전위(Vcc)의 전원선 사이에 접속된다. PMOS 트랜지스터(67)는 비트선(/BL)과 고 전위(Vcc)의 전원선 사이에 접속된다. 각각의 PMOS 트랜지스터(65∼67)는 외부장치(이는 도시하지 않았다)로부터 등화기 펄스(EQ)를 수신하는 게이트를 갖는다. L레벨의 등화기 펄스(EQ)가 PMOS 트랜지스터(65∼67)의 게이트에 대한 입력일 때, PMOS 트랜지스터(65∼67)는 턴 온(turn on)된다. PMOS 트랜지스터(65)가 턴 온되면, 비트 선 쌍(BL,/BL)은 전기적으로 접속된다. PMOS 트랜지스터(66,67)가 턴 온되면 비트 선 쌍(BL,/BL) 및 고 전위(Vcc)의 전원선은 전기적으로 접속된다. 결과적으로 비트선(BL,/BL)은 고 전위(Vcc)로 풀 업(pull up)된다.
종래의 차동 바이폴라 감지 증폭기는 감지 증폭기(53)로서 내장된다. 감지 증폭기(53)는 제1 및 제2 에미터 폴로워와 차동 증폭기를 포함하는데 이는 후술한다.
제1 에미터 폴러워는 제1 및 제 2 NPN 트랜지스터(Ql,Q2), 제 1 및 제 2 다이오드(Dl,D2) 및 제 1, 제 2 NMOS 트랜지스터(72,74)를 구비한다.
제1 NPN 트랜지스터(Ql)는 비트선(BL)에 접속된 베이스 고 전위(Vcc)의 전원선에 접속된 콜렉터 및 제1 다이오드(Dl)와 제1 NMOS 트랜지스터(72)를 통하여 저 전위(Vss)의 전원선에 접속된 에미터를 구비한다. 제2 NPN 트랜지스터(Q2)는 비트선(/BL)에 접속된 베이스, 고 전위(Vcc)의 전원선에 접속된 콜렉터 및 제2 다이오드(D2)와 제2 NMOS 트랜지스터(74)를 통하여 저 전위(Vss)의 전원선에 접속된 에미터를 구비한다.
감지 증폭기(53)에서 차동 증폭기는 2개의 NPN 트랜지스터(Q3,Q4),2개의 PMOS 트랜지스터(70, 71) 및 NMOS 트랜지스터(73)를 구비한다. 2개의 NPN 트랜지스터(Q3,Q4)의 에미터는 함께 접속되고, NMOS 트랜지스터(73)을 통하여 저 전위(Vss)의 전원선에 접속된다. NPN 트랜지스터(Q3)는 다이오드(D1)의 음극에 접속된 베이스 및 PMOS 트랜지스터(70)를 통하여 고 전위(Vcc)의 전원선에 접속된 콜렉터를 구비한다. NPN 트랜지스터(Q4) 다이오드(D2)의 음극에 접속된 베이스 및 PMOS 트랜지스터(71)를 통하여 고 전위(Vcc)의 전원선에 접속된 콜렉터를 구비한다.
PM0S 트랜지스터(70,71)는 기준전원(VREF)에 접속된 게이트를 구비하며, 차동 증폭기의 부하저항으로서 동작한다. NMOS 트랜지스터(72∼74)도 또한 기준전원(VREF)에 접속된 게이트를 구비하며, 제 1에미터 플로워 및 차동증폭기의 부하저항으로서 동작한다.
감지증폭기(53)에서 제2에미터 플로워는 제3 및 제4 NPN 트랜지스터(68,69) 및 바이어스 전원을 구비한다. 제3 NPN 트랜지스터(68)는 NPN 트랜지스터(Q3)의 콜렉터에 접속된 베이스, 고전위(Vcc)의 전원선에 접속된 콜렉터 및 바이어스 전원을 통하여 저전위(Vss)의 전원선에 접속된 에미터를 구비한다. 제4 NPN 트랜지스터(69)는 NPN 트랜지스터(Q4)의 콜렉터에 접속된 베이스, 고전위(Vcc)의 전원선에 접속된 콜렉터 및 바이어스 전원을 통하여 저전위(Vss)의 전원선에 접속된 에미터를 구비한다. 비트선(BL,/BL)상에 발생한 전압은 각각 NPN 트랜지스터(Q3,Q4)에 의해 차동 증폭되고, 증폭된 전압은 제3 및 제4 NPN 트렌지스터(68,69)의 에미터와 바이어스 전원 사이에 제공되는 단자(A,B)를 통하여 제2도에서 보여진 주감지증폭부(sense amplifier portion; 이하에서는 MSA라 칭한다)에 대한 출력 데이타로서 출력된다.
제1도에서 보여진 비트 구동기(54)는 2개의 NMOS 트랜지스터(77, 78) 및 4개의 PMOS 트랜지스터(75, 76, 79, 80)를 포함한다. 트랜지스터(75, 76)는 Y디코더[즉, 열 디코더(column decoder)인데 도시하지는 않았다]로부터 선택 신호(select signal)(YC)에 따라 제어된다. 트랜지스터(77∼80)는 또 다른 선택 신호(YCW)에 따라 제어된다. 비트선 쌍의 하나가 선택되면 저 레벨 선택 신호(YC)가 관련된 트랜지스터(75, 76)를 턴 온시킨다. 비트선 쌍이 선택되지 않으면, 고 레벨 선택 신호는 관련된 트랜지스터(75, 76)를 턴 오프(turn off)시킨다. 또 다른 선택 신호(YCW)는 데이타가 기록 모드 동안 H레벨에 맞춰지고, 데이타 판독 모드 및 비트선 쌍이 선택되지 않는 동안에는 L레벨에 맞추어진다. 따라서 비트선 쌍(BL, /BL)은 데이타 기록 및 판독 모드동안 감지 증폭기(53)와 접속한다. 데이타 기록 모드에서 기록 증폭기(도시되지 않음)로부터 비트선(BL, /BL)에 전송된 입력 데이타(Din,(이하에서는, 편의상 /Din으로 표시한다))는 관련된 메모리 셀(51)로 기록된다.
제2도는 MSA(55)의 회로 구성과 SRAM에서의 출력 버퍼부(56)를 보여준다. MSA(55)는 차동 증폭기 및 후출할 에미터 플로워를 포함한다. MSA의 차동 증폭기는 2개의 NPN 트랜지스터(q5,Q6) 및 2개의 저항(R3,R4)으로 구성된다. 2개의 NPN 트랜지스터(Q5, Q6)의 에미터는 함께 바이어스 전원을 통하여 저 전위(Vss)의 전원선에 접속된다. NPN 트랜지스터(Q5)는 감지 증폭기(53)내의 단자(A)에 접속된 베이스 및 저항(R3)을 통하여 고 전위(Vcc)의 전원선에 접속된 콜렉터를 구비한다. NPN 트랜지스터(Q6)는 감지 증폭기(53)내의 단자(B)에 접속된 베이스 및 저항(R4)을 통하여 고 전위(Vcc)의 전원선에 접속된 콜렉터를 구비한다. 따라서 감지 증폭기(53)의 출력은 2개의 NPN 트랜지스터(q5, Q6)에 의하여 차동 증폭된다.
MSA(55)의 에미터 폴로워는 제1 및 제2 NPN 트랜지스터(81,82) 및 바이어스 전원을 구비한다. 제1NPN 트랜지스터((81)는 NPN 트랜지스터(Q5)의 콜렉터에 접속된 베이스, 고 전위(Vcc)의 전원선에 접속된 콜렉터 및 바이어스 전원을 통하여 저 전위(Vss)의 전원선에 접속된 에미터를 구비한다. 제2 NPN 트랜지스터(82)는 NPN 트랜지스터(Q6)의 콜렉터에 접속된 베이스, 고 전위(Vcc)의 전원선에 접속된 콜렉터 및 바이어스 전원을 통하여 저 전위(Vss)의 전원선에 접속된 에미터를 구비한다. 각각의 NPN 트랜지스터(Q5,Q6)에 의해 차동 증폭된 신호는 제1 및 제 2 NPN 트랜지스터((81, 82)를 통하여 출력 버퍼 부(56)에 출력된다.
출럭버퍼 부(56)는 차동 증폭기 및 후술할 에미터 폴로워를 포함한다. 차동 증폭기는 3개의 NPN 트랜지스터(83. 84, 23), 2개의 저항(R5, R6), 다이오드(D3) 및 바이어스 전원으로 구성된다. 각각의 트랜지스터(83, 84, 23)의 에미터는 함께 바이어스 전원을 통하여 저 전위(Vss)의 출력선에 접속된다. NPN 트랜지스터(83)는 제1 NPN 트랜지스터(81)의 에미터에 접속된 베이스 및 저항(R5)을 통하여 고 전위(Vcc)의 전원선에 접속된 콜렉터를 구비한다. NPN 트랜지스터((84)는 제2 NPN 트랜지스터(82)의 에미터에 접속된 베이스 및 저항(R6)을 통하여 고 전위(Vcc)의 전원선에 접속된 콜렉터를 구비한다. 다이오드(D3)는 2개의 NPN 트랜지스터(83, 94)사이에 제공된다. MSA(55)의 차동 출력은 2개의 트랜지스터(83, 84)에 의해 자동 증폭된다.
NPN 트랜지스더(23)는 트랜지스터(84)의 콜렉터에 접속된 콜렉터 및 트랜지스터(84)의 에미터에 접속된 에미터를 구비한다. 트랜지스터(23)의 베이스는 기록 인에이블 신호(: 이하에서는 편의상 /WE로 표시한다), 칩 선택신호(: 이하에서는 편의상 /CS로 표시한다) 및 출력 인에이블 신호(: 이하에서는 편의상 /OE로 표시한다)의 논리 조합으로서 얻어지는 신호(SGl)를 받는다. 논리 조합 신호(SGl)는 출력 데이타(Dout)가 데이타 기록시(즉, 기록 인에이를 신호(/WE)가 L레벨일때) L레벨을 유지하도륵 하는 정격을 만족시키기 위하여 트랜지스터(23)를 턴 온시킨다.
출력 버퍼 부(56)의 에미터 폴로워는 NPN 트랜지스터(84)의 콜렉터에 접속된 베이스, 고 전위(Vcc)의 전원선에 접속된 콜렉터 및 출력 단자(90)에 접속된 에미터를 구비한 NPN 트랜지스터(85)로 구성된다. 2개의 NPN 트랜지스터(83, 84)에 의해 차동 증폭된 신호는 NPN 트랜지스터(85) 및 출력 단자(90)를 통하여 SRAM의 출력 데이타(Dout)로서 출력된다. 트랜지스터(23)의 베이스가 데이타 기록시에 기록 인에이블 신호(/WE), 칩 선택 신호(/CS) 및 출력 인에이블 신호(/OE)의 논리 조합으로서 얻어지는 신호(SGl)를 받을때 NPN 트랜지스터(85)는 턴 오프되어 출력 데이타(Dout)를 L레벨이 되게 한다.
제3도는 어드레스 신호(Add) 및 종래 기술에 따라 데이타가 SRAM에 쓰여지는 동안 기록 인에이블 신호(/WE)의 레벨을 설명하는 시간도이다. 셋업 시간(setup time)(tSA)은 어드레스 신호(Add)의 스위칭으로부터 기록 인에이블 신호(/WE)의 L레벨로 하강할 때까지의 시간이다. 홀드업 시간(holdup time)(tHA)은 기록 인에이블 신호(/WE)의 H레벨로의 상승(rising)으로부터 어드레스 신호(Add)의 다음 스위칭까지의 시간이다. 어드레스 접근 시간(tAA)은 어드레스 신호(Add)이 스위칭으로부터 선택 어드레스에 상응하는 출력 데이타(Dout)가 출력되는 시점까지의 시간이다. 기록 회복 시간(tWR)은 데이타 기록 후 즉시 데이타를 읽기 위해 필요한 시간이다. 즉, 기록 회복 시간(tWR)은 기록 인에이블 신호(/WE)의 상승으로부터 소정시간동안 L레벨에 머물렀던 출력 데이타(Dout)가 특정 기록 데이타에 관계되는 출력으로서 확립되는 시점까지의 시간이다.
종래의 SRAM에 있어서 데이타 기록후 즉시의 판독모드에서 비트선(BL,/BL)의 전위레벨은 데이타가 기록된 후 일정 시간 동안 등화하게 된다. 이러한 등화 방법은 데이타 기록 후의 비트선(BL,/BL)의 회복을 빠르게 한다. 비트선(BL,/BL)이 등화되면, 기록 모드에서 발생한 양 비트선(BL,/BL) 사이의 레벨 차이는 사라지고 양 비트선(BL,/BL)은 같은 전위를 갖는다. 이는 다음 판독 작동이 고속도로 수행되도록 한다.
양 비트선(BL,/BL)의 레벨 차이가 영이 될때, 감지 증폭기(53)의 출력 신호 레벨(즉, 단자 A 및 B에서의 전위레벨)은 고 전위와 저전위 사이의 중간 레벨로 변한다. 결과적으로 MSA(55)에 대한 입력신호 레벨은 중간 레벨이 되어 출력 데이타(Dout)는 일시적으로 중간 레벨이 된다. 이러한 현상은 제4도에 주어진 시간도에 근거하여 설명된다.
기록 인에이블 신호(/WE)가 L레벨로 하강하고, 메모리 셀(51)에 기록된 입력 데이타(Din,/Din)에 따라서 비트선(/BL)보다 비트선(BL)에서의 전위가 더 높다고 가정하면, H레벨 전압이 비트선(BL)을 통하여 트랜지스터(Ql)의 베이스 전달되므로 트랜지스터(Q3)의 베이스는 H레벨이 된다. L레벨 전압이 비트선(/BL)을 통하여 트랜지스터(Q2)의 베이스에 전달되므로, 트랜지스터(Q4)의 베이스는 하강하게 된다. 기록 인에이블 신호(/WE)의 L레벨 지속동안에는 트랜지스터(23)는 온 상태이므로, 따라서 출력 데이타(Dout)는 비트선(BL,/BL)의 상대적인 상태에 관계없이 L레벨을 유지한다.
입력 데이타(Din, /Din)의 메모리 셀(51)로의 기록은 기록 인에이블 신호(/WE)가 H레벨로 상승할때 완료된다. 트랜지스터(23)는 그러한 기록의 완료와 동시에 턴 오프되고 트랜지스터(85)는 출력 데이타(Dout)로서 기록된 데이타를 출력한다. 기록 동작이 완료되면, L레벨을 갖는 등화기 펄스(EQ)는 외부 장치(도시되지 않음)로 부터 등화기(52)에 입력된다. 그러면 등화기(52)는 양 비트선(BL, /BL)을 고 전위(Vcc)에 근접한 전위로 단락시켜 양 비트선(BL, /BL)의 전위가 서로 같도록 맞춘다. 결과적으로 감지 증폭기(53)의 양 트랜지스터(Q3, Q4)를 통하여 흐르는 전류는 서로 같게되고 단자(A, B)에서의 전위도 서로 같게 된다. 이는 MSA(55)의 트랜지스터(Q5, Q6)의 베이스 전위가 서로 같도록 한다. 그러므로 출력 데이타(Dout)는 데이타 기록이 일시적으로 중간 전의 레벨에 머무른 후 즉시 판독하므로 제4도에서 보여진 바와 같이 데이타 판독 동작에 글리치 또는 이상이 발생하게 된다.
SRAM에서 데이타 기록후 즉시 데이타의 판독속도를 상승시키기 위해 어드레스 접근 시간(tAA) 및 기록 회복 시간(tWR) 둘다 짧게 하는 것이 통상적이다. 기록 후 즉시 판독된 출력 데이타(Dout)에 글리치가 발생하면 기록회복시간(tWR)은 증가하게 된다. 제4도에서 보여진 바와 같이 글리치가 발생하는 경우에서의 기록 회복 시간(tWR)보다 길다.
어드레스 신호(Add)의 스위칭이 글리치의 발생과 함께 수행되고 H레벨 출력 데이타(Dout)가 판독된다고 가정하면 이 출력 데이타(Dout)는 글리치 발생 중간 레벨로부터 H레벨로 상승하여야 하므로 H레벨 출력 데이타(Dout)는 지연된다. 이것은 어드레스 접근(tAA)에 영향을 줄 뿐만 아니라 결과적으로 데이타 기록 동작 즉시 후의 데이타 판독 시간을 증가시킨다.
따라서 반도제 메모리 장치에 데이타 판독 방법을 제공하는 것이 본 발명의 주 목적이며, 이 방법은 기록 후 즉시의 판독 동작의 속도 상승을 실현시키기 위하여 데이타 기록 후의 비트선의 등화로부터 시작되는 판독 동작에서의 분열 발생을 억제한다.
본 발명의 다른 목적은 본 발명의 데이타 판독 방법을 실행하기 위하여 설계된 반도체 메모리 장치를 제공하는 것이다.
전술한 목적 및 다른 목적들을 달성하기 위하여 그리고 본 발명의 목적에 따라서 복수의 메모리 셀 및 복수의 비트선 쌍을 갖는 반도체 메모리 장치에서 사용하기 위해 개선된 데이타 판독 방법이 제공된다.
본 발명의 데이타 판독 방법에 따라서 메모리 장치에 공급된 입력 데이타는 기록 인에이블 신호에 응하여 비드선 쌍을 통해 메모리 셀중의 하나에 기록된다. 입력 데이타의 기록이 완료된 후 데이타 기록 작동 동안에 사용된 비트선의 전위 레벨을 등화하기 위하여 비트선 등화가 수행된다. 입력 데이타는 상기 입력 데이타가 완료된 후 즉시 등화하는 동안 메모리 장치로부터 출력 데이타로서 강제로 출력된다.
본 발명에 따른 개선된 반도체 메모리 장치는 제12도에 보여진 바와 같이, 비트선 쌍(BL,/BL)과 워드선(WL)에 접속된 메모리 셀(1), 인에이불 신호에 응하여 비트선 쌍(BL, /BL)을 통하여 메모리 셀(1)에 입력 데이타(Din)를 기록하기 위한 기록 증폭기(3), 입력 데이타(Din)가 메모리 셀(1)에 기록된 후 비트선 쌍(BL, /BL)의 전위 레벨을 등화하기 위한 등화기(2) 및 비트선 쌍(BL,/BL)에 접속된 감지증폭기(4)로 구성된다. 출력 회로(5)는 비트선(BL,/BL) 및 감지 증폭기(4)를 통하여 메모리 셀(1)로 부터 데이타를 판독하고 출력 데이타(Dout)로서 판독한 데이타를 출력한다. 상기 출력회로(5)는 인에이블 신호가 동작중인 동안에는 출력 데이타의 전위레벨을 저 전위 또는 고 전위로 고정시킨다. 제어회로(6)는 등화기(2)에 의해 비트선 쌍(BL,/BL)을 등화하는 동안 출력 회로(5)가 출력 데이타(Dout)로서 입력 데이타(Din)를 출력시키도록 한다.
제1실시예
본 발명의 제1실시예에 의한 SRAM을 제5∼제8도를 참조하여 이하에 설명한다. 제5도는 반도체 메모리 장치로서 SRAM의 개략구조를 나타낸다. 반도체 칩상에 형성된 SRAM은 메모리셀어레이(101), X(로우)디코더 및 워드디코더(102), 비트 드라이버(103(54)), Y(컬럼)디코더(104), 어드레스 회로(105), 입력회로(106), 기록증폭기(107), 감지증폭기(108(53))및 출력회로(109(55, 56))를 포함한다.
메모리셀어레이(101)는 2차원적으로 배열된 복수의 메모리셀들(51)을 포함한다. 각 메모리셀(51)은 1-비트데이타를 기억한다. 어드레스회로(105)는 외부장치(200)로부터 어드레스테이타(Add(addo-Addn))를 수신하여 그 데이타를 X디코더/워드드라이버(102)와 Y디코더(104)로 보낸다. X디코더워드드라이버(102)는 어드레스데이타(Add)에 따라 워드선들(WL)중 하나를 선택한다. Y디코더(104)는 비트 드라이버(103)를 동작시켜 어드레스데이타에 따라 비트선(BL,/BL)을 선택한다. 데이타 판독 및 기록 대상의 메모리셀은 선택된 위드선(WL)과 비트선들(BL,/BL)에 의해 결정된다.
입력회로(106)는 메모리셀내에 기록될 출력인에이블신호(/OE), 기록인에이블신호(/WE), 칩선택신호(/CS), 입력데이타(Din)와 등화펄스신호(EQ)를 수신한다. 칩 선택신호(/CS)가 L레벨로 있고 기록인에이블신호(/WE)가 L레벨로 떨어지면 입력회로(106)는 입력 데이타(Din)를 기록증폭기(107)로 출력한다. 입력데이타(Din) 뿐만 아니라 그의 상보데이타(/Din)는 비트드라이버(103)를 통해 기록증폭기(107)로부터 선택된 비트선들(BL, /BL)로 보내진다. 입력데이타(Din,/Din)는 선택된 비트선들(BL,/BL)과 위드선(WL)에 의해 선택된 메모리셀내에 기록된다.
어드레스데이타(Add(Addo-Addn)에 따라 선택된 메모리셀로 부터 판독된 데이타는 선택된 비트선들(BL,/BL)을 통해 감지증폭기(108)로 판독된다. 감지증폭기(108)는 수신된 데이타를 증폭하여 출력회로(109)로 출력된다. 출력회로(109)는 감지증폭기(108)에 의해 증폭된 데이타를 더 증폭하여 출력데이타(Dout)로서 외부장치(200)로 출력한다. 제6도는 메모리셀(51), 비트드라이버(103), 등화기(52) 및 메모리셀어레이(101)내의 감지증폭기(108) 부분들을 나타낸다. 본 실시예의 메모리셀(51), 비트드라이버(103) 및 감지증폭기(108)의 구조는 제1도에 보인 바와같이 종래의 SRAM내의 것과 동일하다. 그러므로 제6도의 회로는 제1도에 보인 회로와 동일하므로 동일 부분에는 동일 번호를 부여하고 그에 대한 설명은 생략한다.
제7도는 주감지증폭기(MSA)(109A)와 출력버퍼부(109B)를 갖는 출력회로(109)의 구조를 나타낸다. 제7도내의 출력버퍼부(109B)의 구조는 제2도에 보인 바와같은 출력버퍼부(56)와 동일하다. 제7도의 MSA(109A)는 제2도의 주감지증폭기(MSA)(55)와 동일하지만 2NPN 트랜지스터(Q7, Q8)가 추가되어 있다.
NPN 트랜지스터(Q7)는 트랜지스터(Q5)의 콜렉터에 접속된 콜렉터와 트랜지스터(Q5)의 에미터에 접속된 에미터를 갖는다. NPN 트랜지스터(Q7)의 베이스는 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해 입력회로(106)에 의해 생성된 신호를 노드(C)를 통해 수신한다. NPN 트랜지스터(Q8)는 트랜지스터(Q6)의 에미터와 콜렉터에 제각기 접속된 에미터와 콜렉터를 갖는다. NPN 트랜지스터(Q8)는 트랜지스터(Q6)의 에미터와 콜렉터에 제각기 접속된 에미터와 콜렉터를 갖는다. NPN 트랜지스터(Q8)의 베이스는 동일 방식으로 입력회로(106)에 의해 생성된 신호를 노드(D)를 통해 수신한다. 좀더 구체적으로 노드(C)에 입력된 신호레벨은 L레벨 등화펄스(EQ)가 L레벨의 칩선택신호(/CS)와 H레벨의 기록인에이블신호(/WE)와 함께 출력되는 시간동안 비트선(BL)상의 신호와 동일 레벨에 유지된다. 그렇지 않으면 노드(C)에 입력된 신호는 중간레벨을 갖는다. 노드(D)에 입력된 신호는 L레벨등화펄스(EQ)가 L레벨의 칩선택 신호(/CS)와 H레벨의 기록인에이블신호(/WE)와 함께 출력되는 시간동안 비트선(BL)상의 신호와 동일 레벨을 유지한다. 그렇지 않으면 노드(D)에 입력된 신호는 중간레벨을 갖는다.
기록인에이블신호(WVE)가 L레벨의 칩선택신호(/CS)와 함께 L레벨로 떨어지면 입력데이타(Din,/Din)가 특정 메모리셀(51)내에 기록된다. 입력데이타(Din,/Din)이 비트선(BL)을 H 그리고 비트선(/BL)을 L로 하여 메모리셀(51)내에 기록될 경우, H레벨 신호는 트랜지스터(Ql)의 베이스에 비트선(BL)을 통해 입력되므로 트랜지스터(Ql)의 베이스가 H가 된다. 만일 이시간 동안 L레벨 신호가 비트선(/BL)을 동해 트랜지스터(Q2)의 베이스에 입력되면 트랜지스터(Q4)의 베이스가 L로 떨어진다.
입력데이타(Din,/Din)의 메모리셀(51)로의 기록은 기록인에이블신호(/WE)가 H일때 종료된다. 이에 응답하여 제7도에 보인 트랜지스터(23)가 턴오프되고 트랜지스터(85)는 출력단자(90)에 기록데이타 (즉 입력데이타(Din))를 출력데이타(Dout)로서 제공하기 시작한다. 그에 따라서 기록종료에 응답하여 L레벨등화펄스(EQ)가 외부장치(200)로 부터 등화기(52)에 입력된다.
그다음 등화기(52)는 2비트선(BL,/BL)을 단락시키므로 그들의 전위를 고전위(Vcc)부근의 레벨에서 서로 등화시킨다. 결국 2트랜지스터(Q3, Q4)를 통해 흐르는 전류가 등화되어 감지증폭기(108)의 노드(A, B)의 전위가 서로 동일하게 된다. 또한 이에 의해 MSA(109A)내의 2NPN 트랜지스터(Q5, Q6)의 베이스들의 전위가 동일하게 된다.
이때 비트선(/BL)상의 신호와 같은 L레벨신호는 노드(C)에 입력되는 한편 L레벨 등화펄스(EQ)가 출력된다. 마찬가지로 비트선(BL)상의 신호와 같은 H레벨은 노드(D)에 입력되는 한편 L레벨등화필스(EQ)가 출력된다.
NPN 트랜지스터(Q7)의 베이스의 전위가 L레벨로 변동하고 또한 NPN 트랜지스터(Q8)의 베이스의 전위가 H레벨로 변동하기 때문에 트랜지스터들(81, 82)의 베이스들이 동시에 중간전위 레벨로 변동하는 것이 방지된다. 그들 베이스의 전위는 입력데이타(Din, /Din)에 따라 레벨들에 유지된다.
트랜지스터(81, 82)의 베이스들이 중간레벨로 동시에 변동하지 않기 때문에 출력버퍼부(109B)내의 NPN 트랜지스터(83, 84)를 통해 흐르는 전류는 서로 다르다. 결국 출력데이타(Dout)의 전위는 중간레벨로의 변동을 하지 않지만 입력데이타(Din)에 상응하는 레밸에 유지된다. 결과적으로 이 실시예의 SRAM으로부터의 출력데이타(Dout)는 동화펄스(EQ)가 출력되는 시간동안 제4도에 보인 바와같은 글리치를 갖지 않는다.
제8도에 나타낸 바와같이 등화펄스(EQ)가 L레벨로부터 H레벨로 전환되면 비트선들(BL,/BL)간의 전위차가 점차 커지게 된다. 따라서 노드(A)의 전위가 중간레벨로부터 L레벨로 떨어지고, 노드(B)의 전위는 중간레벨로부터 H레벨로 상승한다. 이때 중간전압 레벨은 노드들(C, D)에 입력될 뿐만 아니라 NPN 트랜지스터(Q7, Q8)의 베이스들에 입력된다.
본 실시예에 의하면 MSA(109A)는 4NPN 트랜지스터(Q5∼Q8)를 포함하는 에미터 결합로직(EC1)으로 구성된다. NPN 트랜지스터(Q7, Q8)의 베이스전위는 기록데이타(즉, 입력데이타(Din))가 등화하는 동안 (L레벨 등화펄스(EQ)가 출력되는 동안) 출력데이타로서 강제로 출력될 수 있는 레벨들로 제어된다. 그러므로 본 실시예에 의하면 출력데이타(Dout)는 기록동작직후 중간레벨로 변동하지 않으므로 결국 판독동작하는 동안 비정상 출력데이타(Dout)를 생성하지 않는다. 그밖에도 제8도에 보인 실시예에서의 기록회복시간(tWR3)은 제4도에 보인 종래의 기록회복시간(tWR2) 보다 짧으므로 데이타 기록직후 판독시간을 단축시켜 준다.
제2실시예
본 발명의 제2실시예를 제9도를 참조하여 설명한다. 제9도는 제2실시예의 출력회로(109)내의 주 감지증폭기(MSA)(109A)와 출력버퍼부(109B)를 나타낸다. MSA(109A)는 제 2도에 보인 바와같이 주 감지증폭기(MSA)(55)와 동일하다. 그러나 출력버퍼부(109B)는 제 2도의 출력버퍼부(56)와 다르다.
출력버퍼부(109B)에서 NPN 트랜지스터(21)는 트랜지스터(83)의 콜렉터와 에미터에 제각기 결합되는 콜렉터와 에미터를 갖는다. NPN 트랜지스터(21)의 베이스의 노드(E)는 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해 얻은 신호를 수신한다. 즉 본실시예에서 노드(E)에 입력되는 신호는 제1실시예의 노드(D)에 입력되는 신호와 동일하다.
NPN 트랜지스터(22)는 트랜지스터(84)의 콜렉터와 에미터에 제각기 결합되는 콜렉터와 에미터를 갖는다. NPN 트랜지스터(22)의 베이스의 노드(F)는 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해 얻은 신호를 수신한다. 즉 본 실시예에서 노드(F)에 입력되는 신호는 제1실시예의 노드(C)에 입력되는 신호와 동일하다.
본 실시예에 의하면 제1실시예에서와 같이 NPN 트랜지스터(21, 22)의 베이스들 즉 노드들(E, F)은 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해얻은 신호를 수신한다. 그러므로 기록된 데이타(즉, 입력 데이타(Din)는 등화하는 동안(L-레벨등화펄스(EQ)가 출력되는 동안) 출력데이타(Dout)로서 강제로 출력된다.
다시말해 트랜지스터(21, 22)을 설비함으로써 트랜지스터(83, 84)의 콜렉터들의 레벨들을 중간레벨이되지 않도록 방지해준다. 따라서 출력데이타(Dout)가 중간레벨로 변동하지 않으므로 글리치 또는 비정상이 생기지 않는다.
제3실시예
본 발명의 제3실시예에 관해 본 실시예의 감지증폭기(120)를 나타내는 제10도를 참조하여 설명한다. 이 감지증폭기(120)는 제1도에 보인 감지증폭기(53)내에 내포되지 않은 2NPN 트랜지스터(31, 32)를 추가로 갖고 있다.
NPN 트랜지스터(31)는 트랜지스터(Ql)의 콜렉터와 에미터에 접속된 콜렉터와 에미터를 갖는다. NPN 트랜지스터(31)의 베이스의 노드(H)는 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해 얻은 신호를 수신한다. 즉 이 실시예에서 노드(H)에 입력된 신호는 제1실시예에서 노드(D)에 입력된 신호와 동일하다.
NPN 트랜지스터(32)는 트랜지스터(Q2)의 콜렉터와 에미터에 접속된 콜렉터와 에미터를 갖는다. NPN 트랜지스터(32)의 베이스의 노드(I)는 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해 얻은 신호를 수신한다. 즉 이 실시예에서 노드(I)에 입력된 신호는 제1실시예에서 노드(C)에 입력된 신호와 동일하다.
본 실시예에 의하면 제1실시예에서와 같이 NPN 트랜지스터(31, 32)의 베이스들 즉 노드들(H, I)은 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해 얻은 신호를 수신한다. 그러므로 기록된 데이타(즉, 입력데이타(Din))는 등화하는 동안(L-레벨등화펄스(EQ)가 출력되는 동안) 출력데이타(Dout)로서 강제로 출력된다.
다시말해 트랜지스터(31, 32)을 설비함으로써 트랜지스터(Q3, Q4)의 콜렉터들의 레벨들을 중간레벨이 되지 않도록 방지해준다. 따라서 출력데이타(Dout)가 중간레벨로 변동하지 않으므로 글리치 또는 비정상이 생기지 않는다.
제4실시예
본 발명의 제4실시예에 관해 본 실시예의 감지증폭기(130)를 나타내는 제11도를 참조하여 설명한다. 이 감지증폭기(130)는 제1도에 보인 감지증폭기(53)내에 내포되지 않은 2NPN 트랜지스터(41, 42)를 추가로 갖고 있다.
NPN 트랜지스터(41)는 트랜지스터(Q3)의 콜렉터와 에미터에 접속된 콜렉터와 에미터를 갖는다. NPN 트랜지스터(41)의 베이스의 노드(J)는 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)는 논리조합을 통해 얻은 신호를 수신한다. 즉 이 실시예에서 노드(J)에 입력된 신호는 제1실시예에서 노드(D)에 입력된 신호와 동일하다.
NPN 트랜지스터(42)는 트랜지스터(Q4)의 콜렉터와 에미터에 접속된 콜렉터와 에미터를 갖는다. NPN 트랜지스터(42)의 베이스의 노드(K)는 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해 얻은 신호를 수신한다. 즉 이 실시예에서 노드(K)에 입력된 신호는 제1실시예에서 노드(C)에 입력된 신호와 동일하다.
본 실시예에 의하면 제1실시예에서와 같이 NPN 트랜지스터((41, 42)의 베이스들 즉 노드들(J, K)은 입력데이타(Din), 등화펄스(EQ), 기록인에이블신호(/WE) 및 칩선택신호(/CS)의 논리조합을 통해얻은 신호를 수신한다. 그러므로 기록된 데이타(즉 입력데이타(Din))는 등화하는 동안(L-레벨등화펄스(EQ)가 출력되는 동안) 출력데이타(Dout)로서 강제로 출력된다.
다시말해 트랜지스터(41, 42)을 설비함으로써 트랜지스터(68, 69)의 콜렉터들의 레벨들을 중간레벨이 되지 않도록 방지해 준다. 따라서 출력데이타(Dout)가 중간레벨로 변동하지 않으므로 글리치 또는 비정상이 생기지 않는다.
여기서 본 발명이 실시예를 4개만 설명했지만 본 발명의 정산과 청구범위로부터 벗어나지 않는 범위내에서 여러 다른 형으로 실시할 수도 있다. 특히 본 발명은 하기 모드들로 실시될 수 있다.
각 실시예에서 감지증폭기(108(53))는 바이롤라 감지증폭기이지만 또다른 차동형 감지증폭기(예, 래치형 감지증폭기 또는 전류미러형 감지증폭기)로 교체될 수도 있다.
또한 각 실시예에서는 메모리셀(51)이 고저항성부하셀이지만 또다른 형의 셀(예, 콤플리트 CMOS형셀, NMOS 부하셀, PMOS부하셀, TFT부하셀, TTL바이폴라셀 또는 ECL바이폴라셀)로 교체될 수도 있다.
또한 상술한 트랜지스터들(Q7, Q8, 21, 22, 31, 32, 41, 42)와 동일한 트랜지스터들이 MSA(109A)와 출력버퍼부(109B)이외에 다음단의 감지증폭기(108(53))에 추가로 구비될 수도 있다. 이 경우에 제1실시예와 동일한 기능과 장점을 달성하기 위해 기록된 데이타(입력테이타(Din))는 등화하는 동안(L레벨 등화펄스(EQ)가 출력되는 동안)출력테이타(Dout)로서 강제로 출력된다.
본 발명은 기록직후 판독동작시에 비트선들(BL,/BL)을 등화하는 형의 DRAM에도 적용될 수 있다.
그러므로 본 발명은 상술한 실시예들로 제한되지 않고 청구범위내에서 여러 수정변경이 가능하다.

Claims (8)

  1. 복수의 메모리셀 및 복수의 비트선쌍을 구비한 반도체메모리장치에서 사용하는 데이타 판독방법에 있어서, 기록 인에이블 신호에 응하여 비트선쌍을 통하여 메모리셀중의 하나에 메모리장치에 공급된 입력데이타를 기록하는 단계, 상기 입력데이타의 기록이 완료된 후 상기 데이타 기록에 사용된 비트선쌍의 전위레벨을 등화하는 단계 및 상기 입력데이타의 기록이 완료된 직후 상기 등화가 이루어지는 동안 메모리장치로부터 출력데이타로서 상기 입력데이타를 강제로 출력하는 단계로 구성되는 데이타 판독방법.
  2. 비트선쌍 및 위드선에 접속된 메모리 셀, 인에이블 신호에 응하여 비트선쌍을 통해 상기 메모리셀에 입력데이타를 기록하기 위한 기록증폭기. 상기 입력데이타가 상기 메모리셀에 기록된 후 비트선쌍의 전위 레벨을 등화하기 위한 등화기, 비트선쌍에 접속된 감지증폭기, 비트선 쌍 및 상기 감지증폭기를 통하여 상기 메모리셀로부터 데이타를 판독하여 상기 판독된 데이타를 출력데이타로서 출력하고 상기 인에이블신호가 동작중인 동안 상기 출력데이타의 전위 레벨을 저전위 및 고전위중의 하나에 고정시키기 위한 출력회로 및 상기 등화기로 비트선 쌍을 등화하는 동안 출력데이타로서 입력데이타를 출력하도록 상기 출력회로를 강제하는 수단으로 구성된 반도체 메모리 장치.
  3. 제2항에 있어서 입력데이타, 등화기 펄스, 기록인에이블 신호 및 칩선택신호의 조합으로부터 신호를 발생시켜 상기 조합신호를 상기 강제수단에 공급하기 위한 회로를 더 구비한 반도체 메모리 장치.
  4. 제2항에 있어서 상기 출력회로는 에미터결합 트랜지스터의 쌍으로 구성된 차동증폭기를 각각 구비하는 주감지증폭기와 출력버퍼부를 포함하며 상기 강제수단은 상기 주 감지증폭기내의 차동증폭기의 트랜지스터쌍에 접속되는 에미터 결합 트랜지스터의 쌍으로 구성되는 반도체 메모리 장치.
  5. 제2항에 있어서 상기 출력회로는 각각 에미터 결합 트랜지스터의 쌍으로 구성된 차동증폭기를 구비한 주 감지증폭기 및 출력버퍼부를 포함하며 상기 강제수단은 상기 출력버퍼부내의 차동증폭기의 트랜지스터의 쌍에 접속되는 에미터 결합 트랜지스터의 쌍으로 구성되는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 출력회로는 에미터 결합 트랜지스터의 제1쌍을 구비한 차동증폭기와, 상기 비트선에 접속되어 상기 비트선의 전위를 상기 차동증폭기에 공급하며 또한 상기 에미터결합 트랜지스터의 제1쌍에 대응하는 트랜지스터의 제2쌍을 구비한 에미터 플로워를 포함하며, 상기 트랜지스터의 제2쌍은 상기 비트선에 접속되어 상기 비트선의 전위를 상기 차동증폭기에 공급하며 상기 강제 수단은 각각의 에미터가 상기 에미터 플로워를 구성하는 트랜지스터의 에미터에 접속되는 트랜지스터의 제3쌍으로 구성되는 반도체 메모리 장치.
  7. 제2항에 었어서 상기 출력회로는 에미터 결합 트랜지스터의 제1쌍을 구비한 차동증폭기를 포함하며, 상기 강제수단은 상기 차동증폭기의 에미터 결합 트랜지스터에 접속되는 에미터 결합 트랜지스터의 제2쌍으로 구성되는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 반도체 메모리 장치는 스태틱 RAM인 반도체 메모리 장치.
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