JPS613390A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野］ この発明は、記憶装置技術さらには半導体記憶装置に適
用して特に有効な技術に関するもので、たとえば、大容
量のスタチックＲＡＭにおける高速化に利用して有効な
技術に関するものである。

〔背景技術〕

１９８３年９月２６日発行の日経エレクトロニクス誌】
２５頁から１３９頁にも示されるように、スタチックＲ
Ａ　Ｍの大容量化、高速化が進んで〜・る。マススタチ
ックＲＡＭの構成を以下簡単に説明する。

第１図は本発明者等によって出願前に開発された半導体
記憶装置の全体構成の一例を示す。

同図に示す記憶装置】００は、多数の記憶セルＭＹ行と
列のマトリックス状に配列した記憶マット１０、この記
憶マット】０内の記憶セルをアドレスデータＡｉに基つ
いて選択するためのＸデコーダ・ドライバ２０およびＹ
デコーダ３０などを有する。

Ｘデコーダ・ドライバ２０は、アドレスデータＡｉの下
位（上位）ビットデータをデコードして択一的な選択信
号Ｘｏ＝Ｘｍを作成する。この選択信号Ｘｏ〜Ｘｍは、
上記記憶マット】Ｏの行方向に布線されたワード線Ｗに
与えられる。

Ｙデコーダ３０は、アドレスデータＡｉの上位（下位）
ビットデータをデコードして択一的な選択信号Ｙｏ−Ｙ
ｎを作成する。この選択信器ＹＯ〜ＹｎはＹ選択スイッ
チ列（コラム・スイッチ列）４０に与えられる。そして
、このＹ１３択スイ・ソチ列４０によって、手記記憶マ
ント１０σ）列方向に２本つつ対になって布線された相
補データ線対り。

Ｄを選択する。

以上のＪ５ＶＣして、記憶マント１０内の記憶セルＭが
行方向お１び列方向からそれぞれ選択されるようになっ
て℃・る。アドレスデータＡ１に基づいて選択された行
と列の交差か所に接続されて℃・る記憶セルＭは、その
選択された相補データ線対り、　ＤおよびＹ選択スイッ
チ列４０を介して共通γ−タ線Ｌｌ、Ｌ２に接続される
。そして、この共通データ線Ｌｌ、Ｌ２に現われる電位
の変化が読出センス回路５０に、Ｊ：つて検出され、こ
の検出結果が記憶データの読出出力Ｄｏｕｔとなる。

第２図は第１図に示した記憶装置の内部回路の一部を示
すものであって、同様に本発明者等によって開発された
ものである。

同図に示すように、各相補データ線対り、　Ｄはそれぞ
れ、その一端がプルアップ用ＭＯ８電界効果トランジス
タｍｌｌを弁して共通電源Ｖｃｃに接続され、その他端
が上記Ｙスイッチ列４０内のＹ選択スイッチ（カラム・
スイッチ）ｓｌ、ｓ２を介して上記共通データ線Ｌ１．
Ｌ２に接続されるようになっている。従って、この共通
データ線Ｌ１．Ｌ２に相補的に現われる電位の変化な読
出センス回路５０によって検出することにより、選択さ
れた記憶セルＭに書込まれた記憶情報を読出すことがで
きる。上記Ｙ選択スイッチ列４０内の各フ１択スイッチ
５１．８２はそれぞれＭＯ８市界効果トランジスタを用
いて構成されている。

ところで、上記Ｙ選択スイッチｓ１＋ｓ２は、非選択時
つまり有効なアドレスデータが入力されていないときに
は、すべて０ＦＦ（非導通）となる。このとき、上記共
通データ線Ｌ１．Ｌ２は、いずれの相補データ線対り、
　Ｄにも接続されない状態となる。このときに共通デー
タ線Ｌ１．Ｌ２の電位が浮遊状態となってその電位が定
まらない、という状態になる。

非選択時に共通データ線Ｌ１．Ｌ２の電位が浮遊状態と
なると、この共通データ線に寄生する容量に充電されて
いた電荷が、この間に放電してしまい、共通データ線Ｌ
１．Ｌ２の電位は、かなり低い電位（例えば接地電位に
近い電位）まで下がってしまう。そのため、次に選択さ
れ、メモリセルに記憶されていた情報が読み出される時
に、相補データ線対の電位変化を検出するセンス回路が
安定に動作する電位まで共通データ線の電位がたちあが
るまでに時間がかかりアクセスタイムが長くなってしま
う。

そこで本発明者等は、第２図に示すように、バイアス回
路６０を設けその共通データ＃！Ｌ］、Ｌ２に常に一定
電位（センス回路が安定に動作する電位に近い電位）を
与えることにより、アクセスタイムを短かくする技術を
考えだした。

第２図に示す本発明者等によって考えだされたバイアス
回路６０は、Ｍ　ＯＳ　ｔ、弁効果トランジスタによっ
て構成されるインピーダンス素子Ｚｌ。

Ｚ２．Ｚ３．Ｚ４’１１用い”Ｃ２組の分圧００路（Ｚ
ｌとＺ３およびＺ２とＺ４）を組み、各分圧点における
電圧をそれぞれ上記共通データ線Ｌ１．Ｌ２に与えるよ
うにしたものである。その２組の分圧回路（ＺｌとＺ３
およびＺ２と７，４）はそれぞれ共通電源ＶＣＣと接地
電位との間に接続され、共通宣係Ｖｃｃと接地電位間の
電圧を抵抗分圧して得られる電圧を上記共通データ、ｖ
ｉ！Ｌ１．Ｌ２に与える。

こね、（τより、上記共通データ線Ｌ１．Ｌ２が電気的
に浮遊状態になることが回避されて一定電位にバイアス
されるようになる。インピーダンス素子Ｚｌ−Ｚ４と１
７てのＭ　ＯＳ　電界効果トランジスタはそハ、それ一
定の制御電圧ＶＳＩ、ＶＳ２によって所定の等価抵抗（
インピーダンス）をもつべく導通制御される。

一万、本出願人等は、スタチックＲＡＭの低消費電力化
、高速什の観点から研究を進め、スタチックＲＡＭ＆バ
イポーラトランジスタ、ＭＯＳ）ランジスタの双方を用
い構成する技術を開発した。

その概略を述べると以下のようなものである。すなわち
半導体メモリ内のアドレス回路、タイミング回路などに
おいて、長距離の信号線を充電および放電する出力トラ
ンジスタ及びファンアウトの大きな出力トランジスタは
バイポーラトランジス・　タにより構成され、論理処理
、例えば反転、非反転、ＮＡＮＴＪ、ＮＯＲ等の処理を
行う論理回路は、０Ｍ０８回路より構成されている。０
Ｍ０８回路によって構成された論理回路は低消費電力で
あり、この論理回路の出力信号は低出力インピーダンス
σ）バイポーラ出力トランジスタを介して長距離の信号
線に伝達される。低出力インピーダンスであるバイポー
ラ出力トランジスタを用いて出力信号を信′＠ｉ線に伝
える。Ｊ：５にしたこと１（より信号線の浮遊容量に対
する信号伝播遅延時間の依存性を小さくすることができ
る作用でもって、低消費電力で高速度ｆ）半導体メモリ
が得られると（・うものである。

上記したバイポーラ・ＣＭＯ８混在技術を用℃・た高速
、低消費電力のＳＲＡＭ技術にもとづき、本発明者等は
さらにアクセスタイムの高速化を検討した。その結果、
アクセスタイムを短かくするには、共通データ線電位を
下げた万がよいこと、共通データ線のインピーダンス（
あるいは共通データｎ上の信号撮幅）が小さい万がよい
こと、が判明した。

すなわち、共通デー　タ線Ｌｌ、Ｌ２におけるインピー
ダンスはできるだけ小さくした万が、各共通デー　タ＃
Ｌ１．Ｌ２に寄生する容量Ｃｓｌ、Ｃｓ２と上記共通デ
ータ線のインピーダンスとによって決定される時定数を
小さくすることができ、共通データ線の信号伝達速度が
向上できることがわかった。

また共通データ線の電位が高いと、第２図に示すセンス
増幅器５Ａ５０を構成する差動対をなすトランジスタＱ
１．Ｑ２のペース電位が高くなり、コレクタ電圧が一定
であるためトランジスタＱｌ。

Ｑ２が、飽和に近づくため、このことが信号伝達速度が
低下する一因となることがわかった。

この対策として、第２図に示すコモンデータ線電位発生
回路６０を用い、コモンデータ線のインピーダンスを小
さくし、且つコモンデータ線電位を下げようとするとイ
ンピーダンス素子としてのＭＯ８ＦＥＴＺ１．Ｚ２．Ｚ
３．Ｚ４０オン抵抗を小さくする必要がある。

しかしながら、上記共通データｉＴ、］、Ｌ２における
インピーダンスを低くするために、上記共通データ線バ
イアス回路６０内のＭ　ＯＳ　Ｆ　Ｅ　ＴＺ１〜Ｚ４の
オン抵抗（等価インピーダンス）を小さくすると、今度
は非選択時にＭＯ８ＦＥＴＺ１〜Ｚ４を゛通って流れる
貫通電流ｌｘ（図中の矢印方向に流れる電流）が多くな
って、この部分での消費電力が増大してしまうことがわ
かった。

すなわち、動作速度向上のため、共通データ線バイアス
回路６０内のＭＯＳＦＥＴのオン抵抗を小とすると、今
度は非選択時における消費電力が増大してしまうという
背反する問題点が生じるということが本発明者等によっ
て明らかとされた。

〔発明の目的〕

この発明の目的は、消費角：力をそれｉｔど多く増大さ
せることなく動作速匿を向上させることができるように
した記憶装置技術を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである＾ すなわち、低電圧あるいは低インピーダンス出力の電源
を用いて共通データ線をバイアスすることにより、大き
な貫通電流あるいは定常電流を流すことなく、上記共通
データ線における等価インピーダンスを低減させること
ができるようにし、これにより消費電力をそれほど多く
増大させろことなく動作速既を向上させることができる
ようにする、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

１工お、図面において同一符号は同一ある℃・は相当部
分を示す。

第３図はこの発明が適用される半導体記憶＠置の全体構
成の一例を示す。

同図に示す記憶装置１００ば、前ｉ１シした本出願人等
によって開発されたＣ−ＭＯ８素子とバイポーラ素子と
が混在して形成される、いわゆるＢ１／Ｃ−ＭＯ８型半
導体集績回路と１．て構成されたもので、機能的にはス
タチック型Ｒ，ＡＭを構成する。この半層体記憶装置１
００は、多数の記憶セルＭを行と列のマトリックス状に
配列した記憶マットｊＯ１この記憶マ／ト１０内の記憶
セルをアドレスデ＝−タＡｉ　ＩｔＣ基づいて１１釈す
るためσ）Ｘデコーダ・ドライバ２０およびＹデコーダ
３０などを有する。

Ｘデコーダ・ドライバ２０は、アドレスデー　タＡｌの
下位（上位）ビットデータをデコードして択一的な選択
信号Ｘ　ｏ　−Ｘ　ｍを作成する。この選択信号ＸＯ〜
Ｘｍは、上記記憶マット１０の行方向に布線されたワー
ド線Ｗに与えられる。

Ｙデコーダ３０は、アト１／スＪ−タＡｉの上位（下位
）ビットデータをデコードして択一的な選択信号ＹＯ〜
Ｙｎを作成する。この選択信号Ｙ。

〜ＹｎはＹ、コ択スイッチ列（コラム・スイッチ列）４
０に与えられる。そして、このＹ選択スイッチ列４０に
よって、上記記憶マント１０の列方向に２不つつ対にな
って布線された相補データ線対り。

■）を選択する。この選択は上記ワード線Ｗの選択と同
時に行なわれる。

以上のようにして、記憶マット１０内の記憶セル八４が
行方向および列方向からそれぞれ選択される。Ｊ：うに
なっている。アドレスデータＡｉに基ついて雷゛、１択
された行と列の交差か所に接続されて℃・る記憶セルＭ
は、相補データ線対り、　ＤおよびＹ選択スイッチ列４
０を弁し壬共通データａｌＬ１゜Ｌ　２に接ｆＦｉｃさ
れる。そして、この共通データ線Ｌ１．Ｌ２に現われる
電位の変化がセンス回路５０によって検出され、この検
出結果が記憶データの読出出力Ｄｏｕｔとなる。

第４図は第３図に示した記憶装置の内部回路の一部を示
す。

同図に示すように、各列ごとの相補データ線対り、　Ｄ
ＶＣ＆−１それぞれＭＯ８′＠Ｊ界効果トランジスタｍ
１．３．ｍ１４を弁して記憶セルＭが接続されてし・る
。この記憶セルＭとデータｉｌＤ、　　Ｄとの間に介在
するＭＯ８ｔ界効果トランジスタｍ１３゜ｍ１４を選択
ワード＃ｉｌＷにより行方向に沿ってＯＮ（導通）させ
ると同時に、（・ずれか１つの列のデータ線り、Ｄを選
択することにより、その選択ワード＃ｉｌＷと選択デー
タ線り、　　Ｄとの交差か所に位置する記憶セルＭが選
択されて共通データ線Ｌ１．Ｌ２に接続されるようにな
る。各データ線り、■〕はそれぞれ、その一端がプルア
ップ用ＭＯ８？！、界効果トランジスタｍｌｌを介して
共通電源ＶＣＣに接続され、その他端が上記Ｙスイッチ
内のＹ選択スイッチ（カラム・スイッチ）ｓｌ、ｓ２を
弁して上記共通データ線Ｌ１．Ｌ２に接続されるように
なっている。従って、この共通データ線Ｌｌ、Ｌ２に相
補的に現われる電位の変化をセンス回路５Ａ５０によっ
て検出することにより、選択された記憶セルＭに書込ま
れた記憶情報を読出すことができる。上記Ｙ選択スイッ
チ列内の各選択スイッチ５ｉｔｓ２はそれぞれＭＯ８Ｔ
！Ｌ界効果トランジスタを用いて構成されて（・る。

他方、非選択時に共通データ線Ｌ１．Ｌ２が浮遊状態と
なってその電位が定まらない、という状態を避けるため
に、その共通データ線Ｌ１．Ｌ２に一定電位を与えるた
めのバイアス回路６０が股ｋｌ−られて℃・る。このバ
イアス回路６０は、ＭＯ８電界効果トランジスタによっ
て構成されるインビー１−ンｘｉ子ＺＬ　Ｚｌ、Ｚ３．
Ｚ４に用いて２組の分圧回路（Ｚｌとｚ３およびｚ２と
Ｚ４）を組み合せ、各分圧点における電圧をそれぞれ上
記共通データ線Ｔ、１．Ｌ２に与えるように構成されて
いる。

ここで、上記２組の分圧回路（ＺｌとＺ３およびＺｌと
Ｚ４）は電圧降下回路７０を直列に介して共通Ｎ、曽■
ｃ　ｃと接地電位との間に接続されて℃・る。この電圧
降下回路７０は、この実施例では複数個のダイオードを
順方向に直列接続してなるダイオード列ｐｎによって構
成されて−・る。これにまっ、共通電源Ｖｃｃよりも低
い一定電圧の電源Ｖｄが得られる。そして、この低電圧
室、源Ｖｄが各分圧回路（ＺｌどＺ３およびＺｌとＺ４
）に与えられる。従って、上記共通データａＬ１．Ｌ２
は、上記低電圧＠涼Ｖｄを抵抗分割して得られる電圧に
よって一定電位にバイアスされる。

インピーダンス素子Ｚ１〜Ｚ４としてのＭＯ８電界効果
トランジスタはそれぞれ、一定の制御電圧Ｖ　ｓ　］　
ｅ　Ｖ　ｓ　２によって所定の等価抵抗（インピーダン
ス）をもつべく導通制御される。

バイアス回路６０内の分圧回路（ＺｌとＺ３およびＺｌ
とＺ４）には電源市、圧から一定の電圧レベルが降下し
た電、圧Ｖｄが印７＋１１される。

カラムスイッチｓｌ、Ｓ２が非選択時の共通データ線の
、Ｔ、］、Ｌ２の電位Ｖｒｅｆは、インピーダンス素子
としてのＭＯ８電界効果トランジスタＺ１゜Ｚ　２．　
　Ｚ　３　、　　Ｚ　４　ノオン抵抗＆ツレツレＲ］　
。

Ｒ２，Ｒ３，Ｒ４とすると となる。

一万、共通データ線Ｌ１．Ｌ２は、センス増幅器５Ａ５
０を構成する差動対をなすトランジスタＱ］、０．２の
ベースに接続されている。トランジスタＱ１．Ｑ２が安
定にオンするために必要なトランジスタＱ１．Ｑ２の最
小のベース電位ｖｂは差動トランジスタＱ、］、Ｑ２の
ための定電流源とし７て動作するところのＭＯ８電界効
果トランジスタＱ３のソース、ドレイン間電圧なＶｄｓ
とし、トランジスタＱ、］、０．２のベース、エミッタ
間電圧なＶｈｅとすると Ｖｂ　＝　Ｖｂｅ　＋　Ｖｄｓ　　　　である。

ゆえに、データ読出し時に、センス増＋１ｔｉｌ　Ｄ　
Ｓ　Ａｓ２が高速に安定動作状態にするために、上記待
機時における共通データ線電位Ｖｒｅｆは、ｖｂよりあ
る程度の電圧βだけ低い値に設定される。

すなわち、Ｖｒｅｆ　＝Ｖｂｅ　＋Ｖｄ５−βト設定サ
レル。

トランジスタＱ１．Ｑ２のベースに印加されるバイアス
電圧は、必要最小限の電位であり、トランジスタＱ１．
Ｑ２が飽和したり、データ出力中間増幅器ＤＯＩＡの初
段増幅段を構成するベース接地トランジスタＴ２７．Ｔ
２８の出力グイナミノクレンジが小さくなったりするこ
とがない。

次に、カラムスイッチ５ｌｅｓ２がＹ選択信号ＹＯによ
りオンとなりメモリセルに記憶されて℃・るデータが読
出される場合を考える。この場合、メモリセルに記憶さ
れているデータのＨ，Ｌの情報が相補データ線対り、　
Ｄの電位変化、共通データ線対の電位変化となってセン
ス増幅器５Ａ５０に入力されるのであるが、この時の信
号伝達のようすを、第４図に電流変化でもって示す。実
際の信号伝達メカニズムは、種々の要因が影響し、簡単
に説明できないが、第４図は、その大まかな概略を示す
ものとし、以下簡単に説明する。

今、メモリセル（フリップフロップ回路）を構成するｎ
チャネルＭＯ８電界効果トランジスタｍ１５がオフ状態
であり、ＭＯＳｔＩ！、弁効果トランジスタがオン状態
であるとすると、Ｍｏ５ｔ界効５ｋ　Ｆランジスタｍ１
５のドレインがＨ”レベル、Ｍ　０８’Ｍ’ｒ、界効果
トランジスタｍ１６のドレインが”Ｌ″レベルあり、こ
び）電位がＭ　Ｏ８１ｉ界効果トランジスタｍ１３．ｍ
１４’／＜介して相補データ線対り、　Ｄに伝達され、
データ線１〕が゛′Ｈ″レベノペ′７−−タ線りがＬ　
”レベルとなる。

すると、ｊ′−夕線ＤＶＣつ℃・ては、このデータ線１
）に寄生する畜生容量Ｃｓ４に、プリチャージ用ＭＯ８
ＦＥＴｍｌ　］を弁して蓄積された電荷が放電さ１１電
流１１．Ｉ２が流れる。

ヤだ、データ線ＤＫついては、プリチャージ用へ４０８
　Ｆ　Ｅ　’１’　ｍ　Ｊ　］　’Ｇ’介して、１１イ
流Ｊ３が流れる。

次に共通）−夕ｐＬ］、Ｌ２にすし・て考えると、共辿
アー＝夕線Ｌ２につ℃・ては、共通データ線に寄生すＺ
）’ＪＨｆｚＣｓ２に蓄えられていた電荷が、王と１．
てＭＯ３ＦＥＴＺ４を介し７て放電され（電流Ｉ６）、
共通を一夕線Ｌ２の電位はローレベルとなる。

−万、共通データｍＬ１についてみると、・共通戸　夕
線Ｌ】に寄生する８量Ｃｓｌが、電流Ｉ３の一部、およ
びＭＯ８ＦＢＴＺＩを弁して供給される電流Ｔ７によっ
て充電され、共通データ線Ｌ１の電位がＨ”レベルとな
る。以上簡単に述べたように、ＭＯ８ＦＥＴＺ１．Ｚ２
．Ｚ３．Ｚ４は、共通データ線に寄生すイ）寄生容量Ｃ
ｓ１．　Ｃｓ２の光。

放電ＩＦ−Ｗｒ　与ｌ、１．−ＪＪ４０ＳＦＥＴＺ］　
〜Ｚ４（７）等価抵抗と、」＝記寄生容ｉ；ｉ：　Ｃ５
］、Ｔ　Ｃｓ　２によって決まる時定数が共通データ線
の電位変化速度に影響を与える。このため、前述した如
く、ＭＯ８ＦＥＴＺ１〜Ｚ４の等価砥抗は、比較的低い
値に設定されており、これにより共通データ線の雷４位
変化速朋がはやめられる。なお本発明者等の検討による
と、ＭＯ８ＦＩシＴＺ１．Ｚ２．Ｚ３．Ｚ４０等価抵抗
なＲ１，Ｉｔ２．Ｒ３，１１とすると、Ｒ］　ＩＲ２（
Ｒ３，）ｔ４と設定すると、アクセスタイムが速くなる
ことが明らかとなった。

ここで注目すべきことは、上述したようにＭＯ８ＦＥＴ
ＺＩ〜Ｚ４のオン抵抗をある程度小さくしても、電源電
圧Ｖｃｃから、電圧降下回Ｆ６７０にＪっである程度の
ｍ；圧だけ低下した電圧Ｖｄが、ＭＯ８ＦＥＴＺＩ、Ｚ
２のドレインに印刀口されるように’ｆ：ｃっており、
これにより、非選択時に、ＭＯ８ＦＥＴＺＩ、Ｚ３．ｔ
ｉ、ｒびＺ　２　、　Ｚ　４　ヲａしる貫通電流量を小
さくできることである。・以上述べたように、大きな貫
通電流あるいは定常電流を流すことなく、共通データ線
電位をさげ、かつ上記共通データ＠Ｌ１．Ｌ２における
等価インピーダンスを低減させて、消費電力をそれｔｌ
と多く増大させることなく動作速度を向上させることが
できるようになる。つまり、上記共通データＩｆ！Ｌ］
、Ｌ２付近の寄生容量による時定数が該共通データ＠Ｔ
ｉｘ、Ｌ２の低インピーダンス化によって小さくなり、
これにより動作速度の向上がはかれる。Ｊ：５Ｖｃなる
。

第５図は上記共通データ＃！Ｌ１．Ｌ２における電圧切
換わりの状態を示す。

第６図はこの発明による記憶装置の要部における第２実
施例を示す。

同図に示す実施例は、基本的には前述した実施例と同様
である。ただ、ここでは、バイアス回路６０を動作させ
るための低電圧電源Ｖｄを得るために、前記電圧降下回
路７０に代えて、エミッタフォロワによる定電圧発生回
路７２が設けられて〜）る。

この定電圧発生回路７２は、バイポーラトランジスタＱ
７１とＭｏ５ｔ、界効果トランジスタｍ７４とによるエ
ミッタフォロワ段を用いて構成されている。この場合の
ＭＯ８電界効果トランジスタｍ７４は負荷インピーダン
スとして機能する。この負荷インピーダンスは、エミッ
タフォロワ段での消費電流を増大させないようにするた
めに、上記インピーダンス素子Ｚ】〜Ｚ４のそれよりも
十分に高く設定される。また、このエミッタフォロワ段
に基準電圧を与えるために、ＭＯ８電界効果トランジス
タｍ　７３　ｅ　ｍ　７２１　ｍ　７３およびダイオー
ド列Ｄｎが使用されている。

ココテ、ＭＯ８電界効果トランジスタｍ７１゜ｍ７２．
ｍ７３の導通によって上記ダイオード列ＤｎｌＣ定電流
が供給されると、そのダイオード列Ｄｎの両端に定電圧
が生じる。この定電圧が上記バイポーラトランジスタＱ
７１のベースに入力されることにより、そのバイポーラ
トランジスタＱ７］のエミッタから低インピーダンス出
力の電源Ｖｄが得られる。そして、この出力電源Ｖｄの
Ｔｆｔ、Ｆｆ：、を・、上記ダイオード列Ｄｎの数など
を調節することによって共通電源Ｖｃｃよりも十分に低
く設定することにより、インピーダンスｉ子Ｚｌ〜Ｚ４
からなるバイアス回路６０に低電圧かつ低インピーダン
スの［、温Ｖｄを供給′することができ、これにより前
述した実施例と同様の効果を得ることができる。

さらに第６図に示した実施例では、上記ダイオード列Ｔ
）　ｎに定電流を流すためのＭＯ８’Ｆ［ｒ、弁効果ト
ランジスタｍ７１ｅ　ｒｎ７２および上記バイポーラト
ランジスタＱ、７］の負荷抵抗としてのＭＯ８電界効果
トランジスタｍ　７４がそれぞれ外部からの信号、例え
はチップ選択信号Ｃ８などによって制御されるようにな
つ℃いる。これにより、例えは待機時（Ｃ８が“Ｈ″の
ときなと）Ｋ、上記ＭＯ８電界効果トランジスタｍ７］
、ｍ７２＊ｍ７４をＯＦＦ状態にしてバイアス回路６０
の動作電源Ｖｄを自動的に遮断する。Ｊ：５ＶＣ構成す
ることができるようになる。そしてこれにより、例えば
読出動作以外のときある℃・は非選択時などにおける消
費電力を自動的に節減させる、ということができるよう
になる。

第７図はこの発明による記憶装ｊ、の要部における第３
実施例を示す。

同図に示す実施例も、第６図に示したものと同様に、バ
イアス回路６０を動作させるための低電圧電源Ｖｄを得
ろために、エミ、！り７オロワによる定電圧発生回路７
２が設げられている。

この定電圧発生回路７２は、バイポーラトランジスタＱ
７］とＭＯ８電界効果トランジスタｍ７４とによるエミ
ッタフォロワ段を用いて構成されている。この場合のＭ
Ｏ８電界効ＪＰ−トランジス））ｍ７４＋′よ負荷イン
ピーダンスとして機能し、電位を安定させる働きをする
。また、このエミッタフォロワ段に基準電圧を与えるた
めに、ｐチャネルディプレッション形ＭＯ８ｔ界効果ト
ランジスタｍ７１．ｍ７２および定電圧発生用ダイオー
ド１）ｄｌ、Ｄｄ２が使用されている◇ ここで、ディプレッション形Ｍ　ＯＳ　ＹＥＴ、弁効果
トランジスタｍ７１．ｍ７２を介して上記ダイオードＤ
ｄ１．Ｉ）ｄ２に定電流が供給されると、そのダイオ−
）”１）ｄｌ、Ｄｄ２の両端に定電圧が生じる。この定
電圧にＭ　ＯＳ電界効果トランジスタｍ　７２のオン抵
抗による電圧降下を加えた電圧が上記バイポーラトラン
ジスタＱ７１０ベースに入力されることＶＣ，ｊす、そ
のバイポーラトランジスタＱ７１のエミッタから低イン
ピーダンス出力の電源Ｖｄが得られる。そして、この出
力電源Ｖｄの電圧を共通？を源Ｖｃｃ、Ｊ：りも低く設
定することにより、インピーダンス素子Ｚｌ〜ｚ４から
なるバイアス回路６０に低電圧かつ低インピーダンスの
電源Ｖｄを供給することができ、これにより前述した実
施例と同様の効果を得ることができる。

さらに第７図に示した実施例では、上記ダイオードＩ）
ｄｌ、Ｄｄ２が、トランジスタＱ７１のヘース・エミッ
タ間電圧の温度依存性を補償する働きをし、温度変化に
対応して、出方電圧Ｖｄが変動するのを防止する。この
ため出力電圧（Ｖｄ　）が温度に対し℃安定化されるよ
うになる。これＩ／Ｃ，にり、共通ｆ−１１ＲＬ　］　
、　　Ｌ　２のバイアス電位をさらに安定化させること
ができる。そしてこれにまり、例えば上記共通データ線
Ｌ１．Ｌ２における信号電圧の撮ｅを犬４＠に小さくし
ても、安定かつ確実な読出センスを行なうことができる
。Ｊ：５になる。

第８図はこの発明による記憶装置の要部における第４実
施例を示す。

同図に示した実施例では、上述１〜できた実施例とは異
なり、バイアス回路６０が、抵抗分圧回路によらず構成
されている。すなわち、ここでは、低電圧かつ低インピ
ーダンス出力の定電圧発生回路７２の出力をインピーダ
ンスｉ子Ｚ１．Ｚ２Ｙ介して直接共通データ線Ｌ１．Ｌ
２に与えるようにしている。この場合、定電圧発生回路
７２は、理想電池を模擬するような能動回路によって構
成される。つまり、インピーダンスに方向性がなく、流
出電流（吐出し電流）　Ｉｏｘが流れる場合と流入電流
（吸込み電流）　ｌｘｉが流れる場合のいずれの場合に
も一定の低インピーダンスを示す、Ｊ：うな双方向出力
特性をもつ定電圧発生回路７２が使用される。

第９図は、その双方向出力特性をもつ定電圧発生向゛路
７２の一例を示す。同図に示す定電圧発生回路７２は差
動型高利得１１流増幅回路７４によって、いわゆるボル
テージフォロワと呼ばれる能動回路を構成したものであ
る。この能動回路の入力何１には非常１（高い等価イン
ピーダンスが得られ、そσ）出力側には非常に低い等価
インピーダンスが得らハ、る。従って、共通電源ＶＣＣ
の電圧を高抵抗　、１１、］、Ｒ２で分圧して得られる
電圧を入力させると、この入力電圧とほぼ同市圧の直流
出力が低出力インピーダンスで得られる。これにより、
太き１、（定常′Ｃ１（流あるいは貫通電流を流すこと
なく、共通、子−夕ｉＬ］、Ｌ２を低インピーダンス状
態にバイアスすることができる。しかも、そのバイアス
’ｔｈ位はヒ記島抵抗Ｒ１，Ｒ２の比によって任意に、
設定することができる。これにより、共通データＦｉＩ
Ｉ、１．Ｉ、２を、重速読出および安定動作にもつとも
適した状態にバイアスずろことができるようになる。

なお、この実施例では、上記定電圧発生回路７２の出力
角、圧（Ｖｄ）が共通箱；のＶｃ、（の電圧よりも十分
に低く設定される。具体的には、データ線１３．１）と
共通す一タ約Ｌｌ、Ｌ２どの間に、十記Ｙ選釈スイッチ
ｓ１．ｓ２として使用されているＭＯ８電界効果トラン
ジスタのＯＮ（導通）抵抗を十分に低くできるような電
位差が確保できるような電圧とする。

第１０図はこの発明による６４にビットスタチック型記
憶装置を示す。

同図に示す実施例は、選択さ第１た記憶セルへ４−ＣＥ
　Ｌに書込まれた記憶情報を共通テ帰゛タ純Ｌｌ。

Ｌ２および読出センス回路ＳＡ５０？介し２て読出すよ
うに構成するとともに、上記共通データ線Ｌ１．Ｌ２お
よび読出センス回路５Ａ５０を複数系列に分割して設け
て℃・る。すなわち、この６４にビットＲＡＭでは、上
記共通データ線Ｌ１．。

Ｔ、　２および上記読出センス１す４路５０が１６系列
に分Ｖｌｌｌｌされて設けられ、そのいずれか１つの系
列が選択さハて能動化されるようになって（・る。第１
０図１（おける出力側が黒くマークされた論理シンボル
の回路は、出力信号線の浮遊容量を充電および放１１℃
する出力トランジスタがバイポーラトランジスタにより
構成され、反転、非反転、ＮＡＮＤ。

ＮＯＩ’（等の論理処理がＣＭｏ５回路により実行され
る準ＣＭ　ＯＳ回路であり、通常の論理シンボルの回路
は純ＣＭＯ８回路であることを示して℃・る。

第１０図に示されるようにアドレスバッフ　７　Ａ　Ｄ
ＢＫは、例えば外部から’Ｉ”　Ｔ　Ｌレベルのアドレ
スバッフＡ７〜Ａ１５をその入力に受け、非反転出力ａ
７〜ａ１５と反転出力１７〜ａ　］　］５−ｑ相補出カ
信号に送出するための非反転９反転回路０７〜Ｇ］５が
配置されている。非反転９反転回路０７〜Ｇ］５の出力
トランジスタは、上述した如く、バイポーラトランジス
タにより構成されているため、非反転１反転回路０７〜
Ｇ］５の出力信号線が半導体チップ表面上で長距離にわ
たり配置されると１−ても、非反転９反転回路０７〜Ｇ
］５を高速度で動作させることが可能である。

次１ｃＹデコーダＹ−ＤＣＲＩにっ℃・て簡単に説明す
る。

アト１／スバノフアＡＤＢから得られた内部アドレス信
号ａ７〜ａ１５．ａ７〜１１５が印刀口される２人力Ｎ
ＡＮＤ回路０７４〜Ｇ７７．０７８〜Ｇ８］、０８２〜
Ｇ８５と、３人力ＮＡＮＤ回路０８６〜０９３とを含む
。

さらに、ＹデコーダＹ−ＤＣＲＩ内にお〜・て、これら
のＮＡＮＤ回路０７４〜Ｇ９３の出力信号線は、長距離
で配ｔされるとともに多くのＮＯＲ回路０９４〜Ｇ９５
の入力端子に接続されているため、これらＮＡＮＤ回路
０７４〜Ｇ９３の出力信号線の浮遊容量は大きな容量値
となる。

従って、３人力ＮＡＮＤ回路０８６〜Ｇ９３は、その出
力トランジスタがバイポーラである準ＣＭＯ８・３人力
ＮＡＮＤ回路によって構成され、２人力ＮＡＮＤ回路０
７４〜Ｇ８５は、その出力トランジスタがバイポーラで
ある準ＣＭＯ８・２人力ＮＡＮＤ回路によって構成され
ている。

−万、第３図において、３人力ＮＯＲ回路Ｇ９４゜Ｇ９
５の出力信号線は短距離でインバータＧ１００゜Ｇ１０
】σ）入力に接続されているため、これらの３人力Ｎ　
Ｏ１１回路０９４〜Ｇ９５の出力信＠線の浮遊容量の芥
子、を値は小さ〜・０従って、これらの３人力Ｎ　ＯＲ
回Ｆ？５Ｇ９４〜Ｇ９５は純ＣＭＯ８・３人力Ｎ　Ｏ１
回路により構成されている。

さらに、インバータＧ１００．Ｇｌ旧の出力信号線は短
距離で２人力ＮＯＲ回路Ｇ９８．Ｇ９．９の入力螺子に
接続されて〜・るため、これらのインバータＧ　１０（
１，Ｇ　１０１σ）出力信号線の浮遊容量の容（＾、値
し↓小さ〜・。従って、これらのインバータ（）　１（
１０，、Ｇ　１０１は周知の純ＣＭＯ８・インバータに
よら構成されて（・る。

次にメモリ・アレイＭ−ＡＲＹを構成する１ビツトのメ
モリ・セルＭ　−ＣＥＬ　ＶＣつキＭ、明−ｆ　７１゜
このメモリ・セルＭ−ＣＥＬは負荷抵抗Ｒ１゜Ｒ２とｎ
チャネルＭＩＳＦＥＴＱ１０１．Ｑ、１０２からなる１
対のインバータの入出力を又差結合したフリップ°フロ
ップと、トランスミッション・ゲート用ｎチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ、　１０３　、　Ｑ］０４とに
より構成されで（・る。

フリップ・フロップは情報の記憶手段として用℃・ら力
る。トランスＳ・ンション・ゲートはＸデコーダ（ロウ
デコーダ）に接続されたワード線Ｘ】に印力口されるア
ドレス信号にＪつで制御され、相補データ線対Ｔ）　］
Ｑ００　、１月００１とフリップ・フロップとの間の情
報伝達がこのトランスミッション・ゲートによって制御
される。

読出し動作時には、書き込み制ａ信号ＷＥＣ８に、Ｊ”
ＪＭＯ８ｔ界効果トランジスタｍｌ、Ｒ２がオフ状態に
なされメモリセルに記憶されている情報が、読出しセン
ス回路選択回路５ＡＳＣから発生する読出しセンス回路
選択信号Ｙｓ（およびチップセレクト信号Ｏ８）により
能ｑｆｂ化された、読出しセンス回路５Ａ５０．データ
アウトプットバノフプＤＯＢを弁して読出さｆｌ：る。

また書込み動作時には、ＭＯ８’ｉＩ７．弁効果トラン
ジスタｍＬｍ２がオン状態となり、−万、読出センス回
路選択信号Ｙｓ’により読出センス回路５Ａ５０はオフ
状態となり、入力データが、データインプノトバノファ
ＤＩＢ、　データ入力中間増幅回路Ｄ　Ｊ、　Ｉ　Ａを
介して所定のメモリセルに書込まれる。

第１０図に示した実施例では、上述した構成の記憶装置
」００において、選択された系列の読出センス回路５０
に接続される共通データ線Ｌｌ。

Ｒ２だけに該データ線を一定電位にバイアスするための
電圧を選択的に与えるようにしたことを特徴とする。具
体的には、前記バイアス回路６（１６共通データ線Ｌ１
．Ｌ２および読出センス回路５０ごとに設ける。これと
ともに、上記読出センス回Ｐ３５０の選択信号Ｙｓを分
岐し、この分岐された信号を上記バイアス回路６０の制
御信号とする。そして、選択された読出センス回路５０
に対応１−るバイアス回路６０内の接地側インピーダン
ス素子Ｚ３．Ｚ４だけをＯＮ状態にし、他の非選択読出
七ンス回路（図示省略）に対応するバイアス回路６０内
の接地側インピーダンスｉ子はすべてＯＦＦ状態にする
。これにより、共通データ醒Ｌｌ、Ｌ２をバイアスする
ための１℃流を、例えば上述した６４にビン）型ＲＡＭ
の場合では、約１／１６にまで減少させることができる
ようになる。

さらに、上記読出センス回路の選択信号Ｙｓは、チップ
選択信号Ｃ５との論理積がとられている。

この場合は、チップ選択信号Ｃ８が非能動となる待機時
において、上記共通データ線Ｌ１．Ｌ２をバイアスする
ための電流をほとんど流さないようにすることができる
。このように、この実施例では、記憶装置１００の平均
消費電力？さらに少なく節減することができるようにな
る。

なお、上記バイアス回路６０に低坩圧Ｖｄを与えるため
の定電圧発生回路７２ば、共通のものを１つ設けるだけ
でよい。

〔効果〕

（１）選択された記憶セルに書込まれた記憶情報を共通
データ線を介して読出すように構成された記憶装置にあ
って、大きな貫通電流あるいは定常電流を流すことな（
、上記共通データ線における等価インピーダンスを大幅
に低減させることができ、これにより消費電力をそれほ
ど多く増大させろことなく動作速度を向上させることが
できる、とし・う効果が得られる。

（２）　　また、：＋８釈された記憶セルに書込まれ１
こ記憶情報を共通データ線および読出センス回路を介し
″′Ｃ読出すように構成′″ｆ″るとともに、上記共通
データ線および読出センス回路を複数系列に分割してｉ
没け、この複数系列の中の１の系列の読出センス回路だ
けをフｇ４択して能動化するように構成された記ＩＰ装
五にあっては、選越された系列の読出センス回路に接続
される共通データ線だけに該データ綿を一定電位にバイ
アスするための電圧を選択的に与えるようＶＣすること
により、上記共通データｆｒβをバイアスするための電
流をさらに大幅に少な（することができ、これにより記
憶装置全体の平均消？！？布力をさらに節減することが
可能になる、という効果が得られる。

以上本発明者によって１よされた発明を実施例にもとつ
き具体的に説明したか、この発明は上記実施例に限定さ
れるものではな（、そσ）要旨を逸脱しない範囲で種々
震災可能であることはいうまでもない。例えば、上記バ
イアス回１ｉ’３６０内のインピーダンス−４子ｚｉ〜
７．４　Ｋバイポーラトランジスタを用いても、（い。

し利用分野］ 以−］−の説明では王として本発明者によってなされた
発明をそのＮＵとなった利用分野であるスタチック型Ｉ
ｔ　Ａ　Ｍ　Ｋ適用した場合につ℃・て説１明したが、
そプしに限定されろものでは７．Ｃ＜、例えば、ＲＯＭ
ある℃・はダイ−）ミックＲＡＭなどにも適用できる。

少１工くとも共通データ線を介して記憶情報な読出′１
−条件θ）もの圧は適用できろ。

図面の１槓単ブ、Ｃ説明 第１図は本発明者等ｊ（よって出願前に検討された記憶
装置の全体構成σ）−例を示す図、第２Ｍは８１！　］
図に示した記憶装置の一部ケ示す回路図、 第３図はこの発明が適用されろ記憶装置の全体構成の一
例を示す図、 第４図は第３図の一部であって、かつこの発明Ω要部に
おける一実施例を示す図・ ２Ｉ！！５図はこの発明の一実施例による記憶装置にの
特性の一例を示す図、 第６図はこの発明の第２実施例を示す要部回路図１、 第７図はこの発明の第３実施例を示す要部回路１＜１、 第８図はこの発明の第４実施例を示す要部回路図、 第９図は第８図に示した回路の一部を示す図、第１０図
はこの発明の他の実施例を示す要部回路図である。

１０・・・記憶マット、２０・・・Ｘデコーダ・ドライ
バ、３０・・・Ｙデコーダ、４０・・・Ｙ選がスイッチ
列（コラム・スイッチ）、５０・・・読出センス回路、
６０・・・バイアス回路、７０・・・電圧降下回路、７
２・・・低インピーダンス出力の定電圧発生回路、１０
０・・・半導体記憶装飲、Ｍ・・・記憶セル、Ｗ・・・
ワード線、Ｄｌ、Ｄ２・・・データ線、Ｌｌ、　　Ｌ２
・・・共通データ線（コモン・データ線）、Ａｉ・・・
アドレス信号、Ｘ　ｎ　−Ｘ　ｍ　−Ｘ　ｙＮＮ相信号
Ｙ　ｏ　−Ｙ　ｎ　＝−Ｙ　選択信号、Ｄｏｕｔ・・・
読出出力、Ｖｃｃ・・・共通電源、ｓｌ。

ｓ２・・・Ｙ　６択スイツチ（コラム・スイッチ）、ｍ
ｌｌ・・・プルアップ用ＭＯ８電界効果トランジスタ、
ｍ１３．ｍ１４・・・記憶セルとデータ線との間に介在
するＭＯ８電界効果トランジスタ、Ｚｌ。

Ｚ２．Ｚ３．Ｚ４・・・ＭＯ８電界効果トランジスタか
らなるインピーダンス素子、Ｖｓｌ、Ｙｓ２・・・制御
電圧、ＩＸ・・・貫通電流、Ｄ　ｎ・・・ダイオード列
、Ｖｄ・・・低電圧電像、ＶＬＩ、ＶＬ２・・・共通デ
ータ線における電位、Ｖｗ・・・共通データ線における
電圧振幅、ｔｐｄ・・・共通データ線における信号切換
遅延時間、Ｇ　Ｎ　Ｄ−・・接地電位、ｍ７Ｌｍ７２゜
ｍ７３．ｍ７４・・・ＭＯ８ｔＯ８電界効果トランジス
タ７１・・・バイポーラトランジスタ、Ｃ８・・・チッ
プノー択信号、Ｄｄｌ、Ｄｄ２・・・定電圧発生用ダイ
オード、Ｙｓ・・・読出センス回路選択信号。

・−）

Claims (1)

1. 【特許請求の範囲】 １、選択された記憶セルに書込まれた記憶情報を共通デ
   ータ線を介して読出すように構成された記憶装置であつ
   て、共通電源から一定の電圧分低下した電圧を発生する
   電圧降下回路を備え、この電圧降下回路から出力される
   低電圧をインピーダンス素子を介して上記共通データ線
   に接続することにより該データ線を一定電位にバイアス
   するようにしたことを特徴とする記憶装置。 ２、上記インピーダンス素子がＭＯＳ電界効果トランジ
   スタによつて構成されていることを特徴とする特許請求
   の範囲第１項記載の記憶装置。 ３、選択された記憶セルに書込まれた記憶情報を共通デ
   ータ線を介して読出すように構成された記憶装置であっ
   て、上記共通データ線を低インピーダンス出力の定電圧
   発生回路に接続することにより該共通データ線を一定電
   位にバイアスするようにしたことを特徴とする記憶装置
   。 ４、上記定電圧発生回路が能動回路によって構成されて
   いることを特徴とする特許請求の範囲第３項記載の記憶
   装置。 ５、選択された記憶セルに書込まれた記憶情報を共通デ
   ータ線および読出センス回路を介して読出すように構成
   するとともに、上記共通データ線および読出センス回路
   を複数系列に分割して設け、この複数系列の中の１の系
   列の読出センス回路だけを選択して能動化するように構
   成された記憶装置であって、選択された系列の読出セン
   ス回路に接続される共通データ線だけに該データ線を一
   定電位にバイアスするための電圧を選択的に与えるよう
   にしたことを特徴とする記憶装置。