JP2606403B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2606403B2 JP2606403B2 JP2084022A JP8402290A JP2606403B2 JP 2606403 B2 JP2606403 B2 JP 2606403B2 JP 2084022 A JP2084022 A JP 2084022A JP 8402290 A JP8402290 A JP 8402290A JP 2606403 B2 JP2606403 B2 JP 2606403B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C7/18—Bit line organisation; Bit line lay-out
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタを構成要素として含
む半導体メモリに関する。
む半導体メモリに関する。
従来、この種の半導体メモリは、第４図に示すよう
に、MOSトランジスタQ1,Q2と抵抗RL1,RL2とから構成さ
れるフリップフロップ型のメモリセルMC1,MC2を有し、
一対のディジット線D1,D2は、２個のバイポーラトラン
ジスタT3,T4で構成される差動増幅器SA1に接続されてい
る。
に、MOSトランジスタQ1,Q2と抵抗RL1,RL2とから構成さ
れるフリップフロップ型のメモリセルMC1,MC2を有し、
一対のディジット線D1,D2は、２個のバイポーラトラン
ジスタT3,T4で構成される差動増幅器SA1に接続されてい
る。
MOSトランジスタQ6,Q7によって選択されたメモリセル
MC1,MC2の記憶内容はデジット線D1,D2の差電位として、
差動増幅器SA1に伝えられる。バイポーラトランジスタT
3,T4のコレクタにはそれぞれリードバスSB1,SB2が接続
されており、差動増幅器SAと同様に構成された、他の多
数個の差動増幅器SA2,SA3の２個のバイポーラトランジ
スタのコレクタにもリードバスSB1,SB2が接続されてい
る。この時、MOSトランジスタQ5により選択された注目
差動増幅器SA1のコレクタ差電流は、バイポーラトラン
ジスタT1,T2抵抗R1,R2,定電流源I1,I2により構成される
電流・電圧変換回路SEで適正な電位情報に変換され、配
線S1,S2を通じて出力バッファ回路（図示せず）に送ら
れていた。
MC1,MC2の記憶内容はデジット線D1,D2の差電位として、
差動増幅器SA1に伝えられる。バイポーラトランジスタT
3,T4のコレクタにはそれぞれリードバスSB1,SB2が接続
されており、差動増幅器SAと同様に構成された、他の多
数個の差動増幅器SA2,SA3の２個のバイポーラトランジ
スタのコレクタにもリードバスSB1,SB2が接続されてい
る。この時、MOSトランジスタQ5により選択された注目
差動増幅器SA1のコレクタ差電流は、バイポーラトラン
ジスタT1,T2抵抗R1,R2,定電流源I1,I2により構成される
電流・電圧変換回路SEで適正な電位情報に変換され、配
線S1,S2を通じて出力バッファ回路（図示せず）に送ら
れていた。
この従来の半導体メモリは、第４図に示したリードバ
スSB1,SB2が、記憶容量の増加にともなって長くなり、
リードバスSB1,SB2の配線抵抗は無視できない大きさに
なる。これは256Kの記憶容量を持つBiCMOSメモリでは15
0Ω程度の大きさにまでなる。このことによって生じる
問題点を第４図によって説明する。差動増幅器SA1は、
電流・電圧変換回路SEから最も離れたところにあると
し、差動増幅器SA1の定電流I3は1.5mAであるとする。
今、差動増幅器SA1が選択され、メモリセルMC1が選択さ
れているとし、この時、リードバスSB1を電流I3が流れ
るとする。リードバスSB1とSB2の電位差について考えて
みると、電流・電圧変換回路SEに接続されるすぐのとこ
ろでは、バイポーラトランジスタT1とT2の順方向電圧の
差だけであってそれは約30mVである。次いで、差動増幅
器SA1に接続されるすぐのところの電位差を考える。電
流の流れないリードバスSB2については電位降下がない
ので、差動増幅器SA1に接続されるすぐのところの電位
は電流・電圧変換回路SEに接続されるすぐのところの電
位と同じであるのに対し、電流がI3＝1.5mA流れるリー
ドバスSB1は上述の２点間の電位差が150Ω×1.5mA＝225
mVになる。したがって、差動増幅器SA1に接続するすぐ
のところでのリードバスSB1とSB2の電位差は（225mV＋3
0mV＝255mV250mV）約250mVになる。
スSB1,SB2が、記憶容量の増加にともなって長くなり、
リードバスSB1,SB2の配線抵抗は無視できない大きさに
なる。これは256Kの記憶容量を持つBiCMOSメモリでは15
0Ω程度の大きさにまでなる。このことによって生じる
問題点を第４図によって説明する。差動増幅器SA1は、
電流・電圧変換回路SEから最も離れたところにあると
し、差動増幅器SA1の定電流I3は1.5mAであるとする。
今、差動増幅器SA1が選択され、メモリセルMC1が選択さ
れているとし、この時、リードバスSB1を電流I3が流れ
るとする。リードバスSB1とSB2の電位差について考えて
みると、電流・電圧変換回路SEに接続されるすぐのとこ
ろでは、バイポーラトランジスタT1とT2の順方向電圧の
差だけであってそれは約30mVである。次いで、差動増幅
器SA1に接続されるすぐのところの電位差を考える。電
流の流れないリードバスSB2については電位降下がない
ので、差動増幅器SA1に接続されるすぐのところの電位
は電流・電圧変換回路SEに接続されるすぐのところの電
位と同じであるのに対し、電流がI3＝1.5mA流れるリー
ドバスSB1は上述の２点間の電位差が150Ω×1.5mA＝225
mVになる。したがって、差動増幅器SA1に接続するすぐ
のところでのリードバスSB1とSB2の電位差は（225mV＋3
0mV＝255mV250mV）約250mVになる。
次に、メモリセルMC2が選択されたとして、このメモ
リセルMC2の記憶内容がメモリセルMC1のそれと逆である
場合、リードバスSB1とSB2に差動増幅器SA1に接続され
るすぐのところの電位は第５図に示されるように250mV
の振幅を持って動くことになる。
リセルMC2の記憶内容がメモリセルMC1のそれと逆である
場合、リードバスSB1とSB2に差動増幅器SA1に接続され
るすぐのところの電位は第５図に示されるように250mV
の振幅を持って動くことになる。
ところで、リードバスSB1とSB2には差動増幅器を構成
するバイポーラトランジスタのコレクタが多数接続され
ており、このコレクタ容量の総和は20pF程度になる。配
線容量はこれに比べると小さく2pF程度であるから、結
局総容量は22pF程度になる。この容量に、リードバスSB
1,SB2に生じる振幅のため、電荷の充・放電が生じて第
６図に見るように、ディジット線D1,D2の電位差が反転
してから、配線S1,S2の電位差が反転するまでに遅れを
生じることになる。実際、リードバスSB1を流れていた
電流I3がリードバスSB2を流れるように切りかわって
も、リードバスSB2の電位が下がることにより、前述の
容量から電流が供給されてしまい電流・電圧変換回路SE
のバイポーラトランジスタT2からI3が供給されるように
なるのは、放電が終ってからになる。また、バイポーラ
トランジスタT1からは電流が本来すぐ流れなくなるとこ
ろが、リードバスSA1についている容量の充電のための
電流が、充電が終るまで流れてしまう。このため、配線
S1とS2の電位差の反転が遅れるのである。
するバイポーラトランジスタのコレクタが多数接続され
ており、このコレクタ容量の総和は20pF程度になる。配
線容量はこれに比べると小さく2pF程度であるから、結
局総容量は22pF程度になる。この容量に、リードバスSB
1,SB2に生じる振幅のため、電荷の充・放電が生じて第
６図に見るように、ディジット線D1,D2の電位差が反転
してから、配線S1,S2の電位差が反転するまでに遅れを
生じることになる。実際、リードバスSB1を流れていた
電流I3がリードバスSB2を流れるように切りかわって
も、リードバスSB2の電位が下がることにより、前述の
容量から電流が供給されてしまい電流・電圧変換回路SE
のバイポーラトランジスタT2からI3が供給されるように
なるのは、放電が終ってからになる。また、バイポーラ
トランジスタT1からは電流が本来すぐ流れなくなるとこ
ろが、リードバスSA1についている容量の充電のための
電流が、充電が終るまで流れてしまう。このため、配線
S1とS2の電位差の反転が遅れるのである。
次に、この遅れを概算してみる。
差動増幅器SA1〜SA3・・・はリードバスSB1,SB2上に
等間隔にあるので、その数をＮとして、リードバス配線
の全容量をＣとすると、蓄積電荷Ｑは、 で与えられる。ここにＶは電流・電圧変換回路SEから最
も遠いところのリードバスSB1,SB2の電位差である。こ
れに先の値Ｃ＝22pF,V＝250mVを代入すると を得る。電流が流れていなかったから流れる方に変わる
リードバスSB2は、この電荷2.8pcを電流I3として放電す
ることになるが、その放電に要する時間ｔは、 となり、約1.9nsの遅れを生じることがわかる。
等間隔にあるので、その数をＮとして、リードバス配線
の全容量をＣとすると、蓄積電荷Ｑは、 で与えられる。ここにＶは電流・電圧変換回路SEから最
も遠いところのリードバスSB1,SB2の電位差である。こ
れに先の値Ｃ＝22pF,V＝250mVを代入すると を得る。電流が流れていなかったから流れる方に変わる
リードバスSB2は、この電荷2.8pcを電流I3として放電す
ることになるが、その放電に要する時間ｔは、 となり、約1.9nsの遅れを生じることがわかる。
この種の半導体メモリの読出し速度は10〜20nsである
から、ここだけで10〜20％の遅れを持つことになる。
から、ここだけで10〜20％の遅れを持つことになる。
また、記憶容量の増大にともなって、リードバスに接
続される差動増幅器の数も増え、リードバスにつく容量
が増加するので、遅れはもっと顕著になる。
続される差動増幅器の数も増え、リードバスにつく容量
が増加するので、遅れはもっと顕著になる。
このように従来の半導体メモリは、メモリ集積度の向
上にと伴ない、読出し速度も顕著に遅くなるという欠点
がある。
上にと伴ない、読出し速度も顕著に遅くなるという欠点
がある。
本発明の目的は、読出し速度の早い半導体メモリを提
供することである。
供することである。
本願発明の半導体メモリは、コレクタが抵抗を介して
第１の電位に接続されベースが互いに接続されてインピ
ーダンス素子を介して前記第１の電位に接続された一対
のトランジスタからなる電流・電圧変換回路と、ワード
線と一対のディジット線を選ぶことでメモリセルを選択
する手段と、選択されたメモリセルの記憶情報を伝達す
る一対のリードバスと、前記一対のリードバスの一方に
エミッタが接続された第１のバイポーラトランジスタと
前記リードバスの他方にエミッタが接続された第２のバ
イポーラトランジスタからなり、前記第１および第２の
バイポーラトランジスタのベースは互いに接続されイン
ピーダンス素子を介して前記第１の電位に接続され、前
記第１および第２のバイポーラトランジスタの各エミッ
タはそれぞれ異なった定電流回路に接続され、前記第１
および第２のバイポーラトランジスタの各コレクタはそ
れぞれ前記電流・電圧変換回路を構成する前記トランジ
スタ対のそれぞれのエミッタに接続されているバッファ
を有している。
第１の電位に接続されベースが互いに接続されてインピ
ーダンス素子を介して前記第１の電位に接続された一対
のトランジスタからなる電流・電圧変換回路と、ワード
線と一対のディジット線を選ぶことでメモリセルを選択
する手段と、選択されたメモリセルの記憶情報を伝達す
る一対のリードバスと、前記一対のリードバスの一方に
エミッタが接続された第１のバイポーラトランジスタと
前記リードバスの他方にエミッタが接続された第２のバ
イポーラトランジスタからなり、前記第１および第２の
バイポーラトランジスタのベースは互いに接続されイン
ピーダンス素子を介して前記第１の電位に接続され、前
記第１および第２のバイポーラトランジスタの各エミッ
タはそれぞれ異なった定電流回路に接続され、前記第１
および第２のバイポーラトランジスタの各コレクタはそ
れぞれ前記電流・電圧変換回路を構成する前記トランジ
スタ対のそれぞれのエミッタに接続されているバッファ
を有している。
リードバス配線上にバッファを接続することにより、
リードバスが途中で切断されることになり、配線抵抗が
減るため、差動増幅器に接続されるすぐのところリード
バスの電位差と、バッファに接続されるすぐのところの
配線の電位差が小さくなる。その結果、充放電される電
荷が小さくなり、放電に要する時間も短くなるため、読
出し速度が早くなる。
リードバスが途中で切断されることになり、配線抵抗が
減るため、差動増幅器に接続されるすぐのところリード
バスの電位差と、バッファに接続されるすぐのところの
配線の電位差が小さくなる。その結果、充放電される電
荷が小さくなり、放電に要する時間も短くなるため、読
出し速度が早くなる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の半導体メモリの回路
図である。
図である。
本実施例はMOSトランジスタQ1,Q2と抵抗RL1,RL2から
構成されるフリップフロップ型のメモリセルMC1,MC2を
有し、一対のディジット線D1,D2は差動増幅器SAを構成
するバイポーラトランジスタT3,T4のベースにそれぞれ
接続されている。バイポーラトランジスタT3,T4のコレ
クタはそれぞれリードバスSB1,SB2に接続され、リード
バース配線のちょうど中央にベースが互いに接続された
一対のバイポーラトランジスタT5,T6があり、それぞれ
のエミッタはリードバスSB1,SB2と定電流回路に接続さ
れている。バイポーラトランジスタT5,T6のベースはイ
ンピーダンス素子を介して最高電位に接続され、各々の
コレクタは配線SC1,SC2を介してバイポーラトランジス
タT1,T2のエミッタにそれぞれ接続されている。バイポ
ーラトランジスタT1,T2は、それぞれコレクタが、抵抗R
1,R2を介して最高電位に接続され、各々のベースは共通
に、インピーダンス素子を介して最高電位に接続されて
おり、全体として電流・電圧変換回路SEを構成してい
る。
構成されるフリップフロップ型のメモリセルMC1,MC2を
有し、一対のディジット線D1,D2は差動増幅器SAを構成
するバイポーラトランジスタT3,T4のベースにそれぞれ
接続されている。バイポーラトランジスタT3,T4のコレ
クタはそれぞれリードバスSB1,SB2に接続され、リード
バース配線のちょうど中央にベースが互いに接続された
一対のバイポーラトランジスタT5,T6があり、それぞれ
のエミッタはリードバスSB1,SB2と定電流回路に接続さ
れている。バイポーラトランジスタT5,T6のベースはイ
ンピーダンス素子を介して最高電位に接続され、各々の
コレクタは配線SC1,SC2を介してバイポーラトランジス
タT1,T2のエミッタにそれぞれ接続されている。バイポ
ーラトランジスタT1,T2は、それぞれコレクタが、抵抗R
1,R2を介して最高電位に接続され、各々のベースは共通
に、インピーダンス素子を介して最高電位に接続されて
おり、全体として電流・電圧変換回路SEを構成してい
る。
ここに、バイポーラトランジスタT5,T6は本発明の特
徴である、リードバスSB1,SB2上に接続されたバッファ
Ｂを構成している。
徴である、リードバスSB1,SB2上に接続されたバッファ
Ｂを構成している。
次に、本実施例の動作について説明する。
「発明が解決しようとする課題」で述べたのと同様
に、差動増幅器SA1とメモリセルMC1が選択されていると
し、差動増幅器SA1は電流・電圧変換回路SEから最も離
れたところにあるとし、この状態ではリードバスSB1に
電流I3（＝1.5mAと仮定する）が流れているとする。
に、差動増幅器SA1とメモリセルMC1が選択されていると
し、差動増幅器SA1は電流・電圧変換回路SEから最も離
れたところにあるとし、この状態ではリードバスSB1に
電流I3（＝1.5mAと仮定する）が流れているとする。
ここで、リードバスSB1,SB2の電位差（以下VSBで表
す）と、配線SC1,SC2の電位差（以下VSCで表す）を考え
てみる。
す）と、配線SC1,SC2の電位差（以下VSCで表す）を考え
てみる。
バッファＢに接続するすぐのところのVSB（以下V
SB（P3）で表す）と電流・電圧変換回路SEに接続するす
ぐのところのVSC（以下VSC（P1）で表す）は約30mVであ
る。
SB（P3）で表す）と電流・電圧変換回路SEに接続するす
ぐのところのVSC（以下VSC（P1）で表す）は約30mVであ
る。
差動増幅器SA1に接続するすぐのところのVSB（以下V
SB（P4）で表す）と、バッファＢに接続するすぐのとこ
ろのVSC（以下VSC（P2）で表す）は、５頁に与えた結果
に対して、配線の長さが半分、したがって配線抵抗が半
分になっていることから約140mVである VSB（P3）＝VSC（P1）＝30mA VSB（P4）＝VSC（P2）＝140mA また、バッファＢを境にして、差動増幅器SA1と反対
側のリードバスSB1,SB2のVSBは30mVである。これはリー
ドバスSB1,SB2とも、こちらの側では電流が流れていな
いことによる。
SB（P4）で表す）と、バッファＢに接続するすぐのとこ
ろのVSC（以下VSC（P2）で表す）は、５頁に与えた結果
に対して、配線の長さが半分、したがって配線抵抗が半
分になっていることから約140mVである VSB（P3）＝VSC（P1）＝30mA VSB（P4）＝VSC（P2）＝140mA また、バッファＢを境にして、差動増幅器SA1と反対
側のリードバスSB1,SB2のVSBは30mVである。これはリー
ドバスSB1,SB2とも、こちらの側では電流が流れていな
いことによる。
今度もまた、メモリセルMC1と同じディジット線D1,D2
に接続するメモリセルMC2が、メモリセルMC1につづいて
選択されたとし、記憶内容が、メモリセルMC1のそれと
逆である場合、リードバスSB1,SB2はVSBの振幅を、配線
SC1,SC2はVSCの振幅を持って動くことになる。このとき
充放電される電荷Ｑは、 で概算され、その値はＱ＝1.17pcとなる。
に接続するメモリセルMC2が、メモリセルMC1につづいて
選択されたとし、記憶内容が、メモリセルMC1のそれと
逆である場合、リードバスSB1,SB2はVSBの振幅を、配線
SC1,SC2はVSCの振幅を持って動くことになる。このとき
充放電される電荷Ｑは、 で概算され、その値はＱ＝1.17pcとなる。
リードバスSB2と配線SC2はこの電荷を放電することに
なるが、その電流はI3である。I3＝1.5mAとしているか
ら、放電に要する時間ｔは と概算され、これは、従来の場合の2nsに対して、約40
％にまで遅れを抑えることができることを示している。
なるが、その電流はI3である。I3＝1.5mAとしているか
ら、放電に要する時間ｔは と概算され、これは、従来の場合の2nsに対して、約40
％にまで遅れを抑えることができることを示している。
第２図は本発明の第２の実施例の半導体メモリの回路
図である。
図である。
本実施例は、第１の実施例のバッファＢを構成するバ
イポーラトランジスタT5,T6のエミッタをダブルエミッ
タとし、リードバス配線を中央で切断して、SB11,SB21,
SB12,SB22に分離して、バイポーラトランジスタT5の２
つのエミッタをそれぞれ、SB11とSB12に接続し、トラン
ジスタT6の２つのエミッタをそれぞれSB21,SB22に接続
したもので、他は第１の実施例の場合と同じである。
イポーラトランジスタT5,T6のエミッタをダブルエミッ
タとし、リードバス配線を中央で切断して、SB11,SB21,
SB12,SB22に分離して、バイポーラトランジスタT5の２
つのエミッタをそれぞれ、SB11とSB12に接続し、トラン
ジスタT6の２つのエミッタをそれぞれSB21,SB22に接続
したもので、他は第１の実施例の場合と同じである。
この場合は、これまでと同じように動作した時、選択
され差動増幅器SA1に接続されていない側のリードバス
については（これをSB12,SB22とする）電流が流れない
ので、電位差がなく、したがって電位振幅も生じない。
よって、これまでと同様にして、充放電される電荷Ｑを
求めると、 となり、これは第１の実施例の場合の同様の式で第２項
を省略したものに等しい。そしてその値は Ｑ＝0.84pc となり、SB2とSC2がこの電荷を放電するのに要する時間
ｔは と概算される。
され差動増幅器SA1に接続されていない側のリードバス
については（これをSB12,SB22とする）電流が流れない
ので、電位差がなく、したがって電位振幅も生じない。
よって、これまでと同様にして、充放電される電荷Ｑを
求めると、 となり、これは第１の実施例の場合の同様の式で第２項
を省略したものに等しい。そしてその値は Ｑ＝0.84pc となり、SB2とSC2がこの電荷を放電するのに要する時間
ｔは と概算される。
これはこのようにリードバスを切断することで第１の
実施例の場合よりさらに0.2ns速くできることを示して
いる。
実施例の場合よりさらに0.2ns速くできることを示して
いる。
第３図は本発明の第３の実施例の半導体メモリの回路
図である。第３図では差動増幅器SA1とメモリセルMC1,M
C2の内部を簡略している。
図である。第３図では差動増幅器SA1とメモリセルMC1,M
C2の内部を簡略している。
本実施例は第２の実施例におけるリードバス配線の切
断箇所を１箇所から３箇所に増やし、ダブルエミッタト
ランジスタによって構成されるバッファを１個から２個
に増やしたものである。すなわちリードバスはSB11,SB
12,SB13,SB14とSB21,SB22,SB23、SB24というように４つ
に分離され、バッファB1のバイポーラトランジスタT5の
２つのエミッタのそれぞれがSB11とSB12に接続され、バ
ッファB2のバイポーラトランジスタT7の２つのエミッタ
がSB13とSB14に接続され、バイポーラトランジスタT6、
T8とリードバスSB21、SB22、SB23、SB24もこれと同様に
接続されてる。
断箇所を１箇所から３箇所に増やし、ダブルエミッタト
ランジスタによって構成されるバッファを１個から２個
に増やしたものである。すなわちリードバスはSB11,SB
12,SB13,SB14とSB21,SB22,SB23、SB24というように４つ
に分離され、バッファB1のバイポーラトランジスタT5の
２つのエミッタのそれぞれがSB11とSB12に接続され、バ
ッファB2のバイポーラトランジスタT7の２つのエミッタ
がSB13とSB14に接続され、バイポーラトランジスタT6、
T8とリードバスSB21、SB22、SB23、SB24もこれと同様に
接続されてる。
リードバスSB11,SB12,SB13,SB14のそれぞれの長さ
は、第１の実施例におけるSB1の長さの1/4であり、S
B21,SB22,SB23,SB24も同様である。
は、第１の実施例におけるSB1の長さの1/4であり、S
B21,SB22,SB23,SB24も同様である。
バッファB1とバッファB2に接続されている配線SC1,SC
2は第１の実施例におけるSB1の長さの3/4である。
2は第１の実施例におけるSB1の長さの3/4である。
これについても、これまでと同様の動作をした場合に
充放電される電荷Ｑを求めると となり、その値は Ｑ＝0.65pc となる。そしてSB2とSC2がこの電荷を放電するのに要す
る時間ｔは と概算される。
充放電される電荷Ｑを求めると となり、その値は Ｑ＝0.65pc となる。そしてSB2とSC2がこの電荷を放電するのに要す
る時間ｔは と概算される。
これはこのようにリードバスを４つに分離することで
第１の実施例の場合よりさらに0.4ns速くできることを
示している。
第１の実施例の場合よりさらに0.4ns速くできることを
示している。
以上説明したように本発明は、リードバス配線上に１
個または複数個のバッファを接続し、それを介して、電
流・電圧変換回路に信号を伝えることにより、読出し速
度を速くすることができるという効果がある。
個または複数個のバッファを接続し、それを介して、電
流・電圧変換回路に信号を伝えることにより、読出し速
度を速くすることができるという効果がある。
第１図は本発明の第１の実施例の半導体メモリの回路
図、第２図は本発明の第２の実施例の半導体メモリの回
路図、第３図は本発明の第３の実施例の半導体メモリの
回路図、第４図は半導体メモリの従来例の回路図、第５
図はリードバスSB1,SB2の、選択セルの変化に対する、
電位の動きを示す図、第６図はディジット線D1,D2の電
位差が反転してから電流・電圧変換回路SEの出力S1,S2
の電位差が反転するまでに時間がかかることを示す図で
ある。 MC1,MC2……メモリセル、 SA1〜SA5……差動増幅器、 D1,D2……ディジット線、 Q1〜Q7……MOSトランジスタ、 T1〜T6……バイポーラトランジスタ、 SB1,SB2,SB11,SB21,SB12,SB22,SB13,SB23,SB14,SB24…
…リードバス、 RL1,RL2,R1,R2……抵抗、 VEE……最低電位、 SC1,SC2,S1,S2……配線、 SE……電流・電圧変換回路、 B,B1,B2……バッファ。
図、第２図は本発明の第２の実施例の半導体メモリの回
路図、第３図は本発明の第３の実施例の半導体メモリの
回路図、第４図は半導体メモリの従来例の回路図、第５
図はリードバスSB1,SB2の、選択セルの変化に対する、
電位の動きを示す図、第６図はディジット線D1,D2の電
位差が反転してから電流・電圧変換回路SEの出力S1,S2
の電位差が反転するまでに時間がかかることを示す図で
ある。 MC1,MC2……メモリセル、 SA1〜SA5……差動増幅器、 D1,D2……ディジット線、 Q1〜Q7……MOSトランジスタ、 T1〜T6……バイポーラトランジスタ、 SB1,SB2,SB11,SB21,SB12,SB22,SB13,SB23,SB14,SB24…
…リードバス、 RL1,RL2,R1,R2……抵抗、 VEE……最低電位、 SC1,SC2,S1,S2……配線、 SE……電流・電圧変換回路、 B,B1,B2……バッファ。
Claims (1)
- 【請求項１】コレクタが抵抗を介して第１の電位に接続
されベースが互いに接続されてインピーダンス素子を介
して前記第１の電位に接続された一対のトランジスタか
らなる電流・電圧変換回路と、ワード線と一対のディジ
ット線を選ぶことでメモリセルを選択する手段と、選択
されたメモリセルの記憶情報を伝達する一対のリードバ
スと、前記一対のリードバスの一方にエミッタが接続さ
れた第１のバイポーラトランジスタと前記リードバスの
他方にエミッタが接続された第２のバイポーラトランジ
スタからなり、前記第１および第２のバイポーラトラン
ジスタのベースは互いに接続されインピーダンス素子を
介して前記第１の電位に接続され、前記第１および第２
のバイポーラトランジスタの各エミッタはそれぞれ異な
った定電流回路に接続され、前記第１および第２のバイ
ポーラトランジスタの各コレクタはそれぞれ前記電流・
電圧変換回路を構成する前記トランジスタ対のそれぞれ
のエミッタに接続されているバッファを有することを特
徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084022A JP2606403B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
| US07/678,388 US5272668A (en) | 1990-03-30 | 1991-04-01 | Semiconductor memory |
| EP91105143A EP0451666B1 (en) | 1990-03-30 | 1991-04-02 | Semiconductor memory |
| DE69110944T DE69110944T2 (de) | 1990-03-30 | 1991-04-02 | Halbleiterspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084022A JP2606403B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283191A JPH03283191A (ja) | 1991-12-13 |
| JP2606403B2 true JP2606403B2 (ja) | 1997-05-07 |
Family
ID=13818943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084022A Expired - Lifetime JP2606403B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5272668A (ja) |
| EP (1) | EP0451666B1 (ja) |
| JP (1) | JP2606403B2 (ja) |
| DE (1) | DE69110944T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360988A (en) * | 1991-06-27 | 1994-11-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and methods for production thereof |
| KR950006336B1 (ko) * | 1992-08-08 | 1995-06-14 | 삼성전자주식회사 | 반도체 메모리장치의 전류센싱회로 |
| US5991192A (en) * | 1997-12-08 | 1999-11-23 | National Science Council Of Republic Of China | Current-mode write-circuit of a static ram |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPS61117787A (ja) * | 1984-11-13 | 1986-06-05 | Hitachi Ltd | 半導体メモリ回路 |
| JPS6299983A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
| US4825413A (en) * | 1987-02-24 | 1989-04-25 | Texas Instruments Incorporated | Bipolar-CMOS static ram memory device |
| JP2531671B2 (ja) * | 1987-03-31 | 1996-09-04 | 株式会社東芝 | 半導体記憶装置 |
| JPS6455589A (en) * | 1987-08-26 | 1989-03-02 | Seiko Instr & Electronics | Gray scale display device |
| US4910711A (en) * | 1989-05-03 | 1990-03-20 | Advanced Micro Devices, Inc. | Bicmos read/write control and sensing circuit |
-
1990
- 1990-03-30 JP JP2084022A patent/JP2606403B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-01 US US07/678,388 patent/US5272668A/en not_active Expired - Fee Related
- 1991-04-02 DE DE69110944T patent/DE69110944T2/de not_active Expired - Fee Related
- 1991-04-02 EP EP91105143A patent/EP0451666B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0451666B1 (en) | 1995-07-05 |
| EP0451666A3 (en) | 1992-12-23 |
| DE69110944T2 (de) | 1996-03-21 |
| DE69110944D1 (de) | 1995-08-10 |
| US5272668A (en) | 1993-12-21 |
| EP0451666A2 (en) | 1991-10-16 |
| JPH03283191A (ja) | 1991-12-13 |
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