JP2646850B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JP2646850B2 JP2646850B2 JP2340103A JP34010390A JP2646850B2 JP 2646850 B2 JP2646850 B2 JP 2646850B2 JP 2340103 A JP2340103 A JP 2340103A JP 34010390 A JP34010390 A JP 34010390A JP 2646850 B2 JP2646850 B2 JP 2646850B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- circuit
- current
- potential difference
- bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ回路に関し、特にバイポーラト
ランジスタを用いたセンスアンプ回路に関する。
ランジスタを用いたセンスアンプ回路に関する。
［従来の技術］ 従来の半導体メモリ回路のセンスアンプ回路は、第２
図のように、微少入力電位差信号VI21,VI22をベース端
子にそれぞれ入力するバイポーラトランジスタQ23,Q24
及び共通エミッタ端子に接続された電流源I20から成る
バイポーラ差動回路を複数個有している。それぞれのコ
レクタ端子は共通接続線RB21,RB22に接続され、共通接
続線RB21,RB22はベース端子を設定電位B2に固定された
バイポーラトランジスタQ21,Q22のエミッタにそれぞれ
接続される。これらバイポーラトランジスタQ21,Q22の
コレクタ端子には負荷としての抵抗R21,R22がそれぞれ
接続され、出力端子が抵抗R21,R22とバイポーラトラン
ジスタQ21,Q22が設けられている。
図のように、微少入力電位差信号VI21,VI22をベース端
子にそれぞれ入力するバイポーラトランジスタQ23,Q24
及び共通エミッタ端子に接続された電流源I20から成る
バイポーラ差動回路を複数個有している。それぞれのコ
レクタ端子は共通接続線RB21,RB22に接続され、共通接
続線RB21,RB22はベース端子を設定電位B2に固定された
バイポーラトランジスタQ21,Q22のエミッタにそれぞれ
接続される。これらバイポーラトランジスタQ21,Q22の
コレクタ端子には負荷としての抵抗R21,R22がそれぞれ
接続され、出力端子が抵抗R21,R22とバイポーラトラン
ジスタQ21,Q22が設けられている。
複数個あるバイポーラ差動回路は、マルチプレクサ回
路として動作させるため、選択したバイポーラ差動回路
の電流源I20のみをオンする。
路として動作させるため、選択したバイポーラ差動回路
の電流源I20のみをオンする。
その結果、入力信号は差電流信号としてコレクタ共通
接続RB21′,RB22′を介してバイポーラトランジスタQ2
1,Q22のエミッタ電流差として伝わり、負荷R21,R22によ
り電流・電圧変換され、所定の電位差信号として出力さ
れる。バイポーラトランジスタQ21,Q22のスタンバイ電
流及び出力端子ＶO21,VO22のオフセット電位設定用とし
てRB21,RB22には定電流源I21,I22がそれぞれ設けられて
いる。
接続RB21′,RB22′を介してバイポーラトランジスタQ2
1,Q22のエミッタ電流差として伝わり、負荷R21,R22によ
り電流・電圧変換され、所定の電位差信号として出力さ
れる。バイポーラトランジスタQ21,Q22のスタンバイ電
流及び出力端子ＶO21,VO22のオフセット電位設定用とし
てRB21,RB22には定電流源I21,I22がそれぞれ設けられて
いる。
［発明が解決しようとする課題］ この従来のセンスアンプ回路では、半導体メモリ回路
の大規模化に伴いコレクタ共通接続線RB21′,RB22′の
配線長が増加し、これらに接続されるコレクタ端子数も
増大するので、大きな配線容量、抵抗が付加される。
の大規模化に伴いコレクタ共通接続線RB21′,RB22′の
配線長が増加し、これらに接続されるコレクタ端子数も
増大するので、大きな配線容量、抵抗が付加される。
したがってこれらの回路を高速動作させるには、この
大きな配線容量を高速で充放電させなければならず、バ
イポーラ差動回路、スタンバイ用電流源の大幅なパワー
アップが必要となり消費電力が増大するという問題点が
あった。
大きな配線容量を高速で充放電させなければならず、バ
イポーラ差動回路、スタンバイ用電流源の大幅なパワー
アップが必要となり消費電力が増大するという問題点が
あった。
［課題を解決するための手段および作用］ 本願発明の要旨は、選択されたワード線およびデジッ
ト線に接続されたメモリセルの情報を上記デジット線を
介して電位差信号として読み出し、センスアンプを通し
て上記電位差信号を増幅し、この増幅された電位差信号
を出力バッファ回路へ伝える半導体メモリ回路におい
て、上記センスアンプ回路を各々が上記電位差信号をベ
ースに供給される一対のバイポーラトランジスタを含み
選択的に活性化される複数のバイポーラ差動回路と、該
複数のバイポーラ差動回路を構成するバイポーラトラン
ジスタのコレクタが共通接続された接続線対と、固定電
圧源がコレクタに接続され上記接続線対がエミッタにそ
れぞれ接続された一対の共通バイポーラトランジスタ
と、該共通バイポーラトランジスタのコレクタに接続さ
れ上記増幅された電位差信号を出力する一対の出力ノー
ドと、上記接続線対に接続され該接続線対上の電位差で
上記一対の共通バイポーラトランジスタの各々を流れる
電流の電流比率を制御する電流源回路とを備えて構成し
たことである。
ト線に接続されたメモリセルの情報を上記デジット線を
介して電位差信号として読み出し、センスアンプを通し
て上記電位差信号を増幅し、この増幅された電位差信号
を出力バッファ回路へ伝える半導体メモリ回路におい
て、上記センスアンプ回路を各々が上記電位差信号をベ
ースに供給される一対のバイポーラトランジスタを含み
選択的に活性化される複数のバイポーラ差動回路と、該
複数のバイポーラ差動回路を構成するバイポーラトラン
ジスタのコレクタが共通接続された接続線対と、固定電
圧源がコレクタに接続され上記接続線対がエミッタにそ
れぞれ接続された一対の共通バイポーラトランジスタ
と、該共通バイポーラトランジスタのコレクタに接続さ
れ上記増幅された電位差信号を出力する一対の出力ノー
ドと、上記接続線対に接続され該接続線対上の電位差で
上記一対の共通バイポーラトランジスタの各々を流れる
電流の電流比率を制御する電流源回路とを備えて構成し
たことである。
したがって、本発明のセンスアンプ回路は、バイポー
ラ差動回路のコレクタ共通接続線対に流れる差電流によ
り、この線対間に生じる差電圧を電位差信号として積極
的に利用できる。すなわち、電流源回路の電流量を制御
する信号として用い、高速スイッチング動作時に必要と
なる充・放電電流を必要箇所に効率よく流すことができ
る。
ラ差動回路のコレクタ共通接続線対に流れる差電流によ
り、この線対間に生じる差電圧を電位差信号として積極
的に利用できる。すなわち、電流源回路の電流量を制御
する信号として用い、高速スイッチング動作時に必要と
なる充・放電電流を必要箇所に効率よく流すことができ
る。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１実施例に係るセンスアンプの回
路図である。差電圧の入力信号VI1,VI2をベース端子に
それぞれ入力するバイポーラトランジスタQ3,Q4および
共通エミッタ端子に接続された電流源I0からなるバイポ
ーラ差動回路100を複数個有している。それぞれのコレ
クタ端子は共通コレクタ接続線RB1′,RB2′に接続さ
れ、このバス線は長配線として引き伸ばされノードRB1,
RB2でバイポーラトランジスタQ1,Q2のそれぞれのエミッ
タ端子に接続されて電位クランプされている。バイポー
ラトランジスタQ1,Q2のベース端子は定電位B1に接続さ
れ、コレクタ端子には負荷としての抵抗R1,R2が接続さ
れ、出力端子ＶO1,VO2は抵抗R1,R2とバイポーラトラン
ジスタQ1,Q2の間に設けられている。バイポーラトラン
ジスタQ1,Q2にスタンバイ電流を与えるスタンバイ電流
回路S1は、ノードRB1,RB2にアノード端子をそれぞれ接
続したダイオードD1,D2を含んでおり、ダイオードD1,D2
のカソード端子は共通接続されて電流源I1を介して最低
電源電位ＶSSに接地されている。スタンバイ電流回路S1
は電流源回路として機能する。
路図である。差電圧の入力信号VI1,VI2をベース端子に
それぞれ入力するバイポーラトランジスタQ3,Q4および
共通エミッタ端子に接続された電流源I0からなるバイポ
ーラ差動回路100を複数個有している。それぞれのコレ
クタ端子は共通コレクタ接続線RB1′,RB2′に接続さ
れ、このバス線は長配線として引き伸ばされノードRB1,
RB2でバイポーラトランジスタQ1,Q2のそれぞれのエミッ
タ端子に接続されて電位クランプされている。バイポー
ラトランジスタQ1,Q2のベース端子は定電位B1に接続さ
れ、コレクタ端子には負荷としての抵抗R1,R2が接続さ
れ、出力端子ＶO1,VO2は抵抗R1,R2とバイポーラトラン
ジスタQ1,Q2の間に設けられている。バイポーラトラン
ジスタQ1,Q2にスタンバイ電流を与えるスタンバイ電流
回路S1は、ノードRB1,RB2にアノード端子をそれぞれ接
続したダイオードD1,D2を含んでおり、ダイオードD1,D2
のカソード端子は共通接続されて電流源I1を介して最低
電源電位ＶSSに接地されている。スタンバイ電流回路S1
は電流源回路として機能する。
複数個あるバイポーラ差動回路は、マルチプレクサ回
路として動作させるため、選択したバイポーラ差動回路
の電流源I/Oのみをオンさせ、他の電流源はすべてオフ
させる。大規模なメモリ容量を持つメモリ回路の場合、
このマルチプレクサ回路の数も増大し32個〜128個にも
なる。
路として動作させるため、選択したバイポーラ差動回路
の電流源I/Oのみをオンさせ、他の電流源はすべてオフ
させる。大規模なメモリ容量を持つメモリ回路の場合、
このマルチプレクサ回路の数も増大し32個〜128個にも
なる。
さらにこれらバイポーラ差動回路が、それぞれ共通接
続された共通接続線RB1,RB2のバス線長は10mm〜20mmに
も達し、付加される配線容量、バイポーラ差動回路のコ
レクタ端子容量は合わせて10pF〜30pFという大きな値に
なっている。
続された共通接続線RB1,RB2のバス線長は10mm〜20mmに
も達し、付加される配線容量、バイポーラ差動回路のコ
レクタ端子容量は合わせて10pF〜30pFという大きな値に
なっている。
入力端子VI1,VI2に入力される差電圧信号は、デジッ
ト線を介して読み出される微小振幅信号であり通常50mV
〜数100mVである。これは大きな容量のデジット線を高
速にスイッチングさせるためであり、バイポーラ差動回
路の動作マージンが許す範囲で最小値に設計される。出
力端子ＶO1,VO2の振幅は、次段回路の動作に必要な値で
決まり、ECL回路でも最低250mV以上は必要となる。この
電位変化が大容量の付く共通コレクタ接続線RB1′,RB
2′に伝わらないようにバイポーラトランジスタQ1,Q2で
電圧クランプをかけている。バイポーラトランジスタQ
1,Q2によるノードRB1,RB2のクランプレベルは、共通の
ベース端子B1からベース・エミッタ関電圧だけ降下した
価になっており、エミッタ電流により、数10mV〜数100m
Vの変動が生じる。例えば、バイポーラ差動回路の入力
でVI1がハイ、VI2がロウの場合、バイポーラトランジス
タQ3がオンし、電流源I0はバイポーラトランジスタQ1か
ら抵抗RB1を通して流れ、スタンバイ用電流I1は、ダイ
オードD1,D2により分流されバイポーラトランジスタQ1,
Q2からそれぞれ流れる。電流比の関係は下式で表され
る。
ト線を介して読み出される微小振幅信号であり通常50mV
〜数100mVである。これは大きな容量のデジット線を高
速にスイッチングさせるためであり、バイポーラ差動回
路の動作マージンが許す範囲で最小値に設計される。出
力端子ＶO1,VO2の振幅は、次段回路の動作に必要な値で
決まり、ECL回路でも最低250mV以上は必要となる。この
電位変化が大容量の付く共通コレクタ接続線RB1′,RB
2′に伝わらないようにバイポーラトランジスタQ1,Q2で
電圧クランプをかけている。バイポーラトランジスタQ
1,Q2によるノードRB1,RB2のクランプレベルは、共通の
ベース端子B1からベース・エミッタ関電圧だけ降下した
価になっており、エミッタ電流により、数10mV〜数100m
Vの変動が生じる。例えば、バイポーラ差動回路の入力
でVI1がハイ、VI2がロウの場合、バイポーラトランジス
タQ3がオンし、電流源I0はバイポーラトランジスタQ1か
ら抵抗RB1を通して流れ、スタンバイ用電流I1は、ダイ
オードD1,D2により分流されバイポーラトランジスタQ1,
Q2からそれぞれ流れる。電流比の関係は下式で表され
る。
Q1エミッタ電流/Q2エミッタ電流 ＝D2順方向電流/D1順方向電流 ……（１） 従ってI0＞I1ならばダイオードD2にほとんどのI1が流
れトランジスタQ2のスタンバイ電流として使われる。通
常の電流比はI0/I1＝３〜10程度であり、I0/I1＝３の場
合でもI1の80％がトランジスタQ2に流れることになる。
ロウレベル出力のトランジスタQ1側に流れる電流は、ほ
ぼ100％スイッチング電流I0に使用でき、ハイレベル出
力のトランジスタQ2側に流れる電流は、ほとんどがスタ
ンバイ電流I1となり、第２図に示す従来型に比べスタン
バイ用電流源を1/2にすることができる。
れトランジスタQ2のスタンバイ電流として使われる。通
常の電流比はI0/I1＝３〜10程度であり、I0/I1＝３の場
合でもI1の80％がトランジスタQ2に流れることになる。
ロウレベル出力のトランジスタQ1側に流れる電流は、ほ
ぼ100％スイッチング電流I0に使用でき、ハイレベル出
力のトランジスタQ2側に流れる電流は、ほとんどがスタ
ンバイ電流I1となり、第２図に示す従来型に比べスタン
バイ用電流源を1/2にすることができる。
次にスイッチング動作について説明する。入力および
出力波形の動きを実線で示した。また、点線で従来回路
の場合も示している。VI1が下降、VI2が上昇し、ＶO1が
下降する場合で、入力が動き初めてから中間レベルにな
るまでは、共通コレクタ線の電位がRB1＜RB2となるた
め、I1はRB2の放電に使われ、RB1の充電をするQ1の電流
をＶSSへ逃すことがない。したがってI0電流のスイッチ
によるRB1,RB2の充放電作用を助けることになるため、
消費しているパワーの全てを大容量の共通コレクタ線の
高速スイッチング動作に利用でき、パワーアップ無しで
高速化が実現できる。中間レベルから後半の動きは、RB
1＞RB2となるのでI1のスタンバイ電流がQ1の充電電流を
逃すこととなり、従来回路と同様な動きとなる。以上よ
り、入力クロス時間t0から出力クロス時間t2までの遅延
時間Δt2は、従来のΔｔに比べ10〜50％の改善効果が得
られる。
出力波形の動きを実線で示した。また、点線で従来回路
の場合も示している。VI1が下降、VI2が上昇し、ＶO1が
下降する場合で、入力が動き初めてから中間レベルにな
るまでは、共通コレクタ線の電位がRB1＜RB2となるた
め、I1はRB2の放電に使われ、RB1の充電をするQ1の電流
をＶSSへ逃すことがない。したがってI0電流のスイッチ
によるRB1,RB2の充放電作用を助けることになるため、
消費しているパワーの全てを大容量の共通コレクタ線の
高速スイッチング動作に利用でき、パワーアップ無しで
高速化が実現できる。中間レベルから後半の動きは、RB
1＞RB2となるのでI1のスタンバイ電流がQ1の充電電流を
逃すこととなり、従来回路と同様な動きとなる。以上よ
り、入力クロス時間t0から出力クロス時間t2までの遅延
時間Δt2は、従来のΔｔに比べ10〜50％の改善効果が得
られる。
第３図は本発明の第２実施例を示している。この例で
は、ダイオードカップル式のスタンバイ電流源S2が共通
コレクタ接続線RB31′,RB32′のクランプ用トランジス
タQ1,Q2から最も離れた配線端に位置するように構成し
たものである。共通コレクタ接続線RB31′,RB32′は長
配線のため、配線の電圧ドロップが生じる。I0を流す側
（VI1＝ハイ,VI2＝ロウと仮定）RB31−RB31′間には数1
0mV〜100mVの配線電圧ドロップが発生するので、その配
線端で接続線RB31′,RB32′にそれぞれ接続されたダイ
オードD31,D32には充分な順方向差電圧が与えられ、I1
はすべてD32′を介してRB32′側から流れることにな
り、スタンバイ電流の分流は完全に行うことができる。
共通コレクタ線RB31′,RB32′のクランプ側から配線長
に対する電圧降下量の値を第６図に示す。第１実施例を
示す実線では、I0電流のオフ側RB2−RB2′間には、電位
変動はないが、本実施例では、スタンバイ電流I1が流れ
るので、RB32−RB32′間に電圧降下が生じる。I0電流の
オン側は、両方の実施例とも同じであるから、スイッチ
ング時の共通コレクタ線対間の充放電電流は本実施例の
方が少なくて済み、遅延時間をさらに10％〜20％高速化
できる。もちろんクランプトランジスタ側に比べ配線端
の方が配線電位差が大きいので（ΔV1,ΔV2＞ΔV0）、
このS2による共通コレクタ線の付加容量が他の付加容量
に比べ十分大きくなければ効果が打ち消されてしまう。
は、ダイオードカップル式のスタンバイ電流源S2が共通
コレクタ接続線RB31′,RB32′のクランプ用トランジス
タQ1,Q2から最も離れた配線端に位置するように構成し
たものである。共通コレクタ接続線RB31′,RB32′は長
配線のため、配線の電圧ドロップが生じる。I0を流す側
（VI1＝ハイ,VI2＝ロウと仮定）RB31−RB31′間には数1
0mV〜100mVの配線電圧ドロップが発生するので、その配
線端で接続線RB31′,RB32′にそれぞれ接続されたダイ
オードD31,D32には充分な順方向差電圧が与えられ、I1
はすべてD32′を介してRB32′側から流れることにな
り、スタンバイ電流の分流は完全に行うことができる。
共通コレクタ線RB31′,RB32′のクランプ側から配線長
に対する電圧降下量の値を第６図に示す。第１実施例を
示す実線では、I0電流のオフ側RB2−RB2′間には、電位
変動はないが、本実施例では、スタンバイ電流I1が流れ
るので、RB32−RB32′間に電圧降下が生じる。I0電流の
オン側は、両方の実施例とも同じであるから、スイッチ
ング時の共通コレクタ線対間の充放電電流は本実施例の
方が少なくて済み、遅延時間をさらに10％〜20％高速化
できる。もちろんクランプトランジスタ側に比べ配線端
の方が配線電位差が大きいので（ΔV1,ΔV2＞ΔV0）、
このS2による共通コレクタ線の付加容量が他の付加容量
に比べ十分大きくなければ効果が打ち消されてしまう。
次に本発明の第３実施例を第４図を用いて説明する。
この実施例では、共通コレクタ線RB41,RB42のクランプ
用トランジスタQ41,Q42の出力ＶO41,VO42にバイポーラ
トランジスタQ43,Q44のベース端子を接線し、エミッタ
フォロワ回路400として利用しており、それぞれのエミ
ッタ端子ＶE41,VE42が出力となる。
この実施例では、共通コレクタ線RB41,RB42のクランプ
用トランジスタQ41,Q42の出力ＶO41,VO42にバイポーラ
トランジスタQ43,Q44のベース端子を接線し、エミッタ
フォロワ回路400として利用しており、それぞれのエミ
ッタ端子ＶE41,VE42が出力となる。
従来式では、このＶE41,VE42にそれぞれの電流源が設
けられＶSSに接地されることになるが、本実施例では、
バイポーラトランジスタQ45,Q46によるエミッタ結合型
の差動回路401を設け、それぞれのコレクタ端子にＶE4
1,VE42を接続し、それぞれのベース端子にRB42,RB41を
接続し、エミッタ端子には電流源I42を設けた。出力ＶE
41＝ハイ,VE42＝ロウの時には、RB41＝ハイ,RB42＝ロウ
となるので、バイポーラ差動回路のトランジスタQ45,Q4
6は、Q46がオンしてI42のほとんどの電流を流し、ＶE42
がロウ電位に固定されるように電流引く。ＶE41側のQ45
はほとんどオフ状態なので電流を長さないが、ハイレベ
ル出力なので問題ない。このようにこのバイポーラ差動
回路がI42の電流をロウレベル出力の放電側に集中させ
ることができるので消費電流の削減が図れる。
けられＶSSに接地されることになるが、本実施例では、
バイポーラトランジスタQ45,Q46によるエミッタ結合型
の差動回路401を設け、それぞれのコレクタ端子にＶE4
1,VE42を接続し、それぞれのベース端子にRB42,RB41を
接続し、エミッタ端子には電流源I42を設けた。出力ＶE
41＝ハイ,VE42＝ロウの時には、RB41＝ハイ,RB42＝ロウ
となるので、バイポーラ差動回路のトランジスタQ45,Q4
6は、Q46がオンしてI42のほとんどの電流を流し、ＶE42
がロウ電位に固定されるように電流引く。ＶE41側のQ45
はほとんどオフ状態なので電流を長さないが、ハイレベ
ル出力なので問題ない。このようにこのバイポーラ差動
回路がI42の電流をロウレベル出力の放電側に集中させ
ることができるので消費電流の削減が図れる。
なお、共通コレクタ線RB41,RB42は１対の電界効果ト
ランジスタのゲートに接続してもよい。
ランジスタのゲートに接続してもよい。
［発明の効果］ 以上説明したように本発明は、複数個あるバイポーラ
差動回路のコレクタ端子を共通配線として接続し、バイ
ポーラトランジスタのエミッタ端子で電位クランプした
センスアンプ回路において、この共通コレクタ接続線対
の電位差を利用し、スタンバイ用の電流を、この共通コ
レクタ線にそれぞれ接続したダイオードを介して共通カ
ソード端子から引くことにより、電流値を削減させ同時
に必要部分に集中して電流を流せ、高速化を実現でき
る。
差動回路のコレクタ端子を共通配線として接続し、バイ
ポーラトランジスタのエミッタ端子で電位クランプした
センスアンプ回路において、この共通コレクタ接続線対
の電位差を利用し、スタンバイ用の電流を、この共通コ
レクタ線にそれぞれ接続したダイオードを介して共通カ
ソード端子から引くことにより、電流値を削減させ同時
に必要部分に集中して電流を流せ、高速化を実現でき
る。
また、この共通コレクタ線対の電位信号を、センス回
路出力部のエミッタフォロワ回路の電流切換用ECL回路
に利用するなど、他の回路を制御し高速化、低消費電力
化することもできる。
路出力部のエミッタフォロワ回路の電流切換用ECL回路
に利用するなど、他の回路を制御し高速化、低消費電力
化することもできる。
第１図は本発明の第１実施例のセンスアンプ回路を示す
回路図、第２図は従来例のセンスアンプ回路を示す回路
図、第３図は本発明の第２実施例のセンスアンプ回路を
示す回路図、第４図は本発明の第３実施例のセンスアン
プ回路を示す回路図、第５図は第１実施例及び従来例で
のセンスアンプ回路の入力と出力電圧の時間変化を示す
グラフ、第６図は第1,第２実施例における共通コレクタ
接続線対の電圧クランプ端から配線長に側った電圧降下
を示したグラフである。 Q1〜Q4,Q41〜Q46……バイポーラトランジスタ、 R1,R2,R41,R42……抵抗、 D1,D2,D31,D32,D41,D42……ダイオード、 100……バイポーラ差動回路、 RB1′,RB2′,RB31′,RB32′,RB41,RB42……共通コレク
タ接続線、 S1,S2……スタンバイ電流源（電流源回路）、 400……エミッタフォロワ回路、 401……エミッタ結合型差動回路。
回路図、第２図は従来例のセンスアンプ回路を示す回路
図、第３図は本発明の第２実施例のセンスアンプ回路を
示す回路図、第４図は本発明の第３実施例のセンスアン
プ回路を示す回路図、第５図は第１実施例及び従来例で
のセンスアンプ回路の入力と出力電圧の時間変化を示す
グラフ、第６図は第1,第２実施例における共通コレクタ
接続線対の電圧クランプ端から配線長に側った電圧降下
を示したグラフである。 Q1〜Q4,Q41〜Q46……バイポーラトランジスタ、 R1,R2,R41,R42……抵抗、 D1,D2,D31,D32,D41,D42……ダイオード、 100……バイポーラ差動回路、 RB1′,RB2′,RB31′,RB32′,RB41,RB42……共通コレク
タ接続線、 S1,S2……スタンバイ電流源（電流源回路）、 400……エミッタフォロワ回路、 401……エミッタ結合型差動回路。
Claims (2)
- 【請求項１】選択されたワード線およびデジット線に接
続されたメモリセルの情報を上記デジット線を介して電
位差信号として読み出し、センスアンプを通して上記電
位差信号を増幅し、この増幅された電位差信号を出力バ
ッファ回路へ伝える半導体メモリ回路において、 上記センスアンプ回路は 各々が上記電位差信号をベースに供給される一対のバイ
ポーラトランジスタを含み選択的に活性化される複数の
バイポーラ差動回路と、 該複数のバイポーラ差動回路を構成するバイポーラトラ
ンジスタのコレクタが共通接続された接続線対と、 固定電圧源がコレクタに接続され上記接続線対がエミッ
タにそれぞれ接続された一対の共通バイポーラトランジ
スタと、 該共通バイポーラトランジスタのコレクタに接続され上
記増幅された電位差信号を出力する一対の出力ノード
と、 上記接続線対に接続され該接続線対上の電位差で上記一
対の共通バイポーラトランジスタの各々を流れる電流の
電流比率を制御する電流源回路とを備えたことを特徴と
する半導体メモリ回路。 - 【請求項２】上記電流源回路は、上記接続線対にアノー
ド端子をそれぞれ接続し、カソード端子を電流源に共通
接続した一対のダイオードで構成した特許請求の範囲第
１項記載の半導体メモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340103A JP2646850B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体メモリ回路 |
| US07/799,203 US5245571A (en) | 1990-11-30 | 1991-11-27 | Sense amplifier circuit implemented by bipolar transistor and improved in current consumption |
| EP91120451A EP0488327B1 (en) | 1990-11-30 | 1991-11-28 | Sense amplifier circuit implemented by bipolar transistor and improved in current consumption |
| DE69124346T DE69124346T2 (de) | 1990-11-30 | 1991-11-28 | Abfühlverstarkerschaltung implementiert durch bipolaren Transistor mit verbessertem Stromverbrauch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340103A JP2646850B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209393A JPH04209393A (ja) | 1992-07-30 |
| JP2646850B2 true JP2646850B2 (ja) | 1997-08-27 |
Family
ID=18333748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340103A Expired - Fee Related JP2646850B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5245571A (ja) |
| EP (1) | EP0488327B1 (ja) |
| JP (1) | JP2646850B2 (ja) |
| DE (1) | DE69124346T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341333A (en) * | 1992-08-11 | 1994-08-23 | Integrated Device Technology, Inc. | Circuits and methods for amplification of electrical signals |
| FR2756409B1 (fr) * | 1996-11-28 | 1999-01-15 | Sgs Thomson Microelectronics | Circuit de lecture pour memoire |
| US7327619B2 (en) * | 2002-09-24 | 2008-02-05 | Sandisk Corporation | Reference sense amplifier for non-volatile memory |
| US7324393B2 (en) * | 2002-09-24 | 2008-01-29 | Sandisk Corporation | Method for compensated sensing in non-volatile memory |
| US7046568B2 (en) * | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
| JP4420823B2 (ja) * | 2002-09-24 | 2010-02-24 | サンディスク コーポレイション | 感知動作が改善された不揮発性メモリおよび方法 |
| US7443757B2 (en) * | 2002-09-24 | 2008-10-28 | Sandisk Corporation | Non-volatile memory and method with reduced bit line crosstalk errors |
| US6987693B2 (en) | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
| US7196931B2 (en) * | 2002-09-24 | 2007-03-27 | Sandisk Corporation | Non-volatile memory and method with reduced source line bias errors |
| TW594736B (en) * | 2003-04-17 | 2004-06-21 | Macronix Int Co Ltd | Over-driven read method and device of ferroelectric memory |
| US7064980B2 (en) * | 2003-09-17 | 2006-06-20 | Sandisk Corporation | Non-volatile memory and method with bit line coupled compensation |
| US6956770B2 (en) * | 2003-09-17 | 2005-10-18 | Sandisk Corporation | Non-volatile memory and method with bit line compensation dependent on neighboring operating modes |
| US20060115377A1 (en) * | 2003-09-24 | 2006-06-01 | Jianzhong Fu | Transparent ITO-heating capillary reactor |
| US7490283B2 (en) | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
| US7420847B2 (en) * | 2004-12-14 | 2008-09-02 | Sandisk Corporation | Multi-state memory having data recovery after program fail |
| US7120051B2 (en) * | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
| US7158421B2 (en) * | 2005-04-01 | 2007-01-02 | Sandisk Corporation | Use of data latches in multi-phase programming of non-volatile memories |
| US7849381B2 (en) | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
| US7463521B2 (en) * | 2005-04-01 | 2008-12-09 | Sandisk Corporation | Method for non-volatile memory with managed execution of cached data |
| US7447078B2 (en) * | 2005-04-01 | 2008-11-04 | Sandisk Corporation | Method for non-volatile memory with background data latch caching during read operations |
| US7206230B2 (en) * | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
| US8750049B2 (en) * | 2010-06-02 | 2014-06-10 | Stmicroelectronics International N.V. | Word line driver for memory |
| US8472280B2 (en) | 2010-12-21 | 2013-06-25 | Sandisk Technologies Inc. | Alternate page by page programming scheme |
| US9882552B2 (en) | 2015-09-25 | 2018-01-30 | International Business Machines Corporation | Low power amplifier |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4430580A (en) * | 1981-09-04 | 1984-02-07 | Signetics Corporation | Bistable switching circuit |
| US4434381A (en) * | 1981-12-07 | 1984-02-28 | Rca Corporation | Sense amplifiers |
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| US4629911A (en) * | 1985-03-15 | 1986-12-16 | Tektronix, Inc. | Latching comparator |
| JPS62117190A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH0736272B2 (ja) * | 1986-12-24 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH01147915A (ja) * | 1987-12-04 | 1989-06-09 | Hitachi Ltd | 半導体回路 |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
-
1990
- 1990-11-30 JP JP2340103A patent/JP2646850B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-27 US US07/799,203 patent/US5245571A/en not_active Expired - Lifetime
- 1991-11-28 EP EP91120451A patent/EP0488327B1/en not_active Expired - Lifetime
- 1991-11-28 DE DE69124346T patent/DE69124346T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488327B1 (en) | 1997-01-22 |
| JPH04209393A (ja) | 1992-07-30 |
| DE69124346D1 (de) | 1997-03-06 |
| US5245571A (en) | 1993-09-14 |
| DE69124346T2 (de) | 1997-06-05 |
| EP0488327A2 (en) | 1992-06-03 |
| EP0488327A3 (en) | 1992-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2646850B2 (ja) | 半導体メモリ回路 | |
| US4806790A (en) | Sample-and-hold circuit | |
| JP3412702B2 (ja) | スイッチング段 | |
| EP0068884A2 (en) | An output circuit of a semiconductor device | |
| US7148724B2 (en) | Signal output circuit | |
| EP0329247A1 (en) | Band-gap reference voltage arrangement | |
| EP0472128A2 (en) | Constant-voltage generation circuit | |
| JPS61269513A (ja) | ラツチング比較器 | |
| JP2531671B2 (ja) | 半導体記憶装置 | |
| EP0333864A1 (en) | Emitter follower circuit | |
| JPH029089A (ja) | 記憶装置回路 | |
| EP0219937A2 (en) | ECL slave reference generators | |
| EP0432577A1 (en) | ECL circuit | |
| JPH0554689A (ja) | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 | |
| EP0645772A2 (en) | Semiconductor memory device | |
| JPS6331879B2 (ja) | ||
| JPH09130168A (ja) | トラック／ホールドアンプ | |
| US4506176A (en) | Comparator circuit | |
| US4242605A (en) | Transient array drive for bipolar ROM/PROM | |
| US5066874A (en) | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit | |
| US4140926A (en) | Inverted transistor circuits for monolithic integrated circuit application | |
| US4598213A (en) | Bipolar transient driver | |
| US4764688A (en) | Output current darlington transistor driver circuit | |
| KR910009559B1 (ko) | 샘플 홀드 회로 | |
| EP0473352B1 (en) | Emitter follower output circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |