JP2531671B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2531671B2 JP62079178A JP7917887A JP2531671B2 JP 2531671 B2 JP2531671 B2 JP 2531671B2 JP 62079178 A JP62079178 A JP 62079178A JP 7917887 A JP7917887 A JP 7917887A JP 2531671 B2 JP2531671 B2 JP 2531671B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置に係り、特にバイポーラとCM
OSが複合したBi−CMOSにより構成される半導体記憶装置
に関する。
（従来の技術） バイポーラとCMOSの複合によりできるBi−CMOS構成の
デバイスは、バイポーラの高速性とCMOSの高密度性とを
組合わせ、高密度で高速の半導体記憶装置を実現するこ
とができる。
従来のBi−CMOS構成の半導体記憶装置の一構成例を、
第４図に示す。
同図において、メモリセル１は、高密度の要請からCM
OSにより構成される。例えば、６個のMOSトランジスタ
から構成された６トランジスタタイプのものや、MOS負
荷を高抵抗ポリシリコンにしたものを採用している。メ
モリセル１に接続された一対のビット線３、４には、負
荷としてのNMOS2が接続されている。また、メモリセル
１には、ワード線５が接続されている。一対のビット線
３、４には、それぞれ、列選択線６により制御される一
対の転送ゲート５が設けられている。また、ビット線
３、４はそれぞれセンス線７、８に接続され、センス線
７、８はセンスアンプ９に接続されている。センスアン
プ９は、一対のバイポーラトランジスタ9aと一対の抵抗
負荷9bとが直列接続されており、一対のバイポーラトラ
ンジスタ9aのエミッタは共通接続されて、定電流源9cに
接続されている。
次に、第４図に示した半導体記憶装置の読み出し動作
について説明する。
第４図において、セル１を選択するためには、行選択
のためのワード線５と列選択のための列選択線６とを、
低電位から高電位に引き上げる。
ここで、ワード線５の電位が高電位に引き上げられる
と、メモリセル１のオン側のビット線が電流を引き込
む。したがって、オン側のビット線の電位は、オフ側の
ビット線の電位よりも低くなる。このとき、列選択線６
が高電位に引き上げられることによって転送ゲート５が
オンしているので、ビット線３、４間の電位差は転送ゲ
ート５を通過してセンス線７、８に出力される。そし
て、センス線７、８間の電位差はセンスアンプ９により
増幅され、増幅出力はバイポーラトランジスタ9aのコレ
クタから出力される。
かかる従来の半導体記憶装置における読み出し動作の
遅延時間Δｔは、次式で示される。
遅延時間Δｔ＝Ｃ・ΔV/i …（１） 但し、Ｃは容量値、ΔＶはビット線間の電位差、ｉは
電流値である。
第４図に示した半導体記憶装置では、バイポーラで構
成した高感度のセンスアンプを用いているのでビット線
間の電圧差ΔＶを小さく押えることができ、高速アクセ
スを実現する上で有利である。
（発明が解決しようとする問題点） しかしながら、従来の半導体記憶装置では、ビット線
3,4の充放電を行う際に、ワード線５で選択されなかっ
たメモリセル内のMOSトランジスタのドレインが寄生容
量となるので、ビット線3,4の容量値Ｃが大きくなって
しまうという欠点があった。
また、このようにビット線3,4の充放電を行う際に
は、転送ゲート５がオンしているのでビット線3,4のみ
ならずセンス線7,8までも充放電しなければならず、加
えて、選択されていない列の転送ゲート５がセンス線7,
8の寄生容量となるため、容量値Ｃはさらに増大する。
このように、従来の半導体記憶装置では、容量値Ｃは
非常に大きい値となり、遅延時間Δｔを増加させる原因
となっていた（式（１）参照）。
これに対して、ビット線3,4に供給する電流値ｉを大
きくすることにより、遅延時間Δｔを小さくすることも
可能である（式（１）参照）。しかしながら、電流値ｉ
を大きくするためにはメモリセル１内の駆動側MOSトラ
ンジスタのサイズを大きくしなければならず、高密度化
の要請に反することとなる。
また、転送ゲート５のバックゲート効果により、ビッ
ト線３、４のうちの高電位となる方のインピーダンスが
大きくなってしまい、センスアンプ９への電流供給能力
の減少幅が大きくなってしまう。このことも、半導体記
憶装置の高速アクセスを実現する上で妨げとなる。
このため、従来の半導体記憶装置では、センス線７、
８の電位は、第５図に示すように、高電位側が基準電位
10以上にはならず、センス線７、８間の電位差は0.5V位
にしかならなかった。また従来の半導体記憶装置は、小
さい電流で大きい寄生容量を充放電しなければならず、
しかも高電位側のビット線のコンダクタンスがセンスア
ンプ側からみて高く、バイポーラで構成されたセンスア
ンプの性能を十分引出すことができなかった。
本発明は上記事情を考慮してなされたもので、低消費
電力で高速動作が可能なBi−MOSにより構成された半導
体記憶装置を提供することを目的とする。
（問題点を解決するための手段） 本発明に係わる半導体記憶装置は、 マトリクス状に配列されたMOS型メモリセルからなる
メモリセルアレイと、前記MOS型メモリセルをそれぞれ
列方向に接続する複数のビット線対とを備えた半導体記
憶装置において、 列ごとに設けられ、ベースが第１の負荷を介して電源
に接続され且つコレクタが電源に接続されたバイポーラ
型の第１のトランジスタと、この第１のトランジスタの
ベースと第１の定電流源との間に介装され且つ列信号線
に制御電極が接続された第２のトランジスタとを備え
る、列選択手段と、 前記ビット線対を構成する各ビット線ごとに設けら
れ、これらのビット線と前記第１のトランジスタのエミ
ッタとの間に介装された、第２の負荷と、 前記ビット線対を構成する各ビット線ごとに設けら
れ、これらのビット線にベースが接続され且つエミッタ
が第２の定電流源に共通接続された、バイポーラ型の第
３のトランジスタと、 前記ビット線対を構成する各ビット線の一方に接続さ
れた前記第３のトランジスタのそれぞれのコレクタを共
通接続する第１のセンス線と、 前記ビット線対を構成する各ビット線の他方に接続さ
れた前記第３のトランジスタのそれぞれのコレクタを共
通接続する第２のセンス線と、 前記第１のセンス線と第２のセンス線の電流差を検出
する検出手段と、 を備えたことを特徴とする。
（作 用） 本発明によれば、上述のように列選択手段を構成した
ことにより、選択するビット線対には大きい電流を供給
し、選択しないビット線対には小さい電流を供給するこ
とができる。そして、選択されたビット線対の２本のビ
ット線のうち、一方のビット線からはMOS型メモリセル
に電流が流入するが、他方のビット線からはMOS型メモ
リセルに電流が流入しない。したがって、選択されたビ
ット線対の２本のビット線には、電流差が発生する。そ
して、この電流差は、第２の負荷によって電圧差に変換
される。このとき、各ビット線の電圧は第３のトランジ
スタのベースに供給されるので、これに伴って第１のセ
ンス線と第２のセンス線との間に電流差が発生する。そ
して、この電流差が、検出手段によって検出される。
ここで、本発明では、選択しないビット線対に対して
も電流を供給することとしている。したがって、選択し
ない列の各MOS型メモリセルに対しても、負荷によっ
て、常に所定電圧が印加される。このため、メモリセル
がMOS型であるにもかかわらず、列選択をビット線対経
の供給電流で行っても非選択列のメモリセルの記憶情報
を破壊することがない。すなわち、本発明によれば、メ
モリセルがMOS型であるにもかかわらず、転送ゲートを
不要にすることができ、これにより、ビット線と第１、
第２のセンス線とをバイポーラトランジスタで分離する
ことが可能となる。
そして、このようにしてビット線と第１、第２のセン
ス線とを分離したので、ビット線の充放電を行う際には
ビット線自身の寄生容量についての充放電のみを行えば
よく、第１、第２のセンス線の寄生容量に影響されるこ
とがない。そして、列選択手段を上述のように構成した
ことにより、簡単な回路構成でビット線対に対する電流
供給能力を向上させることができる。
加えて、転送ゲートに代えてバイポーラトランジスタ
で第１、第２のセンス線の電流供給を行うことが可能と
なるので、検出手段に対する電流供給能力を向上させる
ことができる。
（実施例） 以下、本発明の一実施例について、第１図〜第３図を
用いて説明する。
第１図は、本実施例に使用されるメモリセルの構成を
説明するための回路図である。また、第３図は、本実施
例に係わる半導体記憶装置の全体構成を説明するための
回路図である。
第１図、第３図に示したように、Ａカラムにはメモリ
セル11Aが設けられており、Ｂカラムにはメモリセル11B
が設けられている。
メモリセル11Aには、情報を保持するための一対のMOS
トランジスタ13a,13aとこれらMOSトランジスタ13aに接
続された一対の抵抗14a,14aが設けられている。このメ
モリセル11Aは、転送ゲータ15a,15a′を介して、ビット
線12a,12a′と接続されている。
また、ビット線12a,12a′には、それぞれ負荷20a,20
a′（本発明の「第２の負荷」に相当する）が接続され
ている。負荷20a,20a′としては、PMOSトランジスタ、N
MOSトランジスタ、抵抗等が用いられる。
これらの負荷20a,20a′は、共通接続され、定電流源4
0に接続されている。また、負荷20a,20a′は、バイポー
ラトランジスタ28（本発明の「第１のトランジスタ」に
相当する）のエミッタに接続されており、さらに、この
バイポーラトランジスタ28のベースはデコーダ25に接続
されている。このバイポーラトランジスタ28およびデコ
ーダ25は、本発明の「列選択手段」に相当する。
デコーダ25は、抵抗素子（本発明の「第１の負荷」に
相当する）を介して、電源電圧をバイポーラトランジス
タ28のベースに供給する。また、このデコーダ25は、エ
ミッタが共通接続された３つのバイポーラトランジスタ
25a,25b,25cを備えており、さらに、この共通接続点に
は定電流源25d（本発明の「第１の定電流源」に相当す
る）が設けられている。そして、バイポーラトランジス
タ25a,25b（本発明の「第２のトランジスタ」の相当す
る）のベースは、デコード線に接続されている。なお、
バイポーラトランジスタ25cは、バイポーラトランジス
タ25a,25bがともにオフしているときに定電流源25dの動
作を保障するために設けられたものであり、このため、
ベースにはハイレベルとローレベルの中間の電位Vrが印
加されている。
メモリセル11Bにも、情報を保持するための一対のMOS
トランジスタ13b,13bと、これらMOSトランジスタ13b,13
bに接続された一対の抵抗14b,14bが設けられている。こ
のメモリセル11Bは、転送ゲート15b,15b′を介して、ビ
ット線12b,12b′と接続されている。ビット線12b,12b′
には、それぞれ負荷20b,20b′（本発明の「第２の負
荷」に相当する）が接続されている。これらの負荷20b,
20b′も、PMOSトランジスタ、NMOSトランジスタ、抵抗
等が用いられる。
負荷20b,20b′は、共通接続され、定電流源41に接続
されている。また、負荷20b,20b′は、バイポーラトラ
ンジスタ29（本発明の「第１のトランジスタ」に相当す
る）を介して、デコーダ26にも接続されている。このバ
イポーラトランジスタ29およびデコーダ26も、本発明の
「列選択手段」に相当する。
デコーダ26は、デコーダ25と同様の構成をしているの
で、詳しい説明を省略する。
アドレス信号Adは、インバータ27を経て、変換回路23
に入力される。変換回路23は、アドレス信号を小振幅に
変換し、例えばエミッタフォロワにより構成されたバッ
ファ24を経て、デコード信号となる。このデコード信号
により、カラムＡまたはカラムＢのうちの、選択された
方のビット線対への供給電流値が、非選択のビット線対
への供給電流値よりも大きくなる。そして、これらの電
流がそれぞれ負荷20a,20a′,20b,20b′を流れることに
より、選択された方のビット線対の電位は、選択されな
かった方のビット線対の電位よりも、0.2〜0.8V程度、
高電位に持上げられる。このように、選択するカラムの
ビット線の電位を上げることによって、カラム選択が行
われる。但し、このとき、非選択のビット線対の電位
は、零ボルトとはならない。非選択のビット線対の電位
を零ボルトにすると、非選択とされたカラムの転送ゲー
ト15a,15a′または15b,15b′が両方とも接地電位とショ
ートしてしまい、これによりMOSトランジスタ13a,13aま
たは13b,13bに保持される電位が両方ともローとなって
しまって、記憶内容が破壊されるからである。
また、ビット線12a,12a′,12b,12b′は、それぞれバ
イポーラトランジスタ17a,17a′,17b,17b′（本発明の
「第３のトランジスタ」に相当する）のベースに接続さ
れている。バイポーラトランジスタ17a,17a′,17b,17
b′のエミッタは、定電流源19（本発明の「第２の定電
流源」に相当する）に共通接続されている。左側のビッ
ト線12a,12bに設けられたバイポーラトランジスタ17a,1
7bのコレクタは共通接続され、センス線21に接続されて
いる。右側のビット線12a′,12b′に設けられたバイポ
ーラトランジスタ17a′,17b′のコレクタは共通接続さ
れ、センス線22に接続されている。
センス線21、22にはセンスアンプ30（本発明の「検出
手段」に相当する）に接続されている。このセンスアン
プ30は、センス線21、22がそれぞれエミッタに接続され
たバイポーラトランジスタTra,Trbを有しており、これ
らバイポーラトランジスタTra,Trbのベースは共通接続
されて電位VBが印加されている。バイポーラトランジス
タTra,Trbのエミッタには定電流源Isが設けられてい
る。バイポーラトランジスタTra,Trbのコレクタには抵
抗Rsが接続され、これら抵抗Rsの他端は共通接続されて
いる。これらコレクタは出力であり、出力線31、32は差
動増幅器33に接続されている。
電位VBを定電位にすると、出力線31、32に対して信号
が出力される。コレクタが接続されて大きな寄生抵抗を
有するセンス線21、22が、ほとんどVB−Vfにクランプさ
れるため、振幅が小さく抑えられ高速動作に非常に有利
である。
差動増幅器33は、２段の差動増幅器33a,33bで構成さ
れ、１段目の差動増幅器33aは微小信号の増幅に有利な
バイポーラ形であり、２段目は最終的にCMOSレベルに変
換する機能を含ませてCMOSで構成されている。差動増幅
器33の出力は、インバータ33cにより反転されて最終的
な出力になる。
本実施例ではワード線34a,34bの選択にもバイポーラ
トランジスタ35a,35bを用いている。ワード線34a,34bは
寄生容量が大きいため、これらワード線34a,34bを駆動
するためにエミッタフォロワのバイポーラトランジスタ
35a,35bが設けられている。ワード線34a,34bの放電、レ
ベル降下を急速に行うために放電回路38が設けられてい
る。この放電回路38は、ワード線34a,34bにダイオード3
8a,38bを接続し、これらダイオード38a,38bを共通の定
電流源38cにより引いている。
アドレス信号Adは、インバータ36を介してデコーダ37
にも入力され、デコード信号はバイポーラトランジスタ
35a,35bのいずれかをオンにして、ワード線34a,34bを駆
動する。
次に、本実施例に係わる半導体記憶装置の動作につい
て、第２図を用いて説明する。ここでは、Ａカラムでは
ビット線12a′側のセルがオンし、Ｂカラムではビット
線12b側のセルがオンしているものとする。
まず、Ｂカラムが選択されているものとする。
このとき、Ａカラムは選択されていないので、上述の
デコード信号により、バイポーラトランジスタ25a,25b
の少なくとも一方がオンしている。このため、バイポー
ラトランジスタ28経のベース電流の供給量が少なくなる
ので、エミッタ電流も少なくなる。このため、負荷20a,
20a′の両端の電位差も小さくなり、これによりビット
線12a,12a′の電位は低電位となっている。但し、バイ
ポーラトランジスタ28のベースと電源との間には抵抗素
子が設けられているので、このバイポーラトランジスタ
28のベースへの電流供給量が零となることはなく、した
がって、ビット線12a,12a′の電位が零ボルトとなるこ
ともない。一方、Ｂカラムは選択されているので、電源
から出力される電流はすべてバイポーラトランジスタ29
のベースに供給され、このためバイポーラトランジスタ
29のエミッタ電流も大きくなるので、ビット線12b,12
b′の電位は高電位となっている。
また、Ａカラムでは、ワード線34aが選択されたとき
に、ビット線12a側のMOSトランジスタ15aはオフし、ビ
ット線12a′側のMOSトランジスタ15a′はオンしている
ので、ビット線12aの電位の方がビット線12a′の電位よ
りも高くなる。同様に、Ｂカラムでは、ビット線12b側
のセルがオンし、ビット線12b′側のセルはオフしてい
るので、ビット線12bの電位よりも、ビット線12b′の電
位の方が高くなる。したがって、４本（すなわち２対）
のビツト線12a,12a′,12b,12b′の各電位の関係は、第
２図に時刻t1で示したような状態となる。
ここで、読出し電流IRは、最も高いベース電位を有す
るバイポーラトランジスタ17を流れる。したがって、読
出し電流IRは、時刻t1においては、ビット線12b′すな
わちバイポーラトランジスタ17b′を流れる。
次に、Ｂカラムが非選択となり、Ａカラムが選択され
たものとする。
このとき、Ａカラムは選択されているので、上述のデ
コード信号により、バイポーラトランジスタ25a,25bは
両方ともオフする。このため、バイポーラトランジスタ
28のエミッタ電位は上昇し、したがってビット線12a,12
a′の電位も高電位となる。一方、Ｂカラムは選択され
ていないので、バイポーラトランジスタ29のエミッタ電
位は低下する。このとき、定電流源41による放電が行わ
れるので、ビット線12b,12b′の電位も低下する。
また、上述のように、Ａカラムでは、ビット線12aの
電位の方がビット線12a′の電位よりも高く、Ｂカラム
ではビット線12bの電位よりもビット線12b′の電位の方
が高いので、各ビット線12a,12a′,12b,12b′の電位の
関係は、第２図に時刻t2で示したような状態となる。
このため、時刻t2においては、読出し電流IRは、ビッ
ト線12aすなわちバイポーラトランジスタ17aを流れる。
ここで、バイポーラトランジスタ17a,17a′,17b,17b
は非飽和状態にバイアスされている。このため、時刻t1
においては、センス線21に、電流IRとほぼ同程度の電流
IR（Ｂ−１）/Bが流れる。なお、Ｂはバイポーラトラン
ジスタ17の電流増幅率である。一方、時刻t2において
は、センス線22に、電流IRとほぼ同程度の電流が流れ
る。したがって、センス線21に流れる電流とセンス線22
に流れる電流との差を読出すことにより、Ａカラムおよ
びＢカラムの記憶内容を読み取ることができる。
なお、第２図では非選択ビット線のハイレベルが選択
ビット線のローレベルより低いレベルになっているが、
必ずしもこのようにする必要はない。センスアンプは、
センス線21、22間の電流値の相違を検出すればよい。
このように、本実施例によれば次に示すような効果が
ある。
カラム選択のための転送ゲートがないため、センス
アンプのベース電流供給能力の減少が少ない。
ビット線とセンス線とはバイポーラトランジスタ17
a,17a′,17b,17b′により分離されているため、メモリ
セルの電流はビット線の充放電のみ担えばよい。したが
って、充放電時の容量値Ｃを小さくすることができ、高
速アクセスが可能となる（式（１）参照）。
大きな寄生容量があるセンス量の充放電はメモリセ
ルの電流よりも数倍も大きい定電流源による電流IRを用
いればよい。このため従来の電流不足を起因とする遅延
は減少させることができる。なお、この電流IRはセンス
線の一方にしか流れないため、動作電流の大きな増大に
はならない。
センス線からセンスアンプに供給される電位差がビ
ット線における電位差と同じ大きさにすることができる
ので、センスアンプによる検出が容易となる。
ビット線を流れ、メモリセルのオン側の駆動トラン
ジスタに流入する電流は、ビット線電位の影響を受けて
ビット線電位が高いほどその値が大きい。本発明では選
択カラムより実際には圧倒的に多い非選択カラムのビッ
ト線の電位を下げるので、全体として消費電力の大きな
削減に貢献できる。
ビット線12a,12a′,12b,12b′を高電位または低電
位に設定するための列選択手段をバイポーラトランジス
タを用いて構成したので、これらのビット線の寄生容量
が大きいにも拘らず、高速でビット線対の電位設定を行
うことができる。
本実施例の列選択手段によれば、一種類の電源を用
いて二種類の電位設定を行うことができ、したがって、
電源ライン用の幅の広い配線は一本設けるだけでよいの
で、配線の占有面積を低減させることができる。さら
に、半導体記憶装置の外部から入力した電源電圧をその
まま使用することができるので、電源電圧を装置内で生
成する必要がなく、回路規模を小さくすることができ
る。
さらに、本実施例の列選択手段によれば、少ない素
子数でビット線対の電位設定を行うことができ、この点
でも回路規模を小さくすることができる。
本発明は上記実施例に限らず種々の変形が可能であ
る。例えば、上記実施例の半導体記憶装置はTTLコンパ
チブルのCMOSメモリであるが、ECLコンパチブルにも本
発明を適用できる。この場合はレベル変換器23は不要で
あり、差動増幅器33の２段目の差動増幅器33bも不要で
ある。ただしワード線を電源電圧付近まで上げるための
回路が必要となる。また放電回路においてダイオードの
代わりにショットキーダイオードやドレインとゲートを
接続したMOSトランジスタを用いてもよい。またセンス
アンプは上記実施例のものに限らない、例えば、センス
線を抵抗でプルアップしてもよい。
［発明の効果］ 以上説明したように、本発明に係わる半導体記憶装置
によれば、非選択のビット線対も零ボルトになることが
ないで、列選択を転送ゲートのオン／オフではなく、ビ
ット線対の電位によって行うこととしても、MOS型メモ
リセルに記憶された情報を壊すことがない。したがっ
て、ビット線とセンス線とをバイポーラトランジスタで
分離することが可能となる。
また、このようにビット線とセンス線とをバイポーラ
トランジスタで分離したことにより、メモリセルによっ
てビット線の充放電を行う際に、センス線の寄生容量の
影響を無くすことができる。
さらに、カラム選択のための転送ゲートを無くしたこ
とにより、センスアンプへのベース電流供給能力の減少
を少なくすることができる。
加えて、列選択手段をバイポーラトランジスタと一種
類の電源で構成したことにより、電位設定の高速化を簡
単な回路で実現することができる。
したがって、本発明によれば、低消費電力で高速動作
が可能なBi−MOS構成の半導体記憶装置を提供すること
ができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる半導体記憶装置の要
部を示す回路図、第２図は同半導体記憶装置の動作を示
すタイムチャート、第３図は本発明の一実施例に係わる
半導体記憶装置の全体構成を示す回路図、第４図は従来
の半導体記憶装置の要部を示す回路図、第５図は従来の
半導体記憶装置の動作を示すタイムチャートである。 11A、11B……メモリセル、12a,12a′,12b,12b′……ビ
ット線、13a,13a′,13b,13b′……MOSトランジスタ、14
a,14a′,14b,14b′……抵抗、15a,15a′,15b,15b′……
転送ゲート、17a,17a′,17b,17b′……バイポーラトラ
ンジスタ、19……定電流源、20a,20a′,20b,20b′……
負荷、21、22……センス線、23……レベル変換回路、2
5、26……デコーダ、30……センスアンプ、33……差動
増幅器、35a,35b……バイポーラトランジスタ、37……
デコーダ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−58193（ＪＰ，Ａ) 特開 昭59−56286（ＪＰ，Ａ) 特開 昭57−164490（ＪＰ，Ａ) 特開 昭60−237698（ＪＰ，Ａ) 特開 昭61−278098（ＪＰ，Ａ) ＩＥＥＥ Ｉｎｔｅｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕ ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇ ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ ａｐｅｒｓ 1986 Ｐ．212〜213

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】マトリクス状に配列されたMOS型メモリセ
    ルからなるメモリセルアレイと、前記MOS型メモリセル
    をそれぞれ列方向に接続する複数のビット線対とを備え
    た半導体記憶装置において、 列ごとに設けられ、ベースが第１の負荷を介して電源に
    接続され且つコレクタが電源に接続されたバイポーラ型
    の第１のトランジスタと、この第１のトランジスタのベ
    ースと第１の定電流源との間に介装され且つ列信号線に
    制御電極が接続された第２のトランジスタとを備える、
    列選択手段と、 前記ビット線対を構成する各ビット線ごとに設けられ、
    これらのビット線と前記第１のトランジスタのエミッタ
    との間に介装された、第２の負荷と、 前記ビット線対を構成する各ビット線ごとに設けられ、
    これらのビット線にベースが接続され且つエミッタが第
    ２の定電流源に共通接続された、バイポーラ型の第３の
    トランジスタと、 前記ビット線対を構成する各ビット線の一方に接続され
    た前記第３のトランジスタのそれぞれのコレクタを共通
    接続する第１のセンス線と、 前記ビット線対を構成する各ビット線の他方に接続され
    た前記第３のトランジスタのそれぞれのコレクタを共通
    接続する第２のセンス線と、 前記第１のセンス線と第２のセンス線の電流差を検出す
    る検出手段と、 を備えたことを特徴とする半導体記憶装置。
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