JP2569986B2 - 半導体記憶装置 - Google Patents
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- A61N—ELECTROTHERAPY; MAGNETOTHERAPY; RADIATION THERAPY; ULTRASOUND THERAPY
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- A61N1/18—Applying electric currents by contact electrodes
- A61N1/32—Applying electric currents by contact electrodes alternating or intermittent currents
- A61N1/325—Applying electric currents by contact electrodes alternating or intermittent currents for iontophoresis, i.e. transfer of media in ionic state by an electromotoric force into the body
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- Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、更に詳しくは、半導体記憶装置の内Ｂｉ−ＣＭＯＳ
回路として構成されるスタティックＲＡＭにおけるセン
スアンプの改良に関する。
し、更に詳しくは、半導体記憶装置の内Ｂｉ−ＣＭＯＳ
回路として構成されるスタティックＲＡＭにおけるセン
スアンプの改良に関する。
【０００２】バイポーラトランジスタとＰチャネル及び
ＮチャネルＭＯＳトランジスタとが同一チップ内に混在
する、いわゆるＢｉ−ＣＭＯＳ回路からなるスタティッ
クＲＡＭでは、読出し及び書込みのために生ずる共通デ
ータ線の振幅をできるだけ小さく抑え、共通データ線の
ＨレベルとＬレベルとの間における双方向への移行を早
める努力が成されている。
ＮチャネルＭＯＳトランジスタとが同一チップ内に混在
する、いわゆるＢｉ−ＣＭＯＳ回路からなるスタティッ
クＲＡＭでは、読出し及び書込みのために生ずる共通デ
ータ線の振幅をできるだけ小さく抑え、共通データ線の
ＨレベルとＬレベルとの間における双方向への移行を早
める努力が成されている。
【０００３】
【従来の技術】図８及び図９を参照して従来のＢｉ−Ｃ
ＭＯＳ回路からなるスタティックＲＡＭについて説明す
る。図８は従来のスタティックＲＡＭのメモリセル及び
ビット選択手段部分の回路図、図９は従来のスタティッ
クＲＡＭのセンスアンプ及びその入出力部分の回路図で
ある。図８において、このスタティックＲＡＭは、各コ
ラム３３、３３′毎に且つロウ毎に配列された多数のメ
モリセル１１、１１′を備え、各コラムのメモリセル１
１、１１′は夫々各ロウのワード線２０、２０′から信
号Ｘｍ、Ｘｍ′を受けており、信号Ｘｍ、Ｘｍ′が論理
レベル“Ｈ”となると各メモリセル１１、１１′の何れ
かが各コラム毎に配設された各ビット線対２５ａ、２５
ｂと導通する。
ＭＯＳ回路からなるスタティックＲＡＭについて説明す
る。図８は従来のスタティックＲＡＭのメモリセル及び
ビット選択手段部分の回路図、図９は従来のスタティッ
クＲＡＭのセンスアンプ及びその入出力部分の回路図で
ある。図８において、このスタティックＲＡＭは、各コ
ラム３３、３３′毎に且つロウ毎に配列された多数のメ
モリセル１１、１１′を備え、各コラムのメモリセル１
１、１１′は夫々各ロウのワード線２０、２０′から信
号Ｘｍ、Ｘｍ′を受けており、信号Ｘｍ、Ｘｍ′が論理
レベル“Ｈ”となると各メモリセル１１、１１′の何れ
かが各コラム毎に配設された各ビット線対２５ａ、２５
ｂと導通する。
【０００４】ビット選択手段３２、３２′は、各ビット
線対２５ａ、２５ｂ毎に対応して配設され、各一対のＮ
チャネル及びＰチャネルＭＯＳトランジスタ８ａ、９
ａ；８ｂ、９ｂからなるコラムスイッチ及びＰチャネル
ＭＯＳトランジスタからなるビット線負荷トランジスタ
１０ａ、１０ｂを備え、各コラムスイッチ８ａ、９ａ；
８ｂ、９ｂはコラムアドレスＹｎの論理レベル“Ｌ”に
より夫々導通し当該ビット線対２５ａ、２５ｂを共通デ
ータ線対２６ａ、２６ｂと導通させる。また、ビット線
負荷トランジスタ１０ａ、１０ｂも導通し、ビット線対
２５ａ、２５ｂと定電圧源ＶRS（例えば−０．８ｖ）２
２とを導通させる。コラムスイッチ８ａ、９ａ、８ｂ、
９ｂの導通を介して共通データ線２６ａ、２６ｂは、前
記コラムアドレスとロウアドレスとで選択された一つの
メモリセル１１、１１′とセンスアンプとを連絡させ
る。
線対２５ａ、２５ｂ毎に対応して配設され、各一対のＮ
チャネル及びＰチャネルＭＯＳトランジスタ８ａ、９
ａ；８ｂ、９ｂからなるコラムスイッチ及びＰチャネル
ＭＯＳトランジスタからなるビット線負荷トランジスタ
１０ａ、１０ｂを備え、各コラムスイッチ８ａ、９ａ；
８ｂ、９ｂはコラムアドレスＹｎの論理レベル“Ｌ”に
より夫々導通し当該ビット線対２５ａ、２５ｂを共通デ
ータ線対２６ａ、２６ｂと導通させる。また、ビット線
負荷トランジスタ１０ａ、１０ｂも導通し、ビット線対
２５ａ、２５ｂと定電圧源ＶRS（例えば−０．８ｖ）２
２とを導通させる。コラムスイッチ８ａ、９ａ、８ｂ、
９ｂの導通を介して共通データ線２６ａ、２６ｂは、前
記コラムアドレスとロウアドレスとで選択された一つの
メモリセル１１、１１′とセンスアンプとを連絡させ
る。
【０００５】図９において、センスアンプ３１は、共通
データ線２６ａ、２６ｂの信号をバイポーラトランジス
タ５ａ、５ｂの各ベースに受けこれをセンスアンプ３１
の出力１６ａ、１６ｂとして出力するＥＣＬ回路を成す
差動増幅器と、書込み信号及び書込みデータから成る信
号を入力され書込みデータに依存して共通データ線２６
ａ、２６ｂのいずれかとＶEE電源（例えば−４．５ｖ）
２４とを導通させる書込み手段を成す一対のＮチャネル
の書込みＭＯＳトランジスタ４ａ、４ｂと、この書込み
トランジスタ４ａ、４ｂのオフ時に導通し、前記ＶRS電
源２２と各共通データ線２６ａ、２６ｂとを夫々導通さ
せ、読出し時におけるメモリセルの読出し電流を供給す
る一対のＰチャネルＭＯＳトランジスタから成るデータ
線負荷用トランジスタ３ａ、３ｂとから構成される。
データ線２６ａ、２６ｂの信号をバイポーラトランジス
タ５ａ、５ｂの各ベースに受けこれをセンスアンプ３１
の出力１６ａ、１６ｂとして出力するＥＣＬ回路を成す
差動増幅器と、書込み信号及び書込みデータから成る信
号を入力され書込みデータに依存して共通データ線２６
ａ、２６ｂのいずれかとＶEE電源（例えば−４．５ｖ）
２４とを導通させる書込み手段を成す一対のＮチャネル
の書込みＭＯＳトランジスタ４ａ、４ｂと、この書込み
トランジスタ４ａ、４ｂのオフ時に導通し、前記ＶRS電
源２２と各共通データ線２６ａ、２６ｂとを夫々導通さ
せ、読出し時におけるメモリセルの読出し電流を供給す
る一対のＰチャネルＭＯＳトランジスタから成るデータ
線負荷用トランジスタ３ａ、３ｂとから構成される。
【０００６】センスアンプ３１の入力部には、書込み信
号ＷＥ′（ＷＥ′はトップバー付きのＷＥを示すものと
する、以下同様。）を一方の端子に入力される一対のＮ
ＯＲゲート２ａ、２ｂと、書込みデータＤinを受けこの
書込みデータ及び書込みデータの反転信号を夫々前記Ｎ
ＯＲゲート２ａ、２ｂの他方の入力端子に入力するデー
タ入力ゲート１とが配設され、各ＮＯＲゲート２ａ、２
ｂの出力は夫々、前記書込みトランジスタ４ａ、４ｂ及
び前記データ線負荷用トランジスタ３ａ、３ｂのゲート
に入力されている。
号ＷＥ′（ＷＥ′はトップバー付きのＷＥを示すものと
する、以下同様。）を一方の端子に入力される一対のＮ
ＯＲゲート２ａ、２ｂと、書込みデータＤinを受けこの
書込みデータ及び書込みデータの反転信号を夫々前記Ｎ
ＯＲゲート２ａ、２ｂの他方の入力端子に入力するデー
タ入力ゲート１とが配設され、各ＮＯＲゲート２ａ、２
ｂの出力は夫々、前記書込みトランジスタ４ａ、４ｂ及
び前記データ線負荷用トランジスタ３ａ、３ｂのゲート
に入力されている。
【０００７】上記スタティックＲＡＭでは、読出し時に
書込み信号ＷＥ′がレベル“Ｈ”とされる。このため入
力部を成す一対のＮＯＲゲート２ａ、２ｂの出力はレベ
ル“Ｌ”となり、各データ線負荷用トランジスタ３ａ、
３ｂがオンとなる。一方、この読出し時においてロウア
ドレスとコラムアドレスによって選択される一つのメモ
リセルは、共通データ線対２６ａ、２６ｂと導通してい
る。図８において、この選択されたメモリセルがコラム
３３のメモリセル１１であり、且つメモリセル１１に記
憶されているデータによりその内部のドライバーＭＯＳ
トランジスタ１３ａがオンであるものとして説明を続け
る。
書込み信号ＷＥ′がレベル“Ｈ”とされる。このため入
力部を成す一対のＮＯＲゲート２ａ、２ｂの出力はレベ
ル“Ｌ”となり、各データ線負荷用トランジスタ３ａ、
３ｂがオンとなる。一方、この読出し時においてロウア
ドレスとコラムアドレスによって選択される一つのメモ
リセルは、共通データ線対２６ａ、２６ｂと導通してい
る。図８において、この選択されたメモリセルがコラム
３３のメモリセル１１であり、且つメモリセル１１に記
憶されているデータによりその内部のドライバーＭＯＳ
トランジスタ１３ａがオンであるものとして説明を続け
る。
【０００８】一方のビット線２５ａには、データ線負荷
用トランジスタ３ａからの電流が共通データ線２６ａを
経由して流入し、メモリセル１１のドライバＭＯＳトラ
ンジスタ１３ａを介してＶEE電源２４に流れ出る。この
結果、データ線負荷用トランジスタ３ａにおける電圧降
下により、この共通データ線２６ａの電位は大きく低下
する。しかし、他方の共通データ線２６ｂでは、ドライ
バーＭＯＳトランジスタ１３ｂがオフであるためデータ
線負荷用トランジスタ３ｂでの電圧降下が生じなく、共
通データ線２５ｂは電源ＶRS２２とほぼ同電位である。
バイポーラトランジスタ５ａ、５ｂと負荷抵抗６ａ、６
ｂ及び定電流源１５とから成る差動増幅器は、この共通
データ線２６ａ、２６ｂ相互の電位差を検出して増幅
し、センスアンプ３１の出力１６ａ、１６ｂとしてこれ
を出力する。
用トランジスタ３ａからの電流が共通データ線２６ａを
経由して流入し、メモリセル１１のドライバＭＯＳトラ
ンジスタ１３ａを介してＶEE電源２４に流れ出る。この
結果、データ線負荷用トランジスタ３ａにおける電圧降
下により、この共通データ線２６ａの電位は大きく低下
する。しかし、他方の共通データ線２６ｂでは、ドライ
バーＭＯＳトランジスタ１３ｂがオフであるためデータ
線負荷用トランジスタ３ｂでの電圧降下が生じなく、共
通データ線２５ｂは電源ＶRS２２とほぼ同電位である。
バイポーラトランジスタ５ａ、５ｂと負荷抵抗６ａ、６
ｂ及び定電流源１５とから成る差動増幅器は、この共通
データ線２６ａ、２６ｂ相互の電位差を検出して増幅
し、センスアンプ３１の出力１６ａ、１６ｂとしてこれ
を出力する。
【０００９】書込み時には、書込み信号ＷＥ′がＬレベ
ルとされ、書込みデータＤinに依存してＮＯＲゲート２
ａ、２ｂの出力２７ａ、２７ｂは、一方がＨレベルに他
方がＬレベルになる。この書込みデータＤinが論理
“Ｌ”と仮定すると、出力２７ａがＨレベルに、出力２
７ｂがＬレベルになり、データ線負荷用トランジスタの
一方３ａがオフ、他方３ｂがオンとなり、また、書込み
トランジスタの一方４ａがオン、他方４ｂがオフとな
る。更に、書込み信号ＷＥ′のＬレベルを介してビット
選択手段３２のコラムスイッチの一方であるＮチャネル
ＭＯＳの書込みコラムスイッチ９ａ、９ｂがオン、ビッ
ト線負荷用トランジスタ１０ａ、１０ｂがオフとなる。
またロウアドレスのＬレベルを介してコラムスイッチの
他方であるＰチャネルＭＯＳトランジスタ８ａもオンと
なる。
ルとされ、書込みデータＤinに依存してＮＯＲゲート２
ａ、２ｂの出力２７ａ、２７ｂは、一方がＨレベルに他
方がＬレベルになる。この書込みデータＤinが論理
“Ｌ”と仮定すると、出力２７ａがＨレベルに、出力２
７ｂがＬレベルになり、データ線負荷用トランジスタの
一方３ａがオフ、他方３ｂがオンとなり、また、書込み
トランジスタの一方４ａがオン、他方４ｂがオフとな
る。更に、書込み信号ＷＥ′のＬレベルを介してビット
選択手段３２のコラムスイッチの一方であるＮチャネル
ＭＯＳの書込みコラムスイッチ９ａ、９ｂがオン、ビッ
ト線負荷用トランジスタ１０ａ、１０ｂがオフとなる。
またロウアドレスのＬレベルを介してコラムスイッチの
他方であるＰチャネルＭＯＳトランジスタ８ａもオンと
なる。
【００１０】上記の結果、メモリセルのＶCC電源（例え
ば〇ｖ）２３、メモリセル負荷用抵抗１４ａ、コラムス
イッチのＮチャネルトランジスタ９ａ及びＰチャネルト
ランジスタ８ａ、共通データ線２６ａ、書込みトランジ
スタ４ａを経由してＶEE電源２４に書込み電流が流れ、
ビット線２５ａの電位は、例えばほぼ−４．５ｖのＶEE
電源と等しい電位まで引き下げられる。一方、反対側の
書込みトランジスタ４ｂはオフであるから、ビット線２
５ｂの電位はほぼＶRS電源２２と等しい電位例えば−
０．８ｖにある。各ビット線２５ａ、２５ｂの電位によ
り、メモリセル１１のドライバＭＯＳトランジスタ１３
ｂが強制的にオフされ、他方のドライバＭＯＳトランジ
スタ１３ａがオンとなってデータＤinの書込みが完了す
る。書込みデータＤinが“Ｈ”の場合には上記とａ、ｂ
を逆にして同様に書込みが行われる。
ば〇ｖ）２３、メモリセル負荷用抵抗１４ａ、コラムス
イッチのＮチャネルトランジスタ９ａ及びＰチャネルト
ランジスタ８ａ、共通データ線２６ａ、書込みトランジ
スタ４ａを経由してＶEE電源２４に書込み電流が流れ、
ビット線２５ａの電位は、例えばほぼ−４．５ｖのＶEE
電源と等しい電位まで引き下げられる。一方、反対側の
書込みトランジスタ４ｂはオフであるから、ビット線２
５ｂの電位はほぼＶRS電源２２と等しい電位例えば−
０．８ｖにある。各ビット線２５ａ、２５ｂの電位によ
り、メモリセル１１のドライバＭＯＳトランジスタ１３
ｂが強制的にオフされ、他方のドライバＭＯＳトランジ
スタ１３ａがオンとなってデータＤinの書込みが完了す
る。書込みデータＤinが“Ｈ”の場合には上記とａ、ｂ
を逆にして同様に書込みが行われる。
【００１１】コラムアドレスを介して選択されなかった
各コラムでは、コラムスイッチ手段のＮチャネル及びＰ
チャネルの各ＭＯＳトランジスタ８ａ、９ａ、８ｂ、９
ｂが何れもオフであり、当該ビット線は共通データ線２
６ａ、２６ｂと切り離され、またビット線負荷用トラン
ジスタ１０ａ、１０ｂがオンとなってロウアドレスを介
して選択されたメモリセルのデータを保持する。
各コラムでは、コラムスイッチ手段のＮチャネル及びＰ
チャネルの各ＭＯＳトランジスタ８ａ、９ａ、８ｂ、９
ｂが何れもオフであり、当該ビット線は共通データ線２
６ａ、２６ｂと切り離され、またビット線負荷用トラン
ジスタ１０ａ、１０ｂがオンとなってロウアドレスを介
して選択されたメモリセルのデータを保持する。
【００１２】
【発明が解決しようとする課題】上記従来のスタティッ
クＲＡＭでは、書込み時においてセンスアンプの差動増
幅器を構成するバイポーラトランジスタ５ａ、５ｂで
は、一方のトランジスタのベースはほぼＶRS電源２２の
電位レベルにあり、他方のトランジスタのベースはほぼ
ＶEE電源２４の電位レベルに迄引下げられる。このため
前記他方のトランジスタではエミッタ・ベース間に逆電
圧がかかるという問題がある。一般に集積回路では各ト
ランジスタのＥ−Ｂ逆耐圧は、５ｖ以上にはできなく、
マスクパターンが微細化すればするほど低下する傾向に
ある。特に微細なマスクパターンの場合には、このＥ−
Ｂ逆耐圧は２〜３ｖ程度になることが知られおり、前記
逆電圧は従来のスタティックＲＡＭにあってはＥ−Ｂ逆
耐圧を越えるおそれが生じ重大な問題となる。
クＲＡＭでは、書込み時においてセンスアンプの差動増
幅器を構成するバイポーラトランジスタ５ａ、５ｂで
は、一方のトランジスタのベースはほぼＶRS電源２２の
電位レベルにあり、他方のトランジスタのベースはほぼ
ＶEE電源２４の電位レベルに迄引下げられる。このため
前記他方のトランジスタではエミッタ・ベース間に逆電
圧がかかるという問題がある。一般に集積回路では各ト
ランジスタのＥ−Ｂ逆耐圧は、５ｖ以上にはできなく、
マスクパターンが微細化すればするほど低下する傾向に
ある。特に微細なマスクパターンの場合には、このＥ−
Ｂ逆耐圧は２〜３ｖ程度になることが知られおり、前記
逆電圧は従来のスタティックＲＡＭにあってはＥ−Ｂ逆
耐圧を越えるおそれが生じ重大な問題となる。
【００１３】上記ＥＣＬ回路のトランジスタにかかるＥ
−Ｂ逆電圧の大きさは、［ＶEE］−［ＶRS］−［ＶBE］
（但し［ＶEE］等に付けた符号［ ］はＶEE等の絶対値
を示すものとする。）と表わされる。通常トランジスタ
のＶBEは０．８ｖ程度であり、例示した前記電圧値（Ｖ
EE＝−４．５ｖ、ＶRS＝−０．８ｖ）を各電源電圧とし
て採用すれば、エミッタ・ベース間にかかる逆電圧は
２．９ｖとなり、マスクパターンを微細化した集積回路
においてはトランジスタのＥ−Ｂ逆耐圧ＢＶEBを越える
事態も生じ、トランジスタは耐圧破壊により特性劣化や
永久破壊を起こすこととなる。また、Ｅ−Ｂ逆耐圧ＢＶ
EBを越えることがなくとも、ある種のトランジスタ、例
えばポリシリコン・ベースのセルフアライントランジス
タ等にあっては、比較的大きなＥ−Ｂ逆電圧によって電
流増幅率ｈfeの低下等の特性劣化を生ずることが知られ
ている。従ってこのようなトランジスタにあっては、エ
ミッタ・ベース間逆電圧は、単にＥ−Ｂ逆耐圧を越えな
いようにするばかりでなく、できるだけ低く抑える必要
がある。
−Ｂ逆電圧の大きさは、［ＶEE］−［ＶRS］−［ＶBE］
（但し［ＶEE］等に付けた符号［ ］はＶEE等の絶対値
を示すものとする。）と表わされる。通常トランジスタ
のＶBEは０．８ｖ程度であり、例示した前記電圧値（Ｖ
EE＝−４．５ｖ、ＶRS＝−０．８ｖ）を各電源電圧とし
て採用すれば、エミッタ・ベース間にかかる逆電圧は
２．９ｖとなり、マスクパターンを微細化した集積回路
においてはトランジスタのＥ−Ｂ逆耐圧ＢＶEBを越える
事態も生じ、トランジスタは耐圧破壊により特性劣化や
永久破壊を起こすこととなる。また、Ｅ−Ｂ逆耐圧ＢＶ
EBを越えることがなくとも、ある種のトランジスタ、例
えばポリシリコン・ベースのセルフアライントランジス
タ等にあっては、比較的大きなＥ−Ｂ逆電圧によって電
流増幅率ｈfeの低下等の特性劣化を生ずることが知られ
ている。従ってこのようなトランジスタにあっては、エ
ミッタ・ベース間逆電圧は、単にＥ−Ｂ逆耐圧を越えな
いようにするばかりでなく、できるだけ低く抑える必要
がある。
【００１４】また、Ｂｉ−ＣＭＯＳ回路からなるスタテ
ィックＲＡＭでは、ビット線２５ａ、２５ｂ及び共通デ
ータ線２６ａ、２６ｂの電位振幅の下限がセンスアンプ
の検出限界で定まるという問題があり、この電位振幅の
下限は、例えば５０ｍｖ程度が限界である。センスアン
プの検出限界に関係なく電位振幅を小さく抑えることが
できれば、大きな寄生容量を有する共通データ線及びビ
ット線の各振幅電位への双方向の移行を更に高速化で
き、スタティックＲＡＭの高速化が可能となるが、従来
のスタティックＲＡＭではこのように限界があり、高速
化に一定の限界があった。
ィックＲＡＭでは、ビット線２５ａ、２５ｂ及び共通デ
ータ線２６ａ、２６ｂの電位振幅の下限がセンスアンプ
の検出限界で定まるという問題があり、この電位振幅の
下限は、例えば５０ｍｖ程度が限界である。センスアン
プの検出限界に関係なく電位振幅を小さく抑えることが
できれば、大きな寄生容量を有する共通データ線及びビ
ット線の各振幅電位への双方向の移行を更に高速化で
き、スタティックＲＡＭの高速化が可能となるが、従来
のスタティックＲＡＭではこのように限界があり、高速
化に一定の限界があった。
【００１５】更に、前記の如く読出し時には電位振幅を
小さく抑えることが行われているが、例示した如く、書
込み時においてはビット線の一方２５ａがＶEE電源の電
位まで引き下げられるため、この電位からデータ線用負
荷トランジスタ３ａ及びビット線トランジスタ１０ａに
よって再び読出し状態の電位迄に引き上げるのに時間が
かかり、次の読出しサイクル迄に電位が復帰しないとア
クセスタイムにも影響する。従ってこの点からもスタテ
ィックＲＡＭの高速化に障害となる。
小さく抑えることが行われているが、例示した如く、書
込み時においてはビット線の一方２５ａがＶEE電源の電
位まで引き下げられるため、この電位からデータ線用負
荷トランジスタ３ａ及びビット線トランジスタ１０ａに
よって再び読出し状態の電位迄に引き上げるのに時間が
かかり、次の読出しサイクル迄に電位が復帰しないとア
クセスタイムにも影響する。従ってこの点からもスタテ
ィックＲＡＭの高速化に障害となる。
【００１６】本発明は、前記従来のＢｉ−ＣＭＯＳ回路
からなるスタティックＲＡＭの問題に鑑み、差動増幅器
のトランジスタのエミッタ・ベース間に逆電圧がかから
ずこのトランジスタに特性劣化や破壊が生じないこと、
センスアンプの検出限界に関係なく寄生容量の大きなデ
ータ線及びビット線の電位振幅を小さく抑えることがで
きること、並びに書込み時においてデータ線及びビット
線の電位が大きく低下することなく、次の読出しサイク
ルへの移行に際してデータ線及びビット線の電位移行の
高速化が可能となるように、Ｂｉ−ＣＭＯＳ回路からな
るスタティックＲＡＭを、特にそのセンスアンプ部分
を、改良することを目的とする。
からなるスタティックＲＡＭの問題に鑑み、差動増幅器
のトランジスタのエミッタ・ベース間に逆電圧がかから
ずこのトランジスタに特性劣化や破壊が生じないこと、
センスアンプの検出限界に関係なく寄生容量の大きなデ
ータ線及びビット線の電位振幅を小さく抑えることがで
きること、並びに書込み時においてデータ線及びビット
線の電位が大きく低下することなく、次の読出しサイク
ルへの移行に際してデータ線及びビット線の電位移行の
高速化が可能となるように、Ｂｉ−ＣＭＯＳ回路からな
るスタティックＲＡＭを、特にそのセンスアンプ部分
を、改良することを目的とする。
【００１７】
【課題を達成するための手段】図１及び図２は、本発明
の一実施例の半導体記憶装置の回路図である。同図にお
いて、１１、１１′はメモリセル、２５ａ及び２５ｂは
ビット線対、２６ａ及び２６ｂはデータ線対、３２、３
２′はビット選択手段、３１はセンスアンプである。
の一実施例の半導体記憶装置の回路図である。同図にお
いて、１１、１１′はメモリセル、２５ａ及び２５ｂは
ビット線対、２６ａ及び２６ｂはデータ線対、３２、３
２′はビット選択手段、３１はセンスアンプである。
【００１８】前記目的を達成するため、本発明の半導体
記憶装置は、図１及び図２に例示したように、コラムと
ロウとに配設される多数のメモリセル（１１、１１′）
と、該メモリセル（１１、１１′）の前記各コラム毎に
夫々配設され、ロウアドレスを介して選択される各一つ
の前記メモリセル（１１、１１′）と夫々導通するビッ
ト線対（２５ａ、２５ｂ）と、コラムアドレスによって
選択され、前記各ビット線対（２５ａ、２５ｂ）に対応
して配設されるビット選択手段（３２、３２′）と、前
記各ビット線対（２５ａ、２５ｂ）と夫々導通可能に配
設される共通データ線対（２６ａ、２６ｂ）と、書込み
信号及び書込みデータに応答して作動可能であり、該書
込みデータに依存していずれか一方が導通して前記共通
データ線対（２６ａ、２６ｂ）の一方を低電位電源を成
す第一の電源（２４）に導通させる一対の書込み手段
（４ａ、４ｂ）と、読出し信号に応答して作動し、何れ
かの前記メモリセル（１１、１１′）のデータを前記共
通データ線対（２６ａ、２６ｂ）相互の電位差によって
検出する読出し手段とを有するセンスアンプとを備えた
半導体記憶装置において、前記読出し手段が、負荷手段
（４２ａ、４２ｂ）を介して第二の電源（２２）に接続
されたコレクタと、前記共通データ線対（２６ａ、２６
ｂ）に接続されたエミッタとを夫々備え、前記読出し信
号に応答して夫々作動する一対のトランジスタ（４１
ａ、４１ｂ）と、該一対のトランジスタ（４１ａ、４１
ｂ）のコレクタに夫々入力が接続されて該入力相互の電
位差を検出する差動増幅器（５ａ、５ｂ）とを有するこ
とを特徴とするものである。
記憶装置は、図１及び図２に例示したように、コラムと
ロウとに配設される多数のメモリセル（１１、１１′）
と、該メモリセル（１１、１１′）の前記各コラム毎に
夫々配設され、ロウアドレスを介して選択される各一つ
の前記メモリセル（１１、１１′）と夫々導通するビッ
ト線対（２５ａ、２５ｂ）と、コラムアドレスによって
選択され、前記各ビット線対（２５ａ、２５ｂ）に対応
して配設されるビット選択手段（３２、３２′）と、前
記各ビット線対（２５ａ、２５ｂ）と夫々導通可能に配
設される共通データ線対（２６ａ、２６ｂ）と、書込み
信号及び書込みデータに応答して作動可能であり、該書
込みデータに依存していずれか一方が導通して前記共通
データ線対（２６ａ、２６ｂ）の一方を低電位電源を成
す第一の電源（２４）に導通させる一対の書込み手段
（４ａ、４ｂ）と、読出し信号に応答して作動し、何れ
かの前記メモリセル（１１、１１′）のデータを前記共
通データ線対（２６ａ、２６ｂ）相互の電位差によって
検出する読出し手段とを有するセンスアンプとを備えた
半導体記憶装置において、前記読出し手段が、負荷手段
（４２ａ、４２ｂ）を介して第二の電源（２２）に接続
されたコレクタと、前記共通データ線対（２６ａ、２６
ｂ）に接続されたエミッタとを夫々備え、前記読出し信
号に応答して夫々作動する一対のトランジスタ（４１
ａ、４１ｂ）と、該一対のトランジスタ（４１ａ、４１
ｂ）のコレクタに夫々入力が接続されて該入力相互の電
位差を検出する差動増幅器（５ａ、５ｂ）とを有するこ
とを特徴とするものである。
【００１９】
【作用】センスアンプの読出し手段が、負荷手段４２
ａ、４２ｂを介して第三の電源２２に接続されたコレク
タと共通データ線対２６ａ、２６ｂに夫々接続されたエ
ミッタとを備え読出し信号に応答して作動する一対のト
ランジスタ４１ａ、４１ｂと、この一対のトランジスタ
４１ａ、４１ｂのコレクタに夫々入力が接続されてその
入力相互の電位差を検出して読出し手段の出力信号とし
て出力する差動増幅器５ａ、５ｂとを有するとした構成
により、差動増幅器のトランジスタ対５ａ、５ｂのベー
スは、書込み時にＶEEの電位に引き下げられるデータ線
２６ａ、２６ｂとは対応するトランジスタ４１ａ、４１
ｂを介して切り離され、このトランジスタ４１ａ、４１
ｂのためベース電位が低下することがなく、エミッタ・
ベース間の逆電圧を防止できる。また、データ線２６
ａ、２６ｂの振幅を、差動増幅器の各トランジスタのベ
ース電位の振幅と独立に設定可能となり、検出限界以下
にデータ線の振幅を小さく抑えることが可能となる。
ａ、４２ｂを介して第三の電源２２に接続されたコレク
タと共通データ線対２６ａ、２６ｂに夫々接続されたエ
ミッタとを備え読出し信号に応答して作動する一対のト
ランジスタ４１ａ、４１ｂと、この一対のトランジスタ
４１ａ、４１ｂのコレクタに夫々入力が接続されてその
入力相互の電位差を検出して読出し手段の出力信号とし
て出力する差動増幅器５ａ、５ｂとを有するとした構成
により、差動増幅器のトランジスタ対５ａ、５ｂのベー
スは、書込み時にＶEEの電位に引き下げられるデータ線
２６ａ、２６ｂとは対応するトランジスタ４１ａ、４１
ｂを介して切り離され、このトランジスタ４１ａ、４１
ｂのためベース電位が低下することがなく、エミッタ・
ベース間の逆電圧を防止できる。また、データ線２６
ａ、２６ｂの振幅を、差動増幅器の各トランジスタのベ
ース電位の振幅と独立に設定可能となり、検出限界以下
にデータ線の振幅を小さく抑えることが可能となる。
【００２０】
【実施例】以下図１、図２の本発明の一実施例の回路図
に基づいて従来の半導体記憶装置と異なる点について詳
細に説明する。なお、図１は従来技術として示した図９
に対応するこの実施例における回路図面、図２は同様に
図８と対応する回路図面である。
に基づいて従来の半導体記憶装置と異なる点について詳
細に説明する。なお、図１は従来技術として示した図９
に対応するこの実施例における回路図面、図２は同様に
図８と対応する回路図面である。
【００２１】図１のセンスアンプ３１において従来のセ
ンスアンプと異なる点は、ＮＯＲゲート２ａ、２ｂの後
段に夫々インバータゲート４３ａ、４４ａ；４３ｂ、４
４ｂを配し、更に、コレクタが差動増幅器をなすトラン
ジスタ対５ａ、５ｂのベースに、エミッタがデータ線２
６ａ、２６ｂに夫々接続され、前記インバータゲート４
３ａ、４４ａ；４３ｂ、４４ｂの出力をベースに受ける
一対のバイポーラトランジスタ４１ａ、４１ｂと、この
一対のバイポーラトランジスタ４１ａ、４１ｂのコレク
タと電源（ＶRS電源）２２との間に、ゲートが低電位電
源（ＶEE電源）２４に接続されて負荷手段をなすＰチャ
ネルＭＯＳトランジスタ４２ａ、４２ｂとを備え、前記
一対のバイポーラトランジスタ４１ａ、４１ｂのエミッ
タを抵抗４５ａ、４５ｂを介してＶEE電源２４に接続し
たことである。
ンスアンプと異なる点は、ＮＯＲゲート２ａ、２ｂの後
段に夫々インバータゲート４３ａ、４４ａ；４３ｂ、４
４ｂを配し、更に、コレクタが差動増幅器をなすトラン
ジスタ対５ａ、５ｂのベースに、エミッタがデータ線２
６ａ、２６ｂに夫々接続され、前記インバータゲート４
３ａ、４４ａ；４３ｂ、４４ｂの出力をベースに受ける
一対のバイポーラトランジスタ４１ａ、４１ｂと、この
一対のバイポーラトランジスタ４１ａ、４１ｂのコレク
タと電源（ＶRS電源）２２との間に、ゲートが低電位電
源（ＶEE電源）２４に接続されて負荷手段をなすＰチャ
ネルＭＯＳトランジスタ４２ａ、４２ｂとを備え、前記
一対のバイポーラトランジスタ４１ａ、４１ｂのエミッ
タを抵抗４５ａ、４５ｂを介してＶEE電源２４に接続し
たことである。
【００２２】図２に示したビット選択手段３２において
は、ビット選択手段３２のビット線負荷用トランジスタ
１０ａ、１０ｂのソース側電源としてＶRC電源（ＶRC＝
ＶRS−ＶBＥ）２１を別に設けたことにおいて従来図の
図８と異なり、それ以外の図２の構成は従来図と同様で
ある。
は、ビット選択手段３２のビット線負荷用トランジスタ
１０ａ、１０ｂのソース側電源としてＶRC電源（ＶRC＝
ＶRS−ＶBＥ）２１を別に設けたことにおいて従来図の
図８と異なり、それ以外の図２の構成は従来図と同様で
ある。
【００２３】読出し時には、書込み信号ＷＥ′が“Ｈ”
となり、書込みトランジスタ（ＮチャネルＭＯＳトラン
ジスタ）４ａ、４ｂはオフ、インバータの出力４６ａ、
４６ｂが何れも“Ｈ”となりＶRS電源２２の電位とほぼ
同レベルとなる。一対のトランジスタ４１ａ、４１ｂと
高抵抗４５ａ、４５ｂとはエミッタフォロワを形成し、
この一対のトランジスタ４１ａ、４１ｂのエミッタに接
続されたデータ線２６ａ、２６ｂをＶRS−ＶBEの電位に
保持する。一対のトランジスタ４１ａ、４１ｂは、その
コレクタが負荷用トランジスタ４２ａ、４２ｂを介して
ＶRS電源２２に常時導通されており、高抵抗４５ａ、４
５ｂを経由してＶEE電源に流出する微小の電流を通電し
ている。
となり、書込みトランジスタ（ＮチャネルＭＯＳトラン
ジスタ）４ａ、４ｂはオフ、インバータの出力４６ａ、
４６ｂが何れも“Ｈ”となりＶRS電源２２の電位とほぼ
同レベルとなる。一対のトランジスタ４１ａ、４１ｂと
高抵抗４５ａ、４５ｂとはエミッタフォロワを形成し、
この一対のトランジスタ４１ａ、４１ｂのエミッタに接
続されたデータ線２６ａ、２６ｂをＶRS−ＶBEの電位に
保持する。一対のトランジスタ４１ａ、４１ｂは、その
コレクタが負荷用トランジスタ４２ａ、４２ｂを介して
ＶRS電源２２に常時導通されており、高抵抗４５ａ、４
５ｂを経由してＶEE電源に流出する微小の電流を通電し
ている。
【００２４】図２において、選択されているメモリセル
が１１であるとし、且つこのメモリセル１１に記憶され
ているデータに従ってドライバＭＯＳトランジスタ１３
ａがオンであるとすると、センスアンプ３１側のＶRS電
源２２から、負荷用トランジスタ４２ａ、バイポーラト
ランジスタ４１ａ、共通データ線２６ａ、コラムスイッ
チのＰチャネルＭＯＳトランジスタ８ａ及びＮチャネル
ＭＯＳトランジスタ９ａ、ビット線２５ａ、トランスフ
ァＭＯＳトランジスタ１２ａ、ドライバＭＯＳトランジ
スタ１３ａからなる直列電流路を経由してＶEE電源２４
に向かって電流が流れる。このとき負荷用トランジスタ
４２ａのオン抵抗により一対のバイポーラトランジスタ
の一方５ａのベース（ノード４７ａ）の電位が大きく低
下する。しかし、バイポーラトランジスタ４１ａのベー
ス・エミッタ間のダイオード作用により、この電位は共
通データ線の電位に影響しない。
が１１であるとし、且つこのメモリセル１１に記憶され
ているデータに従ってドライバＭＯＳトランジスタ１３
ａがオンであるとすると、センスアンプ３１側のＶRS電
源２２から、負荷用トランジスタ４２ａ、バイポーラト
ランジスタ４１ａ、共通データ線２６ａ、コラムスイッ
チのＰチャネルＭＯＳトランジスタ８ａ及びＮチャネル
ＭＯＳトランジスタ９ａ、ビット線２５ａ、トランスフ
ァＭＯＳトランジスタ１２ａ、ドライバＭＯＳトランジ
スタ１３ａからなる直列電流路を経由してＶEE電源２４
に向かって電流が流れる。このとき負荷用トランジスタ
４２ａのオン抵抗により一対のバイポーラトランジスタ
の一方５ａのベース（ノード４７ａ）の電位が大きく低
下する。しかし、バイポーラトランジスタ４１ａのベー
ス・エミッタ間のダイオード作用により、この電位は共
通データ線の電位に影響しない。
【００２５】一方反対側のドライバＭＯＳトランジスタ
１３ｂはこのときオフであるから、負荷用トランジスタ
４２ｂには高抵抗４５ｂへ流れる微小電流しか流れず、
従ってこのトランジスタ４２ｂのドレインに接続されて
いる他方のバイポーラトランジスタ５ｂのベース（ノー
ド４７ｂ）の電位はほぼＶRS電源と同電位にある。従っ
て、一対のバイポーラトランジスタ５ａ、５ｂ、負荷抵
抗６ａ、６ｂ、及び定電流源からなる差動増幅器はその
入力４７ａ、４７ｂの電位差を検出すると共に増幅し、
これをセンスアンプ３１の出力１６ａ、１６ｂとして出
力する。
１３ｂはこのときオフであるから、負荷用トランジスタ
４２ｂには高抵抗４５ｂへ流れる微小電流しか流れず、
従ってこのトランジスタ４２ｂのドレインに接続されて
いる他方のバイポーラトランジスタ５ｂのベース（ノー
ド４７ｂ）の電位はほぼＶRS電源と同電位にある。従っ
て、一対のバイポーラトランジスタ５ａ、５ｂ、負荷抵
抗６ａ、６ｂ、及び定電流源からなる差動増幅器はその
入力４７ａ、４７ｂの電位差を検出すると共に増幅し、
これをセンスアンプ３１の出力１６ａ、１６ｂとして出
力する。
【００２６】差動増幅器のバイポーラトランジスタ５
ａ、５ｂのベース振幅は、共通データ線２６ａ、２６ｂ
並びにビット線２５ａ、２５ｂの電位振幅と無関係に設
定でき、共通データ線等の振幅は理想的には零に抑える
ことができる。寄生容量の大きなビット線２５ａ、２５
ｂ及び共通データ線２６ａ、２６ｂの振幅を抑え、一方
差動増幅器の入力の振幅を大きく設定して差動増幅器の
電位差の検出における誤動作を防止し、且つ作動を高速
化できる。
ａ、５ｂのベース振幅は、共通データ線２６ａ、２６ｂ
並びにビット線２５ａ、２５ｂの電位振幅と無関係に設
定でき、共通データ線等の振幅は理想的には零に抑える
ことができる。寄生容量の大きなビット線２５ａ、２５
ｂ及び共通データ線２６ａ、２６ｂの振幅を抑え、一方
差動増幅器の入力の振幅を大きく設定して差動増幅器の
電位差の検出における誤動作を防止し、且つ作動を高速
化できる。
【００２７】書込み時には、書込み信号ＷＥ′が“Ｌ”
とされ、書込みデータＤinに依存してＮＯＲゲート２７
ａ、２７ｂの一方が“Ｈ”、他方が“Ｌ”となる。書込
みデータＤinが“Ｌ”と仮定すると、ＮＯＲゲート２７
ａが“Ｈ”、ＮＯＲゲート２７ｂが“Ｌ”となり、イン
バータ４３ａ、４４ａの出力が“Ｌ”、インバータ４３
ｂ、４４ｂの出力が“Ｈ”となり、また書込みＮチャネ
ルＭＯＳトランジスタ４ａ、４ｂは夫々オン及びオフと
なる。このとき、メモリセル１１の負荷抵抗１４ａ、ト
ランスファＭＯＳトランジスタ１２ａ、ビット線２５
ａ、共通データ線２６ａ、書込みＮチャネルＭＯＳトラ
ンジスタ４ａを経由して書込み電流が流れ、ビット線２
５ａの電位がほぼＶEE電源２４の電位まで引き下げられ
る。
とされ、書込みデータＤinに依存してＮＯＲゲート２７
ａ、２７ｂの一方が“Ｈ”、他方が“Ｌ”となる。書込
みデータＤinが“Ｌ”と仮定すると、ＮＯＲゲート２７
ａが“Ｈ”、ＮＯＲゲート２７ｂが“Ｌ”となり、イン
バータ４３ａ、４４ａの出力が“Ｌ”、インバータ４３
ｂ、４４ｂの出力が“Ｈ”となり、また書込みＮチャネ
ルＭＯＳトランジスタ４ａ、４ｂは夫々オン及びオフと
なる。このとき、メモリセル１１の負荷抵抗１４ａ、ト
ランスファＭＯＳトランジスタ１２ａ、ビット線２５
ａ、共通データ線２６ａ、書込みＮチャネルＭＯＳトラ
ンジスタ４ａを経由して書込み電流が流れ、ビット線２
５ａの電位がほぼＶEE電源２４の電位まで引き下げられ
る。
【００２８】一方、書込みトランジスタ４ｂはオフで且
つトランジスタ４１ｂがオンであるから、ビット線及び
共通データ線の電位はほぼＶRS電源の電位ＶRSからトラ
ンジスタ４１ｂのエミッタ・ベース間電圧ＶBEだけ低い
電位にあり、一定に保たれる。このためメモリセル１１
のドライバＭＯＳトランジスタ１３ｂが強制的にオフさ
れ、また１３ａがオンとなって書込みが完了する。この
とき、前記の如くトランジスタ４１ａがオフであるか
ら、そのコレクタはデータ線負荷用トランジスタ４２ａ
によってほぼＶRSの電位に保たれ、このため差動増幅器
のバイポーラトランジスタ５ａにおいてエミッタ・ベー
ス間に逆電圧がかかることがない。
つトランジスタ４１ｂがオンであるから、ビット線及び
共通データ線の電位はほぼＶRS電源の電位ＶRSからトラ
ンジスタ４１ｂのエミッタ・ベース間電圧ＶBEだけ低い
電位にあり、一定に保たれる。このためメモリセル１１
のドライバＭＯＳトランジスタ１３ｂが強制的にオフさ
れ、また１３ａがオンとなって書込みが完了する。この
とき、前記の如くトランジスタ４１ａがオフであるか
ら、そのコレクタはデータ線負荷用トランジスタ４２ａ
によってほぼＶRSの電位に保たれ、このため差動増幅器
のバイポーラトランジスタ５ａにおいてエミッタ・ベー
ス間に逆電圧がかかることがない。
【００２９】書込み直後の読出し時においては、書込み
信号ＷＥ′が“Ｈ”にされ、書込みＮチャネルトランジ
スタ４ａがオフとなると同時にトランジスタ４１ａがオ
ンとなり、書込み時に前記の如くＶEE電源の電位にまで
引き下げられていたビット線２５ａ及び共通データ線２
６ａはトランジスタ４１ａによって元の読出しの電位ま
で引き上げられる。
信号ＷＥ′が“Ｈ”にされ、書込みＮチャネルトランジ
スタ４ａがオフとなると同時にトランジスタ４１ａがオ
ンとなり、書込み時に前記の如くＶEE電源の電位にまで
引き下げられていたビット線２５ａ及び共通データ線２
６ａはトランジスタ４１ａによって元の読出しの電位ま
で引き上げられる。
【００３０】書込みデータＤinが“Ｈ”の場合には、
ａ、ｂを逆にして同様に書込みがなされる。
ａ、ｂを逆にして同様に書込みがなされる。
【００３１】図３は第二の実施例における要部回路図で
ある。この実施例のセンスアンプは、図１のセンスアン
プと、各Ｃ−ＭＯＳインバータの内Ｎチャネルトランジ
スタ４４ａ、４４ｂのソースがトランジスタ４１ａ、４
１ｂのエミッタに接続されている点において異なる。こ
の構成により、インバータの作動によりＮチャネルＭＯ
Ｓトランジスタ４４ａ、４４ｂがオンしてトランジスタ
４１ａ、４１ｂをオフさせる際、図１においてトランジ
スタ４１ａ、４１ｂのベースのみ早く立ち下がってしま
い、このトランジスタ４１ａ、４１ｂにおいてエミッタ
・ベース間に逆電圧がかかるおそれがあるが、このおそ
れが防止できる。しかしこの場合、インバータの作動が
幾分遅くなる欠点もある。
ある。この実施例のセンスアンプは、図１のセンスアン
プと、各Ｃ−ＭＯＳインバータの内Ｎチャネルトランジ
スタ４４ａ、４４ｂのソースがトランジスタ４１ａ、４
１ｂのエミッタに接続されている点において異なる。こ
の構成により、インバータの作動によりＮチャネルＭＯ
Ｓトランジスタ４４ａ、４４ｂがオンしてトランジスタ
４１ａ、４１ｂをオフさせる際、図１においてトランジ
スタ４１ａ、４１ｂのベースのみ早く立ち下がってしま
い、このトランジスタ４１ａ、４１ｂにおいてエミッタ
・ベース間に逆電圧がかかるおそれがあるが、このおそ
れが防止できる。しかしこの場合、インバータの作動が
幾分遅くなる欠点もある。
【００３２】図４は第三の実施例における要部回路図で
ある。この実施例のセンスアンプは、図１のセンスアン
プの書込みＭＯＳトランジスタ４ａ、４ｂに代えてＢｉ
−ＣＭＯＳ回路５０ａ、５１ａ、５２ａ、５０ｂ、５１
ｂ、５２ｂを採用し、この構成により、バイポーラトラ
ンジスタ５０ａ、５０ｂの大きな駆動能力を介して共通
データ線２６ａ、２６ｂ及びビット線２５ａ、２５ｂを
速やかに引き下げて書込みを高速にする。
ある。この実施例のセンスアンプは、図１のセンスアン
プの書込みＭＯＳトランジスタ４ａ、４ｂに代えてＢｉ
−ＣＭＯＳ回路５０ａ、５１ａ、５２ａ、５０ｂ、５１
ｂ、５２ｂを採用し、この構成により、バイポーラトラ
ンジスタ５０ａ、５０ｂの大きな駆動能力を介して共通
データ線２６ａ、２６ｂ及びビット線２５ａ、２５ｂを
速やかに引き下げて書込みを高速にする。
【００３３】図５は第四の実施例における要部回路図で
ある。図１の実施例の書込みＭＯＳトランジスタ４ａ、
４ｂに代えてダイオード５４ａ、５４ｂを設ける例であ
る。ダイオード５４ａ、５４ｂのアノードを共通データ
線２６ａ、２６ｂにカソードをＣ−ＭＯＳインバータの
出力ノード４６ａ、４６ｂに夫々接続している。この構
成により書込み時にダイオード５４ａ、５４ｂ及びＮチ
ャネルＭＯＳトランジスタ４４ａ、４４ｂを経由して書
込み電流を流す。第二の実施例同様エミッタ・ベース間
に逆電圧がかかることを防止する。しかし、この場合、
ダイオード５４ａ、５４ｂの順方向電圧降下によりＶEE
電源の電位まで引くことができず、高速化に難がある。
ある。図１の実施例の書込みＭＯＳトランジスタ４ａ、
４ｂに代えてダイオード５４ａ、５４ｂを設ける例であ
る。ダイオード５４ａ、５４ｂのアノードを共通データ
線２６ａ、２６ｂにカソードをＣ−ＭＯＳインバータの
出力ノード４６ａ、４６ｂに夫々接続している。この構
成により書込み時にダイオード５４ａ、５４ｂ及びＮチ
ャネルＭＯＳトランジスタ４４ａ、４４ｂを経由して書
込み電流を流す。第二の実施例同様エミッタ・ベース間
に逆電圧がかかることを防止する。しかし、この場合、
ダイオード５４ａ、５４ｂの順方向電圧降下によりＶEE
電源の電位まで引くことができず、高速化に難がある。
【００３４】図６は第五の実施例における要部回路図で
ある。ショットキーダイオード５５ａ、５５ｂを設け、
そのアノードをＶRS電源に、カソードをトランジスタ４
１ａ、４１ｂのコレクタに夫々接続している。この構成
により、書込み直後にトランジスタ４１ａ、４１ｂによ
って共通データ線２６ａ、２６ｂ及びビット線２５ａ、
２５ｂの電位を引き上げる際、過渡電流によってトラン
ジスタ４１ａ、４１ｂのコレクタ電位が下がり、トラン
ジスタ４１ａ、４１ｂが飽和することで高速作動の妨げ
になるおそれがあるため、これを防止する。
ある。ショットキーダイオード５５ａ、５５ｂを設け、
そのアノードをＶRS電源に、カソードをトランジスタ４
１ａ、４１ｂのコレクタに夫々接続している。この構成
により、書込み直後にトランジスタ４１ａ、４１ｂによ
って共通データ線２６ａ、２６ｂ及びビット線２５ａ、
２５ｂの電位を引き上げる際、過渡電流によってトラン
ジスタ４１ａ、４１ｂのコレクタ電位が下がり、トラン
ジスタ４１ａ、４１ｂが飽和することで高速作動の妨げ
になるおそれがあるため、これを防止する。
【００３５】図７は第六の実施例における要部回路図で
ある。トランジスタ４１ａ、４１ｂをショットキートラ
ンジスタとして構成したものである。ショットキートラ
ンジスタではコレクタ電位をベース電位から0.8Ｖより
小さい電圧降下に抑えることができ、コレクタ電位が過
度に低下することを防止でき、第五の実施例と同様にト
ランジスタ４１ａ、４１ｂの飽和のおそれを除いてい
る。
ある。トランジスタ４１ａ、４１ｂをショットキートラ
ンジスタとして構成したものである。ショットキートラ
ンジスタではコレクタ電位をベース電位から0.8Ｖより
小さい電圧降下に抑えることができ、コレクタ電位が過
度に低下することを防止でき、第五の実施例と同様にト
ランジスタ４１ａ、４１ｂの飽和のおそれを除いてい
る。
【００３６】上記各実施例では、データ線負荷用トラン
ジスタ４２ａ、４２ｂをＭＯＳトランジスタとした例を
示したが、抵抗を用いてもよく、同様に差動増幅器の負
荷抵抗にかえてＰチャネルＭＯＳトランジスタを用いる
ことができることは言うまでもない。また抵抗４５ａ、
４５ｂに代えてＮチャネル又はＰチャネルＭＯＳトラン
ジスタとすることもできる。
ジスタ４２ａ、４２ｂをＭＯＳトランジスタとした例を
示したが、抵抗を用いてもよく、同様に差動増幅器の負
荷抵抗にかえてＰチャネルＭＯＳトランジスタを用いる
ことができることは言うまでもない。また抵抗４５ａ、
４５ｂに代えてＮチャネル又はＰチャネルＭＯＳトラン
ジスタとすることもできる。
【００３７】
【発明の効果】以上説明したように、本発明によると、
書込みに際して差動増幅器のトランジスタのベース・エ
ミッタ間に過大な逆電圧がかかるおそれを除き、このト
ランジスタの破壊及び特性劣化を防止すると共に、差動
増幅器の入力振幅をビット線及び共通データ線の電位振
幅とは独立に設定できるため、センスアンプの検出精度
に拘束されることなくビット線等の電位振幅を小さく抑
えて半導体記憶装置を高速化できたという顕著な効果を
奏する。
書込みに際して差動増幅器のトランジスタのベース・エ
ミッタ間に過大な逆電圧がかかるおそれを除き、このト
ランジスタの破壊及び特性劣化を防止すると共に、差動
増幅器の入力振幅をビット線及び共通データ線の電位振
幅とは独立に設定できるため、センスアンプの検出精度
に拘束されることなくビット線等の電位振幅を小さく抑
えて半導体記憶装置を高速化できたという顕著な効果を
奏する。
【図１】実施例１のセンスアンプ部及びその入出力部分
の回路図である。
の回路図である。
【図２】実施例１のメモリセル及びビット選択手段部分
の回路図である。
の回路図である。
【図３】実施例２の要部回路図である。
【図４】実施例３の要部回路図である。
【図５】実施例４の要部回路図である。
【図６】実施例５の要部回路図である。
【図７】実施例６の要部回路図である。
【図８】従来の図２と同様な図である。
【図９】従来の図１と同様な図である。
１１，１１′ メモリセル ５ａ、５ｂ、４１ａ、４１ｂ バイポーラトランジス
タ ８ａ、９ａ、８ｂ、９ｂ コラムスイッチ １０ａ、１０ｂ ビット線負荷用トラン
ジスタ ２２、２３、２４ 電源 ２５ａ、２５ｂ ビット線 ２６ａ、２６ｂ 共通データ線対 ３２、３２′ ビット選択手段 ４２ａ、４２ｂ 負荷手段
タ ８ａ、９ａ、８ｂ、９ｂ コラムスイッチ １０ａ、１０ｂ ビット線負荷用トラン
ジスタ ２２、２３、２４ 電源 ２５ａ、２５ｂ ビット線 ２６ａ、２６ｂ 共通データ線対 ３２、３２′ ビット選択手段 ４２ａ、４２ｂ 負荷手段
Claims (2)
- 【請求項１】コラムとロウとに配設される多数のメモリ
セル（１１、１１′）と、 該メモリセル（１１、１１′）の前記各コラム毎に夫々
配設され、ロウアドレスを介して選択される各一つの前
記メモリセル（１１、１１′）と夫々導通するビット線
対（２５ａ、２５ｂ）と、 コラムアドレスによって選択され、前記各ビット線対
（２５ａ、２５ｂ）に対応して配設されるビット選択手
段（３２、３２′）と、 前記各ビット線対（２５ａ、２５ｂ）と夫々導通可能に
配設される共通データ線対（２６ａ、２６ｂ）と、 書込み信号及び書込みデータに応答して作動可能であ
り、該書込みデータに依存していずれか一方が導通して
前記共通データ線対（２６ａ、２６ｂ）の一方を低電位
電源を成す第一の電源（２４）に導通させる一対の書込
み手段（４ａ、４ｂ）と、読出し信号に応答して作動
し、何れかの前記メモリセル（１１、１１′）のデータ
を前記共通データ線対（２６ａ、２６ｂ）相互の電位差
によって検出する読出し手段とを有するセンスアンプと
を備えた半導体記憶装置において、前記読出し手段が、 負荷手段（４２ａ、４２ｂ）を介して第二の電源（２
２）に接続されたコレクタと、前記共通データ線対（２
６ａ、２６ｂ）に接続されたエミッタとを夫々備え、前
記読出し信号に応答して夫々作動する一対のトランジス
タ（４１ａ、４１ｂ）と、 該一対のトランジスタ（４１ａ、４１ｂ）のコレクタに
夫々入力が接続されて該入力相互の電位差を検出する差
動増幅器（５ａ、５ｂ）とを有することを特徴とする半
導体記憶装置。 - 【請求項２】前記一対のトランジスタ（４１ａ、４１
ｂ）がショットキートランジスタであることを特徴とす
る請求項１記載の半導体記憶装置。
Priority Applications (6)
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|---|---|---|---|
| JP3057475A JP2569986B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
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Applications Claiming Priority (1)
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| JP3057475A JP2569986B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
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